CN114121887A - 一种半导体器件及其制备方法 - Google Patents
一种半导体器件及其制备方法 Download PDFInfo
- Publication number
- CN114121887A CN114121887A CN202111397671.2A CN202111397671A CN114121887A CN 114121887 A CN114121887 A CN 114121887A CN 202111397671 A CN202111397671 A CN 202111397671A CN 114121887 A CN114121887 A CN 114121887A
- Authority
- CN
- China
- Prior art keywords
- substrate
- layer
- functional
- projection
- film layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000002360 preparation method Methods 0.000 title description 2
- 239000000758 substrate Substances 0.000 claims abstract description 276
- 238000002955 isolation Methods 0.000 claims abstract description 174
- 239000002346 layers by function Substances 0.000 claims abstract description 107
- 239000010410 layer Substances 0.000 claims description 277
- 239000004020 conductor Substances 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 13
- 230000000149 penetrating effect Effects 0.000 claims description 11
- WYTGDNHDOZPMIW-RCBQFDQVSA-N alstonine Natural products C1=CC2=C3C=CC=CC3=NC2=C2N1C[C@H]1[C@H](C)OC=C(C(=O)OC)[C@H]1C2 WYTGDNHDOZPMIW-RCBQFDQVSA-N 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims description 4
- 230000008569 process Effects 0.000 claims description 3
- 241001391944 Commicarpus scandens Species 0.000 abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 235000012431 wafers Nutrition 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 238000005192 partition Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 8
- 239000012212 insulator Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000011368 organic material Substances 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229920002379 silicone rubber Polymers 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 208000032767 Device breakage Diseases 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本申请提供了一种半导体器件及其制造方法，半导体器件包括衬底一侧的功能层，以及功能层背离衬底一侧的连接线，功能层中可以包括多个功能单元，以及在垂直所述衬底表面的方向上贯穿所述功能层的隔离结构，所述隔离结构在平行所述衬底表面的方向延伸，以将所述多个功能单元分隔为多组；所述连接线用于与所述功能单元电连接，隔离结构与功能层形成方式不同，延伸方向不同，因此隔离结构和功能层的接触位置的机械强度较差，容易断裂，因此可以设置隔离结构和连接线在衬底表面上的投影相交，即可以在隔离结构正上方设置连接线，连接线跨过隔离结构设置，从而可以增强隔离结构和功能层的接触位置的机械强度，从而增强半导体器件的整体机械强度。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
现有电子产品对于芯片大容量、超薄等需求越来越旺盛，为此，芯片制造工艺在不断改进，芯片堆叠层数增多以满足大容量的要求，同时随着堆叠层数的增多，每层芯片的厚度也必须降低，减薄后的芯片需要具有足够的强度(strength)来保证芯片堆叠的可靠性。然而目前芯片存在强度上的缺陷。
发明内容
为了解决以上技术问题，本申请提供了一种半导体器件及其制造方法，以提高半导体器件的机械强度。
本申请实施例提供了一种半导体器件，包括：
衬底一侧的功能层，以及所述功能层背离所述衬底一侧的连接线；所述功能层中包括多个功能单元，以及在垂直所述衬底表面的方向上贯穿所述功能层的隔离结构，所述隔离结构在平行所述衬底表面的方向延伸，以将所述多个功能单元分隔为多组；所述连接线用于与所述功能单元电连接；所述隔离结构在所述衬底表面上的投影和所述连接线在所述衬底表面上的投影相交。
可选的，所述连接线包括沿第一方向延伸的第一部分和沿第二方向延伸的第二部分；
所述第一方向与所述隔离结构在平行衬底表面的延伸方向相交，所述第一部分在所述衬底表面的投影与所述隔离结构在所述衬底表面的投影具有重叠区域；和/或，所述第二方向与所述隔离结构在平行衬底表面的延伸方向相交，所述第二部分在所述衬底表面的投影与所述隔离结构在所述衬底表面的投影具有重叠区域。
可选的，在沿所述隔离结构在平行衬底表面的延伸方向上，所述连接线为蛇形走线或锯齿形走线。
可选的，所述隔离结构和所述连接线均为多个，多个所述隔离结构平行设置；
存在至少一个所述连接线在所述衬底表面上的投影和一个所述隔离结构在所述衬底表面上的投影具有多个重叠区域；和/或，存在至少一个所述连接线在所述衬底表面上的投影与多个所述隔离结构在所述衬底表面的投影均具有重叠区域。
可选的，所述功能层包括所述衬底一侧的第一膜层；
或，所述功能层包括所述衬底一侧的第一膜层，以及所述第一膜层背离所述衬底的一侧的第二膜层，所述第一膜层和所述第二膜层之间设置有键合层；所述功能单元包括所述第一膜层中的第一单元和所述第二膜层中的第二单元；所述隔离结构包括所述第一膜层中的第一结构和所述第二膜层中的第二结构。
可选的，所述第一膜层包括第一堆叠层，所述第一堆叠层包括依次层叠的绝缘层和栅极层，所述第一单元为存储单元，所述第一结构在垂直所述衬底表面的方向上贯穿所述第一堆叠层；同一组的第一单元沿垂直衬底表面的方向堆叠，所述第一结构包括沿垂直所述衬底表面的方向延伸的导体结构以及所述导体结构侧壁的绝缘结构，所述导体结构与所述衬底中的掺杂结构连接，作为公共源极。
可选的，所述连接线的材料为铝。
本申请实施例提供了一种半导体器件的制造方法，包括：
在衬底一侧形成功能层；所述功能层中包括多个功能单元，以及在垂直所述衬底表面的方向上贯穿所述功能层的隔离结构，所述隔离结构在平行所述衬底表面的方向延伸，以将所述多个功能单元分隔为多组；
在所述功能层背离所述衬底一侧形成连接线；所述连接线用于与所述功能单元电连接；所述隔离结构在所述衬底表面上的投影和所述连接线在所述衬底表面上的投影相交。
可选的，所述在所述功能层背离所述衬底一侧形成连接线，包括：
在所述功能层背离所述衬底一侧形成导体层，对所述导体层进行刻蚀形成连接线；
或，在所述功能层背离所述衬底一侧形成介质层，对所述介质层进行刻蚀得到布线槽，在所述布线槽中形成导体材料，所述导体材料作为连接线。
可选的，所述连接线包括沿第一方向延伸的第一部分和沿第二方向延伸的第二部分；
所述第一方向与所述隔离结构在平行衬底表面的延伸方向相交，所述第一部分在所述衬底表面的投影与所述隔离结构在所述衬底表面的投影具有重叠区域；和/或，所述第二方向与所述隔离结构在平行衬底表面的延伸方向相交，所述第二部分在所述衬底表面的投影与所述隔离结构在所述衬底表面的投影具有重叠区域。
可选的，在沿所述隔离结构在平行衬底表面的延伸方向上，所述连接线为蛇形走线或锯齿形走线。
可选的，所述隔离结构和所述连接线均为多个，多个所述隔离结构平行设置；
存在至少一个所述连接线在所述衬底表面上的投影和一个所述隔离结构在所述衬底表面上的投影具有多个重叠区域；和/或，存在至少一个所述连接线在所述衬底表面上的投影与多个所述隔离结构在所述衬底表面的投影均具有重叠区域。
可选的，所述功能层包括所述衬底一侧的第一膜层；
或，所述功能层包括所述衬底一侧的第一膜层，以及所述第一膜层背离所述衬底的一侧的第二膜层，所述第一膜层和所述第二膜层之间设置有键合层；所述功能单元包括所述第一膜层中的第一单元和所述第二膜层中的第二单元；所述隔离结构包括所述第一膜层中的第一结构和所述第二膜层中的第二结构；则，所述在衬底一侧形成功能层，包括：
在所述衬底一侧形成第一膜层，在其他基底一侧形成第二膜层；
通过键合工艺将所述第一膜层和所述第二膜层键合在一起；
对所述其他基底进行减薄；
对所述其他基底进行刻蚀，得到多个互连通孔；所述多个互连通孔贯穿至所述第一单元和/或第二单元；
在所述多个互连通孔中填充导体材料。
可选的，所述第一膜层包括第一堆叠层，所述第一堆叠层包括依次层叠的绝缘层和栅极层，所述第一单元为存储单元，所述第一结构在垂直所述衬底表面的方向上贯穿所述第一堆叠层；同一组的第一单元沿垂直衬底表面的方向堆叠，所述第一结构包括沿垂直衬底表面延伸的导体结构以及所述导体结构侧壁的绝缘结构，所述导体结构与所述衬底中的掺杂结构连接，作为公共源极；
则，所述在衬底一侧形成功能层，包括：
在衬底一侧形成包括绝缘层和牺牲层依次层叠的初始堆叠层；
在所述初始堆叠层中形成沟道孔并在所述沟道孔中形成沟道结构；
对所述初始堆叠层进行刻蚀得到沿垂直所述衬底表面的方向贯穿所述堆叠层的栅线缝隙；
通过所述栅线缝隙将所述牺牲层替换为栅极层，得到包括栅极层和绝缘层的第一堆叠层；
在所述栅线缝隙侧壁形成绝缘结构，并在所述栅线缝隙中填充导体结构，所述导体结构和所述绝缘结构构成第一结构。
本申请实施例提供了一种半导体器件及其制造方法，半导体器件包括衬底一侧的功能层，以及功能层背离衬底一侧的连接线，功能层中可以包括多个功能单元，以及在垂直所述衬底表面的方向上贯穿所述功能层的隔离结构，所述隔离结构在平行所述衬底表面的方向延伸，以将所述多个功能单元分隔为多组；所述连接线用于与所述功能单元电连接，隔离结构与功能层形成方式不同，延伸方向不同，因此隔离结构和功能层的接触位置的机械强度较差，容易断裂，因此可以设置隔离结构和连接线在衬底表面上的投影相交，即可以在隔离结构正上方设置连接线，连接线跨过隔离结构设置，从而可以增强隔离结构和功能层的接触位置的机械强度，从而增强半导体器件的整体机械强度。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本申请实施例提供的一种半导体器件的结构示意图；
图2为目前的半导体器件的器件强度示意图；
图3为目前一种半导体器件的俯视图；
图4为本申请实施例提供的一种半导体器件的俯视图；
图5为本申请实施例提供的另一种半导体器件的俯视图；
图6为本申请实施例提供的另一种半导体器件的结构示意图；
图7为本申请实施例提供的又一种半导体器件的结构示意图；
图8为本申请实施例提供的一种半导体器件的制造方法的流程示意图；
图9-图12为本申请实施例中半导体器件的制造过程中的结构示意图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
正如背景技术中的描述，目前芯片存在强度上的缺陷，发明人经过研究发现，在半导体器件中，隔离不同功能单元的隔离结构具有长方体结构，深宽比大，填充材料多样，导致隔离结构所在位置在强度方面是一个薄弱点，影响器件的整体强度。
为了解决上述问题，本申请实施例提供了一种半导体器件及其制造方法，半导体器件包括衬底一侧的功能层，以及功能层背离衬底一侧的连接线，功能层中可以包括多个功能单元，以及在垂直所述衬底表面的方向上贯穿所述功能层的隔离结构，所述隔离结构在平行所述衬底表面的方向延伸，以将所述多个功能单元分隔为多组；所述连接线用于与所述功能单元电连接，隔离结构与功能单元功能层形成方式不同，延伸方向不同，因此隔离结构和功能层的接触位置的机械强度较差，容易断裂，因此可以设置隔离结构和连接线在衬底表面上的投影相交，即可以在隔离结构正上方设置连接线，连接线跨过隔离结构设置，从而可以增强隔离结构和功能层的接触位置的机械强度，从而增强半导体器件的整体机械强度。
为了更好的理解本申请的技术方案和技术效果，以下将结合附图对具体的实施例进行详细的描述。
参考图1所示，为本申请实施例提供的一种半导体器件的结构示意图，半导体器件可以包括衬底100一侧的功能层，以及功能层11背离衬底100一侧的连接线160，为了便于说明，可以将衬底100作为底层支撑部件，则功能层11位于衬底100之上，连接线160位于功能层11之上，当然，前述的“上”是为了表征膜层之间的位置关系而定义的，实际上，膜层之间的上下位置关系和半导体器件的放置方式有关，衬底100可以作为底层支撑部件放置，也可以作为顶层部件放置。
其中，半导体器件可以为晶圆(wafer)，晶圆数量可以为一个，也可以为多个，多个晶圆沿垂直衬底100表面的方向(记为纵向)依次堆叠，例如半导体器件包括2个、4个、8个、16个纵向堆叠的晶圆；半导体器件也可以为晶粒(die)，晶粒数量可以为一个，也可以为多个，多个晶粒沿垂直衬底100表面的方向(纵向)堆叠的多个晶粒，例如半导体器件包括2个、4个、8个、16个纵向堆叠的晶粒。
本申请实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。参考图1所示，在本实施例中，衬底100为单晶硅衬底，用于支撑在其上的器件结构。
功能层11可以包括多个功能单元，功能单元可以为存储单元，也可以为逻辑计算单元，存储单元可以为NAND存储单元，也可以为NOR存储单元，功能单元可以沿纵向堆叠，使半导体器件为三维存储器件，例如3D NAND存储器件，或3D NOR存储器件。当然，功能单元也可以为具有其他功能的单元，例如开关单元等。半导体器件还可以为包括三维存储器件与其他电子元件的存储器装置，三维存储器件与其他电子元件设置在同一衬底上，可以互相连接从而协同工作，例如半导体器件包括三维存储器件和存储控制器，三维存储器件的数量可以为一个或多个，存储控制器用于控制三维存储器件。本申请实施例中，半导体器件可以被实施并封装到不同类型的电子设备中。
功能层11还包括在垂直衬底100表面的方向上贯穿功能层11的隔离结构14，隔离结构14在平行衬底100表面的方向延伸，以将多个功能单元分隔为多组，例如隔离结构14将功能层11分为多个区域，每个区域中形成有功能单元，同一区域中的功能单元作为一组，相邻的区域之间形成有纵向延伸的隔离结构14。
具体的，隔离结构14包括沿垂直衬底100表面的方向延伸的导体结构142以及导体结构142侧壁的绝缘结构141，绝缘结构141可以电隔离导体结构142和功能单元，绝缘结构141材料可以为氧化硅，也可以为有机材料例如硅橡胶或硅烷等，导体结构142可以为金属钨或多晶硅等。
隔离结构14呈长方体结构，深宽比通常较大，填充材料也较为多样，其与功能层11形成方向不同，延伸方向不同，因此隔离结构14和功能层11的接触位置的机械强度通常较低，往往是器件断裂(crack)的集中点，且改造难度大。参考图2所示，为现有技术中器件强度示意图，其横坐标为强度(Strength)，单位为MPa，纵坐标为断裂概率(Probability)，圆点构成的曲线表示具有隔离结构14的器件，方点构成的曲线表示不具有隔离结构14的器件，从图中可以看出，具有隔离结构14的器件更容易断裂，实际上，具有隔离结构14的器件的断裂位置往往是隔离结构14所在位置。
在功能层11背离衬底100的一侧，还可以形成有连接线160，连接线160用于与功能单元电连接，连接线160可以利用层间互连结构(图未示出)分别与功能单元连接，本领域技术人员可以根据功能单元的位置自由设置层间互连结构和连接线160的位置及形状。不同连接线160之间可以设置有介质层，连接线160的材料可以为铝，即连接线160可以为铝线(Al Line，AL)，也可以为其他导体材料，连接线160和功能层11之间可以设置有隔离层150，用于电隔离功能层11和连接线160，隔离层150可以为一层，也可以为多层，可以包括一种材料，也可以包括多种材料。
目前，连接线160的延伸方向可以与隔离结构14在垂直衬底100表面的方向的延伸方向平行，且二者在衬底100表面的投影不重叠，参考图3所示，为目前一种半导体器件的结构示意图，其中图3A为半导体器件的俯视图，图3B为半导体器件的剖视图，其中隔离结构14(ACS)将不同功能单元隔离开，连接线160(AL)可以设置在功能单元上方，即投影到平行衬底100的平面内后，连接线160设置在两个隔离结构14之间。
本申请实施例中，可以对连接线160的走线进行改进，使隔离结构14在衬底100表面的投影和连接线160在衬底100表面上的投影相交，即可以在隔离结构14正上方设置连接线160，连接线160可以从表面承受应力，增强隔离结构14所在区域的机械强度，从而增强半导体器件的整体机械强度。其中，连接线160(AL)可以跨越隔离结构14(ACS)设置，即可以设置在隔离结构14正上方和隔离结构14的两侧，此时连接线160在隔离结构14两侧的衬底100表面上有投影。
具体的，连接线160可以可以为曲线或折线。在连接线160为折线时，参考图4和图5所示，为本申请实施例提供的半导体器件的俯视图，连接线160可以包括沿第一方向延伸的第一部分和沿第二方向延伸的第二部分，第一部分和第二部分中的至少一种和隔离结构14在衬底100表面的投影相交。其中，可以设置第一方向和第二方向均和隔离结构14在平行衬底100表面的延伸方向相交，参考图4所示，也可以设置第一方向和第二方向中的一个与隔离结构14在平行衬底100表面的延伸方向相交，参考图5所示。
具体实施时，第一部分和第二部分中，与连接线160平行的部分在衬底100表面的投影与隔离结构14在衬底100表面的投影相交；或第一部分和第二部分中，与连接线160不平行的部分在衬底100表面的投影与隔离结构14在衬底100表面的投影相交。
举例来说，第一方向与隔离结构14在平行衬底100表面的延伸方向相交，则可以设置第一部分在衬底100表面的投影与隔离结构14在衬底100表面的投影具有重叠区域，或，第二方向与隔离结构14在平行衬底100表面的延伸方向相交，则可以设置第二部分在衬底100表面的投影与隔离结构14在衬底100表面的投影具有重叠区域。参考图5所示，第一方向与隔离结构14在平行衬底100表面的延伸方向相交，则可以设置第一部分在衬底100表面的投影与隔离结构14在衬底100表面的投影具有重叠区域，第二方向与隔离结构14在平行衬底100表面的延伸方向平行，则可以设置第二部分在衬底100表面的投影与隔离结构14在衬底100表面的投影不具有重叠区域。
举例来说，第一方向与隔离结构14在平行衬底100表面的延伸方向相交，则可以设置第一部分在衬底100表面的投影与隔离结构14在衬底100表面的投影具有重叠区域，且第二方向与隔离结构14在平行衬底100表面的延伸方向相交，则可以设置第二部分在衬底100表面的投影与隔离结构14在衬底100表面的投影具有重叠区域参考图4所示。
连接线160可以为周期型图形，例如在沿隔离结构14在平行衬底100表面的延伸方向上，连接线160为蛇形走线或锯齿形走线，蛇形走线可以具有圆角，也可以具有直角，圆角的蛇形走线可以为波浪形走线。
本申请实施例中，隔离结构14和连接线160均为多个，多个隔离结构14平行设置，则可以存在至少一个连接线160在衬底100表面上的投影和一个隔离结构14在衬底100表面上的投影具有多个重叠区域，即该连接线160位于至少一个隔离结构14(ACS)的正上方，且延伸方向与隔离结构14在平行衬底100平面的延伸方向一致，参考图4和图5所示；和/或，存在至少一个连接线160在衬底100表面上的投影与多个隔离结构14在衬底100表面的投影均具有重叠区域，即该连接线160可以位于多个隔离结构14(ACS)的正上方，参考图4所示。
此外，在一些实施方式中，多个连接线160(AL)可以与同一个隔离结构14(ACS)在衬底100表面上的投影具有重叠区域，即同一隔离结构14(ACS)的正上方可以设置多个连接线160(AL)，参考图4所示。
可以理解的是，连接线160用于增强隔离结构14所在位置的机械强度，则连接线160与隔离结构14在衬底100表面的投影的重叠区域数量越大，连接线160对机械强度的增强作用越大，同时，隔离结构14和功能层11的交界处被连接线160覆盖的越多，隔离结构14所在位置的机械强度越强。
在半导体器件包括单层的晶圆或晶粒时，功能层11包括第一膜层1101，形成于衬底100上。
在半导体器件包括纵向堆叠的多个晶圆或晶粒时，功能层11除了第一膜层1101，还可以包括位于第一膜层1101背离衬底100一侧的第二膜层1102，第一膜层1101和第二膜层1102之间可以设置有键合层170，利用键合层170将第一膜层1101和第二膜层1102键合结合，参考图6所示，为本申请实施例中另一种半导体器件的结构示意图。第二膜层1102可以为其他晶圆或晶粒中的膜层，则在第二膜层1102背离衬底100的一侧还可以设置有其他基底，其他基底可以作为隔离层150的一部分。此时，功能单元包括第一膜层1101中的第一单元和第二膜层1102中的第二单元，隔离结构14包括第一膜层1101中的第一结构1401和第二膜层1102中的第二结构1402。
具体的，在三维NAND存储器件中，功能单元为存储单元，以第一膜层1101为例进行说明，参考图7所示，为本申请实施例中又一种半导体的结构示意图，第一膜层1101可以包括第一堆叠层，第一堆叠层可以包括交替层叠的绝缘层120和栅极层110，第一膜层1101还包括纵向贯穿堆叠层的沟道结构13，第一单元12为存储单元。绝缘层120的材料为氧化硅，栅极层110的材料为钨，栅极层110和绝缘层120之间可以形成有栅介质层111，堆叠层的层数决定了垂直方向上的存储单元的个数，层数越多，器件的集成度越高。
沟道结构13形成于沟道孔中，沟道结构13中的各个膜层沿沟道孔的径向依次层叠，在沟道孔的径向上沿边缘至中心的方向，沟道结构13依次可以包括存储层131、沟道层132和填充层134，存储层131可以包括隧穿层、电荷捕获层、阻挡层，其中隧穿层的材料可以为氧化硅，电荷捕获层的材料可以为氮化硅，阻挡层的材料可以为氧化硅，从而构成存储层131的氧化硅-氮化硅-氧化硅结构，沟道层132的材料可以为多晶硅，填充层134的材料可以为氧化硅，也可以根据实际情况有所调整，沟道结构13底部形成有选择性外延生长的掺杂结构133。
第一结构1401在平行衬底100表面的方向延伸，以将多个第一单元12分隔为多组，在三维NAND存储器件中，同一组的第一单元12沿垂直衬底100表面的方向堆叠。本申请实施例中的第一结构1401包括沿垂直衬底100表面的方向延伸的导体结构142以及导体结构142侧壁的绝缘结构141，在三维NAND存储器件中，导体结构142可以与衬底100中的掺杂结构143连接，作为公共源极，第一结构1401可以有多个，多个第一结构1401可以平行设置，构成阵列排布，因此第一结构1401也可以称为公共源阵列(Array Common Source，ACS)结构。
连接线160用于与第一单元12电连接，具体的，连接线160可以包括多条，分别用于将第一单元12中的源极、漏极、栅极、衬底等电连接，例如连接线160可以利用层间互连结构分别与第一单元12连接中的源极、漏极、栅极、衬底等电连接。
每个第一单元12可以包括横向延伸的一个栅极层110，以及纵向延伸的与栅极层110接触的存储层131，与存储层131接触的沟道层132，在沟道层132下方的掺杂结构133作为源极，在沟道层132上方引出漏极，纵向堆叠的栅极层110属于不同的第一单元12，各个第一单元12串联连接。
第二膜层1102的结构可以和第一膜层1101的结构类似，也可以为其他结构。
也就是说，在功能层11包括第一膜层1101时，可以在第一膜层1101中的第一结构1401的远离衬底100的一侧设置连接线160，在功能层11包括第一膜层1101和第二膜层1102时，可以在第一膜层1101中的第一结构1401和/或第二膜层1102中的第二结构1402上方设置连接线160，以提高半导体器件的整体强度。
本申请实施例提供了一种半导体器件，包括衬底一侧的功能层，以及功能层背离衬底一侧的连接线，功能层中可以包括多个功能单元，以及在垂直所述衬底表面的方向上贯穿所述功能层的隔离结构，所述隔离结构在平行所述衬底表面的方向延伸，以将所述多个功能单元分隔为多组；所述连接线用于与所述功能单元电连接，隔离结构与功能层形成方式不同，延伸方向不同，因此隔离结构和功能层的接触位置的机械强度较差，容易断裂，因此可以设置隔离结构和连接线在衬底表面上的投影相交，即可以在隔离结构正上方设置连接线，连接线跨过隔离结构设置，从而可以增强隔离结构和功能层的接触位置的机械强度，从而增强半导体器件的整体机械强度。
基于以上实施例提供的半导体器件，本申请实施例还提供了一种半导体器件的制造方法，参考图8所示，为本申请实施例提供的一种半导体器件的制造方法的流程示意图，该方法可以包括：
S101，在衬底100一侧形成功能层11。
本申请实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。参考图1所示，在本实施例中，衬底100为单晶硅衬底，用于支撑在其上的器件结构。
本申请实施例中，为了便于说明，可以将衬底100作为底层支撑部件，则功能层11位于衬底100之上，连接线160位于功能层11之上，当然，前述的“上”是为了表征膜层之间的位置关系而定义的，实际上，膜层之间的上下位置关系和半导体器件的放置方式有关，衬底100可以作为底层支撑部件放置，也可以作为顶层部件放置。
功能层11可以包括多个功能单元，功能单元可以为存储单元，存储单元可以为NAND存储单元，也可以为NOR存储单元，功能单元可以沿纵向堆叠，使半导体器件为三维存储器件，例如3D NAND存储器件，或3D NOR存储器件。
功能层11还包括在垂直衬底100表面的方向上贯穿堆叠层的隔离结构14，隔离结构14在平行衬底100表面的方向延伸，以将多个功能单元分隔为多组，例如隔离结构14将功能层11分为多个区域，每个区域中形成有功能单元，同一区域中的功能单元作为一组，相邻的区域之间形成有纵向延伸的隔离结构14。
具体的，本申请实施例中的隔离结构14包括沿垂直衬底100表面的方向延伸的导体结构142以及导体结构142侧壁的绝缘结构141，绝缘结构141可以电隔离导体结构142和功能单元，绝缘结构141材料可以为氧化硅，也可以为有机材料例如硅橡胶或硅烷等，导体结构142可以为金属钨或多晶硅等。
具体的，可以在衬底100一侧形成功能层11，对功能层11进行刻蚀得到隔离沟槽，在隔离沟槽中形成隔离结构14，参考图9所示，在功能层111背离衬底100的一侧可以形成隔离层150，参考图10所示。
在半导体器件包括单层的晶圆或晶粒时，功能层11包括第一膜层1101，形成于衬底100上。
在半导体器件包括纵向堆叠的多个晶圆或晶粒时，功能层11可以包括多个晶圆或晶粒中的多个功能层11，即功能层11除了第一膜层1101，还可以包括第一膜层1101上的第二膜层1102，第一膜层1101和第二膜层1102之间可以设置有键合层170，利用键合层170将第一膜层1101和第二膜层1102键合结合。第二膜层1102可以为其他晶圆或晶粒中的膜层，则在第二膜层1102背离衬底100的一侧还可以设置有其他基底。此时，功能单元包括第一膜层1101中的第一单元12和第二膜层1102中的第二单元，隔离结构14包括第一膜层1101中的第一结构1401和第二膜层1102中的第二结构1402。
在衬底100上形成功能层11，可以具体为，在衬底100一侧形成第一膜层1101，在其他基底一侧形成第二膜层1102，第一膜层1101中可以具有第一结构1401，第二膜层1102中可以具有第二结构1402；在第一膜层1101上形成键合层170，参考图11所示；利用键合工艺通过第一膜层1101和第二膜层1102之间的键合层170，将第一膜层1101和第二膜层1102键合在一起，参考图12所示。此外，在将第一膜层1101和第二膜层1102键合后，还可以对其他基底进行减薄，对其他基底进行减薄，对其他基底进行刻蚀，得到多个互连通孔，多个互连通孔贯穿至第一单元12和/或第二单元；在多个互连通孔中填充导体材料，以引出第一单元12和/或第二单元。
在三维NAND器件中，功能单元为存储单元，以第一膜层1101为例进行说明，第一膜层1101可以包括第一堆叠层，第一堆叠层可以包括交替层叠的绝缘层120和栅极层110，第一膜层1101还包括纵向贯穿堆叠层的沟道结构13，第一单元12为存储单元。
第一膜层1101还包括纵向贯穿堆叠层的第一结构1401，隔离结构14在平行衬底100表面的方向延伸，以将多个功能单元分隔为多组，在三维NAND存储器件中，同一组的存储单元沿垂直衬底100表面的方向堆叠。本申请实施例中的第一结构1401包括沿垂直衬底100表面的方向延伸的导体结构142以及导体结构142侧壁的绝缘结构141，在三维NAND存储器件中，导体结构142可以与衬底100中的掺杂结构143连接，作为公共源极，第一结构1401可以有多个，构成阵列，因此第一结构1401也可以称为ACS结构。
每个第一单元12可以包括横向延伸的一个栅极层110，以及纵向延伸的与栅极层110接触的存储层131，与存储层131接触的沟道层132，在沟道层132下方的掺杂结构133作为源极，在沟道层132上方引出漏极，纵向堆叠的栅极层110属于不同的第一单元12，各个第一单元12串联连接。
具体的，在三维NAND存储器件的制造方法中，第一膜层1101的形成方式可以具体为：
在衬底100一侧形成绝缘层120和牺牲层交替层叠的初始堆叠层。初始堆叠层的层数决定了垂直方向上的存储单元的个数，层数越多，器件的集成度越高，其中牺牲层为氮化硅，绝缘层120为氧化硅，初始堆叠层可以利用化学气相沉积、原子层沉积或其他合适的沉积方法形成。
之后，可以在初始堆叠层上刻蚀形成沟道孔，沟道孔可以贯穿初始堆叠层且暴露衬底100，并在沟道孔中形成沟道结构。沟道结构13中的各个膜层沿沟道孔的径向依次层叠，在沟道孔的径向上沿边缘至中心的方向，沟道结构13依次可以包括存储层131、沟道层132和填充层134，存储层可以包括隧穿层、电荷捕获层、阻挡层，其中隧穿层的材料可以为氧化硅，电荷捕获层的材料可以为氮化硅，阻挡层的材料可以为氧化硅，从而构成存储层131的氧化硅-氮化硅-氧化硅结构，沟道层132的材料可以为多晶硅，填充层134的材料可以为氧化硅，也可以根据实际情况有所调整。
之后，可以对初始堆叠层进行刻蚀得到沿垂直衬底100表面的方向贯穿初始堆叠层的栅线缝隙(前述的隔离沟槽的一种)，刻蚀方式以为反应离子刻蚀(RIE)。
之后，利用栅线缝隙去除堆叠层中的牺牲层，并在去除牺牲层形成的镂空区域中填充栅极层110，以将牺牲层替换为栅极层，得到包括栅极层和绝缘层的第一堆叠层。栅极层110的材料可以为钨，在填充栅极层110之前，还可以形成镂空区域中的栅介质层111。
之后，在隔离沟槽侧壁形成绝缘结构141，绝缘结构141的材料可以为氧化硅，也可以为有机材料例如硅橡胶或硅烷等，在隔离沟槽中填充导体结构142，导体结构142可以为金属钨或多晶硅等，绝缘结构141可以电隔离导体结构142和功能单元，绝缘结构141和导体结构142构成第一结构1401。
若第二膜层1102的结构与第一膜层1101的结构相同，则第二膜层1102的形成方式可以参考第一膜层1101的参考方式。
S102，在功能层11背离衬底100一侧形成连接线160，参考图1和图6所示。
在功能层11上还可以形成连接线160，连接线160用于与功能单元电连接，连接线160可以利用层间互连结构分别与功能单元连接，本领域技术人员可以根据功能单元的位置自由设置层间互连结构和连接线160的位置及形状。不同连接线160之间可以设置有介质层，连接线160的材料可以为铝，也可以为其他导体材料，布线层和功能层11之间可以设置有隔离层150。
在图10的结构的基础上，形成的连接线160后的结构可以参考图1所示，在图12的结构的基础上，形成的连接线160后的结构可以参考图6所示。
在功能层11背离衬底100一侧形成连接线160，可以具体为，在功能层11背离衬底100一侧形成介质层，对介质层进行刻蚀得到布线槽并在布线槽中填充导体材料，导体材料作为连接线160；或者，可以在功能层11背离衬底100的一侧形成导体层，对导体层进行刻蚀得到连接线160。
本申请实施例中，可以对连接线160的走线进行改进，使隔离结构14在衬底100表面的投影和连接线160在衬底100表面上的投影相交，即可以在隔离结构14正上方设置连接线160，连接线160通常为金属结构，可以从表面承受应力，增强隔离结构14所在区域的机械强度，从而增强半导体器件的整体机械强度。
具体的，连接线160可以为曲线或折线。在连接线160为折线时，参考图4和图5所示，为本申请实施例提供的半导体器件的俯视图，连接线160可以包括沿第一方向延伸的第一部分和沿第二方向延伸的第二部分，则第一部分和第二部分中的至少一种和隔离结构14在衬底100表面的投影相交。其中，可以设置第一方向和第二方向均和隔离结构14在平行衬底100表面的延伸方向相交，参考图4所示，也可以设置第一方向和第二方向中的一个与隔离结构14在平行衬底100表面的延伸方向相交，参考图5所示。
具体实施时，第一部分和第二部分中，与连接线160平行的部分在衬底100表面的投影与隔离结构14在衬底100表面的投影相交；或第一部分和第二部分中，与连接线160不平行的部分在衬底100表面的投影与隔离结构14在衬底100表面的投影相交。
举例来说，第一方向与隔离结构14在平行衬底100表面的延伸方向相交，则可以设置第一部分在衬底100表面的投影与隔离结构14在衬底100表面的投影具有重叠区域，或，第二方向与隔离结构14在平行衬底100表面的延伸方向相交，则可以设置第二部分在衬底100表面的投影与隔离结构14在衬底100表面的投影具有重叠区域。参考图5所示，第一方向与隔离结构14在平行衬底100表面的延伸方向相交，则可以设置第一部分在衬底100表面的投影与隔离结构14在衬底100表面的投影具有重叠区域，第二方向与隔离结构14在平行衬底100表面的延伸方向平行，则可以设置第二部分在衬底100表面的投影与隔离结构14在衬底100表面的投影不具有重叠区域。
举例来说，第一方向与隔离结构14在平行衬底100表面的延伸方向相交，则可以设置第一部分在衬底100表面的投影与隔离结构14在衬底100表面的投影具有重叠区域，且第二方向与隔离结构14在平行衬底100表面的延伸方向相交，则可以设置第二部分在衬底100表面的投影与隔离结构14在衬底100表面的投影具有重叠区域，参考图4所示。
连接线160可以为周期型图形，例如在沿隔离结构14在平行衬底100表面的延伸方向上，连接线160为蛇形走线或锯齿形走线，蛇形走线可以具有圆角，也可以具有直角，圆角的蛇形走线可以为波浪形走线。
本申请实施例中，隔离结构14和连接线160均为多个，多个隔离结构14平行设置，则可以存在至少一个连接线160在衬底100表面上的投影和一个隔离结构14在衬底100表面上的投影具有多个重叠区域，即该连接线160位于至少一个隔离结构14(ACS)的正上方，且延伸方向与隔离结构14在平行衬底100平面的延伸方向一致，参考图4和图5所示；和/或，存在至少一个连接线160在衬底100表面上的投影与多个隔离结构14在衬底100表面的投影均具有重叠区域，即该连接线160可以位于多个隔离结构14(ACS)的正上方，参考图4所示。此外，在一些实施方式中，多个连接线160(AL)可以与同一个隔离结构14(ACS)在衬底100表面上的投影具有重叠区域，即同一隔离结构14(ACS)的正上方可以设置多个连接线160(AL)，参考图4所示。
可以理解的是，连接线160用于增强隔离结构14所在位置的机械强度，则连接线160与隔离结构14在衬底100表面的投影的重叠区域数量越大，连接线160对机械强度的增强作用越大，同时，隔离结构14和功能层11的交界处被连接线160覆盖的越多，隔离结构14所在位置的机械强度越强。
在三维NAND存储器件中，连接线160可以包括多条，分别用于将功能单元中的源极、漏极、栅极、衬底等电连接，例如连接线160可以利用层间互连结构分别与功能单元连接中的源极、漏极、栅极、衬底等电连接。
本申请实施例提供了一种半导体器件的制造方法，在衬底一侧形成功能层，在功能层背离衬底一侧形成布线层，功能层中可以包括多个功能单元，以及在垂直所述衬底表面的方向上贯穿所述功能层的隔离结构，所述隔离结构在平行所述衬底表面的方向延伸，以将所述多个功能单元分隔为多组；所述连接线用于与所述功能单元电连接，隔离结构功能层形成方式不同，延伸方向不同，因此隔离结构和功能层的接触位置的机械强度较差，容易断裂，因此可以设置隔离结构和连接线在衬底表面上的投影相交，即可以在隔离结构正上方设置连接线，连接线跨过隔离结构设置，从而可以增强隔离结构和功能层的接触位置的机械强度，从而增强半导体器件的整体机械强度。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。
Claims (14)
1.一种半导体器件，其特征在于，包括：
衬底一侧的功能层，以及所述功能层背离所述衬底一侧的连接线；所述功能层中包括多个功能单元，以及在垂直所述衬底表面的方向上贯穿所述功能层的隔离结构，所述隔离结构在平行所述衬底表面的方向延伸，以将所述多个功能单元分隔为多组；所述连接线用于与所述功能单元电连接；所述隔离结构在所述衬底表面上的投影和所述连接线在所述衬底表面上的投影相交。
2.根据权利要求1所述的半导体器件，其特征在于，所述连接线包括沿第一方向延伸的第一部分和沿第二方向延伸的第二部分；
所述第一方向与所述隔离结构在平行衬底表面的延伸方向相交，所述第一部分在所述衬底表面的投影与所述隔离结构在所述衬底表面的投影具有重叠区域；和/或，所述第二方向与所述隔离结构在平行衬底表面的延伸方向相交，所述第二部分在所述衬底表面的投影与所述隔离结构在所述衬底表面的投影具有重叠区域。
3.根据权利要求2所述的半导体器件，其特征在于，在沿所述隔离结构在平行衬底表面的延伸方向上，所述连接线为蛇形走线或锯齿形走线。
4.根据权利要求1-3任意一项所述的半导体器件，其特征在于，所述隔离结构和所述连接线均为多个，多个所述隔离结构平行设置；
存在至少一个所述连接线在所述衬底表面上的投影和一个所述隔离结构在所述衬底表面上的投影具有多个重叠区域；和/或，存在至少一个所述连接线在所述衬底表面上的投影与多个所述隔离结构在所述衬底表面的投影均具有重叠区域。
5.根据权利要求1-3任意一项所述的半导体器件，其特征在于，所述功能层包括所述衬底一侧的第一膜层；
或，所述功能层包括所述衬底一侧的第一膜层，以及所述第一膜层背离所述衬底的一侧的第二膜层，所述第一膜层和所述第二膜层之间设置有键合层；所述功能单元包括所述第一膜层中的第一单元和所述第二膜层中的第二单元；所述隔离结构包括所述第一膜层中的第一结构和所述第二膜层中的第二结构。
6.根据权利要求5所述的半导体器件，其特征在于，所述第一膜层包括第一堆叠层，所述第一堆叠层包括依次层叠的绝缘层和栅极层，所述第一单元为存储单元，所述第一结构在垂直所述衬底表面的方向上贯穿所述第一堆叠层；同一组的第一单元沿垂直衬底表面的方向堆叠，所述第一结构包括沿垂直所述衬底表面的方向延伸的导体结构以及所述导体结构侧壁的绝缘结构，所述导体结构与所述衬底中的掺杂结构连接，作为公共源极。
7.根据权利要求1-3任意一项所述的半导体器件，其特征在于，所述连接线的材料为铝。
8.一种半导体器件的制造方法，其特征在于，包括：
在衬底一侧形成功能层；所述功能层中包括多个功能单元，以及在垂直所述衬底表面的方向上贯穿所述功能层的隔离结构，所述隔离结构在平行所述衬底表面的方向延伸，以将所述多个功能单元分隔为多组；
在所述功能层背离所述衬底一侧形成连接线；所述连接线用于与所述功能单元电连接；所述隔离结构在所述衬底表面上的投影和所述连接线在所述衬底表面上的投影相交。
9.根据权利要求8所述的方法，其特征在于，所述在所述功能层背离所述衬底一侧形成连接线，包括：
在所述功能层背离所述衬底一侧形成导体层，对所述导体层进行刻蚀形成连接线；
或，在所述功能层背离所述衬底一侧形成介质层，对所述介质层进行刻蚀得到布线槽，在所述布线槽中形成导体材料，所述导体材料作为连接线。
10.根据权利要求9所述的方法，其特征在于，所述连接线包括沿第一方向延伸的第一部分和沿第二方向延伸的第二部分；
所述第一方向与所述隔离结构在平行衬底表面的延伸方向相交，所述第一部分在所述衬底表面的投影与所述隔离结构在所述衬底表面的投影具有重叠区域；和/或，所述第二方向与所述隔离结构在平行衬底表面的延伸方向相交，所述第二部分在所述衬底表面的投影与所述隔离结构在所述衬底表面的投影具有重叠区域。
11.根据权利要求10所述的方法，其特征在于，在沿所述隔离结构在平行衬底表面的延伸方向上，所述连接线为蛇形走线或锯齿形走线。
12.根据权利要求8-11任意一项所述的方法，其特征在于，所述隔离结构和所述连接线均为多个，多个所述隔离结构平行设置；
存在至少一个所述连接线在所述衬底表面上的投影和一个所述隔离结构在所述衬底表面上的投影具有多个重叠区域；和/或，存在至少一个所述连接线在所述衬底表面上的投影与多个所述隔离结构在所述衬底表面的投影均具有重叠区域。
13.根据权利要求8-11任意一项所述的方法，其特征在于，所述功能层包括所述衬底一侧的第一膜层；
或，所述功能层包括所述衬底一侧的第一膜层，以及所述第一膜层背离所述衬底的一侧的第二膜层，所述第一膜层和所述第二膜层之间设置有键合层；所述功能单元包括所述第一膜层中的第一单元和所述第二膜层中的第二单元；所述隔离结构包括所述第一膜层中的第一结构和所述第二膜层中的第二结构；则，所述在衬底一侧形成功能层，包括：
在所述衬底一侧形成第一膜层，在其他基底一侧形成第二膜层；
利用键合工艺通过所述第一膜层和所述第二膜层之间的键合层，将所述第一膜层和所述第二膜层键合在一起。
14.根据权利要求8-11任意一项所述的方法，其特征在于，所述第一膜层包括第一堆叠层，所述第一堆叠层包括依次层叠的绝缘层和栅极层，所述第一单元为存储单元，所述第一结构在垂直所述衬底表面的方向上贯穿所述第一堆叠层；同一组的第一单元沿垂直衬底表面的方向堆叠，所述第一结构包括沿垂直衬底表面延伸的导体结构以及所述导体结构侧壁的绝缘结构，所述导体结构与所述衬底中的掺杂结构连接，作为公共源极；
则，所述在所述衬底一侧形成第一膜层，包括：
在衬底一侧形成包括绝缘层和牺牲层依次层叠的初始堆叠层；
在所述初始堆叠层中形成沟道孔并在所述沟道孔中形成沟道结构；
对所述初始堆叠层进行刻蚀得到沿垂直所述衬底表面的方向贯穿所述初始堆叠层的栅线缝隙；
通过所述栅线缝隙将所述牺牲层替换为栅极层，得到包括栅极层和绝缘层的第一堆叠层；
在所述栅线缝隙侧壁形成绝缘结构，并在所述栅线缝隙中填充导体结构，所述导体结构和所述绝缘结构构成第一结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111397671.2A CN114121887A (zh) | 2021-11-23 | 2021-11-23 | 一种半导体器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111397671.2A CN114121887A (zh) | 2021-11-23 | 2021-11-23 | 一种半导体器件及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114121887A true CN114121887A (zh) | 2022-03-01 |
Family
ID=80440582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111397671.2A Pending CN114121887A (zh) | 2021-11-23 | 2021-11-23 | 一种半导体器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114121887A (zh) |
-
2021
- 2021-11-23 CN CN202111397671.2A patent/CN114121887A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106910746B (zh) | 一种3d nand存储器件及其制造方法、封装方法 | |
| EP3580783B1 (en) | Through array contact structure of three-dimensional memory device | |
| CN110970441B (zh) | 垂直存储器装置 | |
| US9099347B2 (en) | Three-dimensional semiconductor memory devices and method of fabricating the same | |
| CN110211966B (zh) | 一种3d nand存储器件及其制造方法 | |
| CN111725218B (zh) | 垂直半导体器件 | |
| US12033966B2 (en) | Contact pads of three-dimensional memory device and fabrication method thereof | |
| CN112071850B (zh) | 三维存储器结构及其制备方法 | |
| CN111403398A (zh) | 3d nand的台阶结构的形成方法以及3d nand存储器及其制造方法 | |
| CN112020774A (zh) | 用于形成接触结构及其半导体器件的方法 | |
| KR20210150175A (ko) | 수직형 메모리 장치 | |
| US20120168902A1 (en) | Method for fabricating a capacitor and capacitor structure thereof | |
| US20220310650A1 (en) | Three-dimensional memory devices and fabricating methods thereof | |
| CN112838095B (zh) | 一种三维存储器及其制作方法 | |
| CN112530966B (zh) | 三维存储器及其制造方法 | |
| KR20200076806A (ko) | 수직형 메모리 장치 | |
| CN116193858A (zh) | 三维存储器及其制备方法 | |
| KR102704112B1 (ko) | 반도체 소자 | |
| CN113013174A (zh) | 一种三维存储器及其制备方法 | |
| CN110993518B (zh) | 一种键合结构及其制造方法 | |
| CN114121887A (zh) | 一种半导体器件及其制备方法 | |
| TWI826772B (zh) | 三維記憶體元件的接觸焊墊及其製造方法 | |
| CN116097919A (zh) | 三维存储器的制备方法 | |
| CN112689897A (zh) | 三维存储器件的接触焊盘及其制造方法 | |
| CN114121886A (zh) | 一种半导体器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |