CN114121793B - 一种多层金属布线层及其制备方法、封装结构 - Google Patents

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Abstract

本发明提供一种多层金属布线层的制备方法，包括：在目标载体上制备介电层，在介电层上制备层间穿孔和层中开口阵列；在层间穿孔和层中开口阵列中制备金属层；对金属层和/或介电层进行研磨，使金属层和介电层齐平且平坦化，得到目标金属布线层；将目标金属布线层作为目标载体并重新进行在目标载体上制备介电层的步骤，直至得到多层金属布线层。还提供一种多层金属布线层及封装结构。得到对应嵌设在介电层中的层中导电线路，在后续进行研磨时不会使层中导电线路被完全去除；而通过研磨处理后，使得到的金属布线层的表面平坦化，使下一层金属布线层的金属层具备高度均匀性，提高了布线精度、多层金属布线层的制备良率、得到的封装结构的产品性能。

Description

一种多层金属布线层及其制备方法、封装结构
技术领域
本发明涉及芯片封装技术领域，尤其涉及一种多层金属布线层及其制备方法、封装结构。
背景技术
高密度扇出封装结构具有高互连密度、多芯片封装、小外形尺寸、厚度薄等优势，从而广受物联网芯片、手机应用处理器、高性能计算等产品的青睐。高密度扇出封装结构中包含有多层金属布线层，每层金属布线层又包括金属层以及包覆金属层并用于绝缘的介电层；金属层又包括用于水平连接同一层级的层间导电线路以及用于垂直连接不同层级的层间导电柱。
随着封装尺寸的缩小，对于介电层的涂覆要求越来越高，其中，尤其要求介电层的均匀性越来越好；介电层涂覆的不均匀会造成后续金属层的高度不均匀，进而影响到信号传输。
影响介电层涂覆均匀性的因素有很多，基底表面是否平坦化是其中非常重要的一个因素。在进行单步的介电层涂覆中，其涂覆均匀性也会由于受到诸多因素的影响无法达到100％，因此在制作多层金属布线层时，会进行多步的介电层涂覆，从而必然会加剧介电层的涂覆不均匀性，最终影响得到的封装结构的产品性能。
如图1所示，包括两层金属布线层，分别是第一现有金属布线层RDL1’以及在第一现有金属布线层上制备得到的第二现有金属布线层RDL2’，图中可以看出无论是第一现有金属布线层RDL1’还是第二现有金属布线层RDL2’，对应形成的基底都不是平坦化的，即第一现有介电层P1’和第一现有金属层M1’存在高度差，第二现有介电层P2’和第二现有金属层M2’存在高度差，此外第一介电层P1’或第二介电层P2’本身在涂覆时也会造成不平坦化的情况，两者叠加，导致形成的基底很难满足多层金属布线层的布线精度要求。
发明内容
针对现有技术中所存在的不足，本发明提供一种多层金属布线层及其制备方法、封装结构。
第一方面，在一个实施例中，本发明提供一种多层金属布线层的制备方法，包括：
在目标载体上制备介电层，在介电层上制备层间穿孔和层中开口阵列；
在层间穿孔和层中开口阵列中制备金属层；
对金属层和/或介电层进行研磨，使金属层和介电层齐平且平坦化，得到目标金属布线层；
将目标金属布线层作为目标载体并重新进行在目标载体上制备介电层的步骤，直至完成多层金属布线层的制备。
在一个实施例中，在介电层上制备层中开口阵列，包括：
在介电层上制备部分暴露介电层的光阻阵列；
将光阻阵列作为掩膜通过干法刻蚀在介电层上刻蚀一定深度，去除光阻阵列，得到层中开口阵列。
在一个实施例中，在介电层上制备部分暴露介电层的光阻阵列，包括：
在介电层上制备光阻薄膜；
对光阻薄膜进行光刻，直至露出介电层，得到光阻阵列；
其中，光阻薄膜的成分包括硅氧烷聚合物和2-甲氧基-1-乙酸乙酯。
在一个实施例中，在光阻薄膜中：硅氧烷聚合物的质量占比为10-40％，2-甲氧基-1-乙酸乙酯的质量占比为60-90％。
在一个实施例中，在介电层上制备层间穿孔，包括：
对介电层进行光刻，直至露出目标载体，得到层间穿孔。
在一个实施例中，在在目标载体上制备介电层的步骤之前，上述多层金属布线层的制备方法还包括：
提供一载片，在载片上粘合剥离层，得到目标载体。
在一个实施例中，在在目标载体上制备介电层的步骤之前，上述多层金属布线层的制备方法还包括：
在初始载体上制备至少一层未经过研磨处理的初始金属布线层；
将至少一层初始金属布线层作为目标载体。
在一个实施例中，在在初始载体上制备至少一层未经过研磨处理的初始金属布线层的步骤之前，上述多层金属布线层的制备方法还包括：
提供一载片，在载片上粘合剥离层，得到初始载体。
在一个实施例中，载片为玻璃载板。
在一个实施例中，金属层包括位于层间穿孔中的层间导电柱和位于层中开口阵列中的层中导电线路，层间导电柱为电镀铜柱，层中导电线路为电镀铜层。
在一个实施例中，介电层为聚酰亚胺薄膜。
第二方面，在一个实施例中，本发明提供一种多层金属布线层，采用上述任一个实施例中的多层金属布线层的制备方法制备得到。
第三方面，在一个实施例中，本发明提供一种封装结构，包括上述任一个实施例中的多层金属布线层。
通过上述多层金属布线层及其制备方法、封装结构，直接在介电层上制备层中开口阵列，从而得到对应嵌设在介电层中的层中导电线路，进而在后续进行研磨时不会使层中导电线路被完全去除；而通过研磨处理后，使得到的金属布线层的表面平坦化，从而在制备下一层金属布线层时，将该层金属布线层作为基底来涂覆得到的下一层金属布线层的介电层具备均匀性，使下一层金属布线层的金属层具备高度均匀性，提高了布线精度，提高了多层金属布线层的制备良率，提高了最终得到的封装结构的产品性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
其中：
图1为采用现有制备方法制备得到的两层金属布线层的结构示意图；
图2为本发明一个实施例中制备得到的第一介电层的第一层间穿孔的结构示意图；
图3为本发明一个实施例中制备得到的第一金属层的结构示意图；
图4为本发明一个实施例中制备得到的第二介电层的第二层间穿孔的结构示意图；
图5为本发明一个实施例中制备得到的光阻阵列的结构示意图；
图6为本发明一个实施例中制备得到的第二介电层的第二层中开口阵列的结构示意图；
图7为本发明一个实施例中清除光阻阵列后第二介电层的结构示意图；
图8a为本发明一个实施例中制备得到的第二金属层的第一种结构示意图；
图8b为本发明一个实施例中制备得到的第二金属层的第二种结构示意图；
图9为本发明一个实施例中第二金属层经过研磨后的结构示意图；
图10为本发明一个实施例中多层金属布线层的结构示意图。
上述附图中：RDL1’、第一现有金属布线层；P1’、第一现有介电层；M1’、第一现有金属层；RDL2’、第二现有金属布线层；P2’、第二现有介电层；M2’、第二现有金属层；1、载片；2、剥离层；31、第一层间穿孔；41、第二层间穿孔；42、第二层中开口阵列；5、基底平面；10、光阻阵列；RDL1、第一金属布线层；P1、第一介电层；M1、第一金属层；
M11、第一层间导电柱；M12、第一层中导电线路；RDL2、第二金属布线层；P2、第二介电层；M2、第二金属层；M21、第二层间导电柱；M22、第二层中导电线路；RDL3、第三金属布线层；P3、第三介电层；M3、第三金属层；RDL4、第四金属布线层；P4、第四介电层；
M4、第四金属层；RDL5、第五金属布线层；P5、第五介电层；M5、第五金属层；RDL6、第六金属布线层；P6、第六介电层；M6、第六金属层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
第一方面，如图2至图10所示，在一个实施例中，本发明提供一种多层金属布线层的制备方法，包括：
步骤S1：如图2所示，提供一具有一定机械支撑作用的载片1，在载片1上粘合剥离层2，载片1和剥离层2共同组成初始载体为后续金属布线层的制备提供机械支撑；在剥离层2上涂覆第一介电层P1，通过对第一介电层P1进行光刻(包括定制掩膜进行曝光、显影、去除等步骤)，从而制备得到对应的第一层间穿孔31；当然还可以采用其他湿法刻蚀方式或干法刻蚀方式来制备第一层间穿孔31。
其中，载片1用于提供机械支撑，其上的剥离层2用于将后续制备完成的多层金属布线层和载片1进行分离；制备得到的第一层间穿孔31是为了在后续制备能够实现不同层级的金属布线层之间的连接的第一层间导电柱M11。
步骤S2：如图2和图3所示，在第一层间穿孔31和第一层中开口阵列(图中未示出)中电镀金属，从而制备得到对应的第一金属层M1，具体包括位于第一层间穿孔31中的第一层间导电柱M11，以及位于第一层中开口阵列中的第一层中导电线路M12，第一层中导电线路M12是用于实现同一层级内的连接；第一介电层P1和第一金属层M1共同组成初始金属布线层，也即第一金属布线层RDL1。
其中，第一层中开口阵列的制备需要在第一介电层P1上再次涂覆其他介质，然后通过刻蚀得到，具体工艺可参照现有技术，在此不再赘述。
其中，在本实施例中，在制备第一金属布线层RDL1时，未进行导电线路嵌设以及研磨处理，是考虑到在扇出封装结构中，多层金属布线层中每层金属布线层的布线密度可以是任意的，比如有的层级其布线密度较高，有的层级其布线密度较低，而布线密度较低的金属布线层因基底不是平坦化而受到的影响非常微小。因此，本实施例中以第二金属布线层RDL2的布线密度较低、第三金属布线层RDL3的布线密度较高为例，其中，虽然制备得到的第一金属布线层RDL1提供的基底不是100％平坦化的，但由于后续制备的第二金属布线层RDL2的布线密度不高，其造成的影响非常微小；而导电线路嵌设和研磨处理(通常采用化学机械抛光工艺，即CMP)所需要的成本较高，因此针对不同层级采用差异化设计，从而在保障多层金属布线层的布线精度的基础上降低了综合成本；也即，在本实施例中，可以针对布线密度较高的金属布线层的前一金属布线层进行嵌设和研磨处理，相较于全部进行嵌设和研磨处理，具有更好的性价比。需要注意的是，本实施例中举例说明的方案不构成对本申请的限定，在其他实施例中，可以采用任意的布线密度设计。
步骤S3：如图3和图4所示，以制备得到的第一金属布线层RDL1为目标载体，即以第一金属布线层RDL1的表面作为基底，涂覆第二介电层P2，在第二介电层P2上制备对应的第二层间穿孔41。
其中，第二层间穿孔41的制备方式同第一层间穿孔31的制备方式一致，在此不再赘述。
步骤S4：如图4和图5所示，在第二介电层P2上制备对应的光阻阵列10。
其中，光阻阵列10用于为后续制备第二层中开口阵列42提供掩膜，将光阻阵列10作为掩膜，使得能够通过干法刻蚀的方式来制备第二层中开口阵列42，利用干法刻蚀中等离子体的定向蚀刻特性，保证制备得到的第二层中开口阵列具有较高的规整度，能够在一定程度上提高布线精度。
其中，在制备光阻阵列10时，首先需要在第二介电层P2上涂覆光阻薄膜，然后通过光刻方式对光阻薄膜进行刻蚀，从而得到该光阻阵列10。
步骤S5：如图5和图6所示，基于制备得到的光阻阵列10通过干法刻蚀的方式将暴露的第二介电层P2刻蚀一定深度，从而得到对应的第二层中开口阵列42。
步骤S6：如图6和图7所示，在完成第二层中开口阵列42的制备后，通过化学清洗去除光阻阵列10。
步骤S7：如图7和图8a所示，在第二层间穿孔41和第二层中开口阵列42中电镀金属，从而制备得到对应的第二金属层M2。
步骤S8：如图8a和图9所示，对第二金属层M2进行研磨，直至露出第二介电层P2，从而使第二金属层M2和第二介电层P2齐平且平坦化，得到基底平面5。
其中，第二金属层M2具体包括位于第二层间穿孔41中的第二层间导电柱M21，以及位于第二层中开口阵列42中的第二层中导电线路M22；第二介电层P2和第二金属层M2共同组成目标金属布线层，也即第二金属布线层RDL2。
其中，在本实施例中，在第二层间穿孔41和第二层中开口阵列42中电镀金属时，使得到的第二金属层M2直接覆盖了整个第二介电层P2，因此在研磨时，主要是对第二金属层M2进行研磨。在其他实施例中，如图8b所示，当在第二层间穿孔41和第二层中开口阵列42中电镀金属后，第二金属层M2的上表面高度低于第二介电层P2的上表面高度，即第二金属层M2未覆盖第二介电层P2，从而在研磨时，主要是对第二介电层P2进行研磨，但该情况中需要考虑第二层中开口阵列42的深度是否能够满足研磨要求，因为研磨会减小第二层中开口阵列42的深度，从而使对应的第二层中导电线路M22减薄，影响其性能；因此，在此种工艺方案中，可通过增加第二介电层P2的厚度来降低第二层中导电线路M22减薄所导致的对金属布线层电气连接性能的不利影响。
其中，由于第二层中开口阵列42是直接在第二介电层P2上制备得到的，因此基于第二层中开口阵列42制备得到的第二层中导电线路M22是嵌设在第二介电层P2中的，如此在研磨过程中，去除的金属实质是属于多余部分。若采用本实施例中制备第一金属布线层RDL1中第一层中导电线路M12的方式来制备第二层中导电线路M22，会导致第二层中导电线路M22位于第二介电层P2的上表面以上，研磨的目的在于使第二金属层M2和第二介电层P2齐平且平坦化，则在该情况中，研磨会直接使第二层中导电线路M22消失，失去第二金属层M2的基本功能。
通过上述多层金属布线层的制备方法，直接在第二介电层P2上制备第二层中开口阵列42，从而得到对应嵌设在第二介电层P2中的第二层中导电线路M22，进而在后续进行研磨时不会使第二层中导电线路M22被完全去除；而通过研磨处理后，使得到的第二金属布线层RDL2的表面平坦化，从而在制备第三金属布线层RDL3时，将第二金属布线层RDL2作为基底来涂覆得到的第三金属布线层RDL3的第三介电层P3具备均匀性，使第三金属布线层RDL3的第三金属层M3具备高度均匀性，提高了布线精度，提高了多层金属布线层的制备良率，提高了最终得到的封装结构的产品性能。
其中，在本实施例中，将第二金属布线层RDL2作为目标金属布线层，在制备第二金属布线层RDL2时就进行嵌设和研磨处理，是基于一般情况下多层金属布线层中每层金属布线层的布线密度情况，综合考虑了成本和性能两个重要因素。在其他实施例中，还可以将第三金属布线层RDL3及更多金属布线层作为目标金属层，在制备第三金属布线层RDL3及更多金属布线层时进行嵌设和研磨处理，即将第一金属布线层RDL1、第二金属布线层RDL2及更多金属布线层作为初始金属布线层，将第一金属布线层RDL1、第二金属布线层RDL2及更多金属布线层对应的整体作为目标载体。在其他实施例中，还可以直接将第一金属布线层RDL1作为目标金属布线层，在制备第一金属布线层RDL1时就进行嵌设和研磨处理，即将上述提到的载片1和剥离层2作为目标载体。当然，在其他实施例中，还可以采用其他未提到的方式，在此不做限定。
其中，上述提到的光阻薄膜的成分包括硅氧烷聚合物和2-甲氧基-1-乙酸乙酯。通过该配比使得到的光阻薄膜具有优越的光刻性能，从而能够得到开口更小、间隙更窄的光阻阵列10。进一步使基于光阻阵列10得到的第二层中开口阵列42开口更小、间隙更窄，最终使基于第二层中开口阵列42得到的第二层中导电线路更细、间距更窄，如此提高了金属布线层的布线密度，实现最终得到的封装结构中具备更高密度的I/O信号传输接脚，为联接高速芯片提供更佳的信号传输路径和更小的封装尺寸。
其中，在光阻薄膜中：硅氧烷聚合物的质量占比为10-40％，2-甲氧基-1-乙酸乙酯的质量占比为60-90％。
其中，第一层间导电柱M11和第二层间导电柱M21皆为电镀铜柱，第一层中导电线路M12和第二层中导电线路M22皆为电镀铜层。铜具备良好的导电性能、延展性能及价格优势，从而使制备得到的金属布线层具备更好的性价比。当然，在其他实施例中，还可以采用其他导电介质。
其中，第一介电层P1和第二介电层P2皆为聚酰亚胺薄膜。当然，在其他实施例中，还可以采用其它电介质材料制备的薄膜。
其中，载片1为玻璃载板。
步骤S9：如图9和图10所示，将制备得到的第二金属布线层RDL2作为目标载体，重新进入步骤S3，直至完成多层金属布线层的制备。
其中，在本实施例中制备得到的多层金属布线层具体包括依次叠设的第一金属布线层RDL1(包括第一介电层P1和被第一介电层P1包覆的第一金属层M1)、第二金属布线层RDL2(包括第二介电层P2和被第二介电层P2包覆的第二金属层M2)、第三金属布线层RDL3(包括第三介电层P3和被第三介电层P3包覆的第三金属层M3)、第四金属布线层RDL4(包括第四介电层P4和被第四介电层P4包覆的第四金属层M4)、第五金属布线层RDL5(包括第五介电层P5和被第五介电层P5包覆的第五金属层M5)、第六金属布线层RDL6(包括第六介电层P6和被第六介电层P6包覆的第六金属层M6)。在其他实施例中，多层金属布线层还可以包括更多或更少层数，在此不做限定。
通过嵌设和研磨处理，使得到的金属布线层具备平坦化，从而在此基础上制备其他金属布线层时，能够基于一个平坦化的基底平面，保证介电层涂覆的均匀性、金属层的高度均匀性和布线精度；尤其在多层金属布线层的架构中，后续每层金属布线层中金属层的布线精度均不会受到前道工序的影响，因此，采用该方式制备的多层金属布线层的制备良率很高。
第二方面，在一个实施例中，本发明提供一种多层金属布线层，采用上述任一个实施例中的多层金属布线层的制备方法制备得到。
其中，本实施例中的多层金属布线层的具体结构可参照上述任一个实施例中的多层金属布线层的制备方法，在此不再赘述。
通过上述多层金属布线层，直接在介电层上制备层中开口阵列，从而得到对应嵌设在介电层中的层中导电线路，进而在后续进行研磨时不会使层中导电线路被完全去除；而通过研磨处理后，使得到的金属布线层的表面平坦化，从而在制备下一层金属布线层时，将该层金属布线层作为基底来涂覆得到的下一层金属布线层的介电层具备均匀性，使下一层金属布线层的金属层具备高度均匀性，提高了布线精度，提高了多层金属布线层的制备良率，提高了最终得到的封装结构的产品性能。
第三方面，在一个实施例中，本发明提供一种封装结构，包括上述任一个实施例中的多层金属布线层。
其中，本实施例中的封装结构的主要结构可参照上述任一个实施例中的多层金属布线层，在此不再赘述。
通过上述封装结构，直接在介电层上制备层中开口阵列，从而得到对应嵌设在介电层中的层中导电线路，进而在后续进行研磨时不会使层中导电线路被完全去除；而通过研磨处理后，使得到的金属布线层的表面平坦化，从而在制备下一层金属布线层时，将该层金属布线层作为基底来涂覆得到的下一层金属布线层的介电层具备均匀性，使下一层金属布线层的金属层具备高度均匀性，提高了布线精度，提高了多层金属布线层的制备良率，提高了最终得到的封装结构的产品性能。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明的保护范围应以所附权利要求为准。

Claims (12)

1.一种多层金属布线层的制备方法，其特征在于，包括：
在目标载体上制备介电层，在所述介电层上制备层间穿孔；
在所述介电层上制备部分暴露所述介电层的光阻阵列，使所述光阻阵列覆盖所述层间穿孔；将所述光阻阵列作为掩膜通过干法刻蚀在所述介电层上刻蚀一定深度，去除所述光阻阵列，得到覆盖所述层间穿孔的层中开口阵列；
在所述层间穿孔和所述层中开口阵列中制备金属层；
对所述金属层和/或所述介电层进行研磨，使所述金属层和所述介电层齐平且平坦化，得到目标金属布线层；
将所述目标金属布线层作为所述目标载体并重新进行所述在目标载体上制备介电层的步骤，直至完成多层金属布线层的制备。
2.根据权利要求1所述的多层金属布线层的制备方法，其特征在于，所述在所述介电层上制备部分暴露所述介电层的光阻阵列，包括：
在所述介电层上制备光阻薄膜；
对所述光阻薄膜进行光刻，直至露出所述介电层，得到所述光阻阵列；
其中，所述光阻薄膜的成分包括硅氧烷聚合物和2-甲氧基-1-乙酸乙酯。
3.根据权利要求2所述的多层金属布线层的制备方法，其特征在于，在所述光阻薄膜中：所述硅氧烷聚合物的质量占比为10-40％，所述2-甲氧基-1-乙酸乙酯的质量占比为60-90％。
4.根据权利要求1所述的多层金属布线层的制备方法，其特征在于，所述在所述介电层上制备层间穿孔，包括：
对所述介电层进行光刻，直至露出所述目标载体，得到所述层间穿孔。
5.根据权利要求1所述的多层金属布线层的制备方法，其特征在于，在所述在目标载体上制备介电层的步骤之前，还包括：
提供一载片，在所述载片上粘合剥离层，得到所述目标载体。
6.根据权利要求1所述的多层金属布线层的制备方法，其特征在于，在所述在目标载体上制备介电层的步骤之前，还包括：
在初始载体上制备至少一层未经过研磨处理的初始金属布线层；
将至少一层所述初始金属布线层作为所述目标载体。
7.根据权利要求6所述的多层金属布线层的制备方法，其特征在于，在所述在初始载体上制备至少一层未经过研磨处理的初始金属布线层的步骤之前，还包括：
提供一载片，在所述载片上粘合剥离层，得到所述初始载体。
8.根据权利要求5或7所述的多层金属布线层的制备方法，其特征在于，所述载片为玻璃载板。
9.根据权利要求1或6所述的多层金属布线层的制备方法，其特征在于，所述金属层包括位于所述层间穿孔中的层间导电柱和位于所述层中开口阵列中的层中导电线路，所述层间导电柱为电镀铜柱，所述层中导电线路为电镀铜层。
10.根据权利要求1或6所述的多层金属布线层的制备方法，其特征在于，所述介电层为聚酰亚胺薄膜。
11.一种多层金属布线层，其特征在于，采用如权利要求1-10任一项所述的多层金属布线层的制备方法制备得到。
12.一种封装结构，其特征在于，包括如权利要求11所述的多层金属布线层。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103094198A (zh) * 2011-11-02 2013-05-08 中芯国际集成电路制造(上海)有限公司 互连结构制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08124926A (ja) * 1994-10-20 1996-05-17 Oki Electric Ind Co Ltd 配線の形成方法
KR100396883B1 (ko) * 2000-11-23 2003-09-02 삼성전자주식회사 화학기계적 연마용 슬러리 및 이를 이용한 구리 금속배선제조방법
KR20040000900A (ko) * 2002-06-26 2004-01-07 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
KR20040041879A (ko) * 2002-11-12 2004-05-20 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100881517B1 (ko) * 2007-07-25 2009-02-05 주식회사 동부하이텍 반도체 소자의 구리배선 형성 방법
CN101459150A (zh) * 2007-12-13 2009-06-17 中芯国际集成电路制造(上海)有限公司 多层布线结构及形成多层布线结构的方法
CN104347583A (zh) * 2013-07-31 2015-02-11 国际商业机器公司 半导体制造方法、掩模形成方法和半导体结构
CN109473417A (zh) * 2018-10-08 2019-03-15 嘉兴市志华机械有限公司 一种集成电路中实现多层布线结构的方法
CN111489979A (zh) * 2019-01-28 2020-08-04 中芯长电半导体（江阴）有限公司 重新布线层的制备方法及半导体结构
CN110323197A (zh) * 2019-07-09 2019-10-11 王新 用于超高密度芯片FOSiP封装的结构及其制备方法
TWI711095B (zh) * 2019-08-21 2020-11-21 欣興電子股份有限公司 封裝結構及其製備方法
CN112670186A (zh) * 2020-12-22 2021-04-16 厦门通富微电子有限公司 一种芯片的封装结构及其制备方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103094198A (zh) * 2011-11-02 2013-05-08 中芯国际集成电路制造(上海)有限公司 互连结构制造方法

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