CN114093299A - 显示面板和显示装置 - Google Patents

Abstract

提供一种显示面板和显示装置。该显示面板包括：衬底基板；子像素，位于所述衬底基板上，包括像素电路和发光元件，所述像素电路被配置为驱动所述发光元件，所述发光元件包括第一电极、第二电极以及位于所述第一电极和所述第二电极之间的发光功能层；以及第一电源线，被配置为向所述像素电路提供恒定的第一电源电压，其中，所述像素电路包括驱动晶体管、提供于所述驱动晶体管的栅极和所述第一电源线之间的第一电容，所述发光元件的第一电极与所述驱动晶体管的第一极相连，所述驱动晶体管的第二极与所述第一电源线相连，所述像素电路还包括提供于所述发光元件的第一电极和所述第一电源线之间的第二电容。

Description

显示面板和显示装置

技术领域

本公开的实施例涉及一种显示面板和显示装置。

背景技术

随着显示技术的发展，相对于液晶显示(Liquid Crystal Display，LCD) 面板，新一代的有机发光二极管(Organic Light Emitting Diode，OLED)显示面板具有更低的制造成本，更快的反应速度，更高的对比度，更广的视角，更大的工作温度范围，不需要背光单元，色彩鲜艳及轻薄等优点。通常，在OLED显示面板中，包括阵列排布的多个像素单元（子像素），同一行的像素单元连接到同一条栅线，同一列的像素单元连接到同一条数据线，每个像素单元在栅线提供的扫描信号和数据线提供的数据信号的驱动下进行显示。

发明内容

本公开的实施例提供一种显示面板和显示装置。

本公开的实施例提供一种显示面板，包括：衬底基板；子像素，位于所述衬底基板上，包括像素电路和发光元件，所述像素电路被配置为驱动所述发光元件，所述发光元件包括第一电极、第二电极以及位于所述第一电极和所述第二电极之间的发光功能层；以及第一电源线，被配置为向所述像素电路提供恒定的第一电源电压，其中，所述像素电路包括驱动晶体管、提供于所述驱动晶体管的栅极和所述第一电源线之间的第一电容，所述发光元件的第一电极与所述驱动晶体管的第一极相连，所述驱动晶体管的第二极与所述第一电源线相连，所述像素电路还包括提供于所述发光元件的第一电极和所述第一电源线之间的第二电容。

根据本公开的实施例提供的显示面板，所述第一电容的范围为大于20.0 fF并且小于80.0 fF。

根据本公开的实施例提供的显示面板，所述第一电容的范围为大于30.0 fF并且小于70.0 fF。

根据本公开的实施例提供的显示面板，所述第一电容的范围为大于40.0 fF并且小于60.0 fF。

根据本公开的实施例提供的显示面板，所述第二电容的范围为大于41.0 fF并且小于130.0 fF。

根据本公开的实施例提供的显示面板，所述第二电容的范围为大于50.0 fF并且小于120.0 fF。

根据本公开的实施例提供的显示面板，所述第二电容的范围为大于70.0 fF并且小于110.0 fF。

根据本公开的实施例提供的显示面板，所述第二电容的范围为大于80.0 fF并且小于100.0 fF。根据本公开的实施例提供的显示面板，显示面板还包括第一复位控制信号线和第一初始化信号线，其中，所述第一复位控制信号线被配置为向所述像素电路提供第一复位控制信号，所述第一初始化信号线被配置为向所述像素电路提供第一初始化信号，所述像素电路还包括第一复位晶体管，所述第一复位晶体管的栅极与所述第一复位控制信号线相连，所述第一复位晶体管的第一极与所述第一初始化信号线相连，所述第一复位晶体管的第二极与所述驱动晶体管的栅极相连，所述第一复位晶体管被配置为对所述驱动晶体管的栅极进行复位。

根据本公开的实施例提供的显示面板，所述第一复位晶体管为氧化物晶体管，所述氧化物晶体管为双栅结构。

根据本公开的实施例提供的显示面板，所述像素电路还包括提供于所述第一复位晶体管的栅极和所述第一电源线之间的第三电容。

根据本公开的实施例提供的显示面板，所述第三电容的范围为大于0.5 fF并且小于3.0 fF。

根据本公开的实施例提供的显示面板，所述像素电路还包括阈值补偿晶体管，所述阈值补偿晶体管的第一极与所述驱动晶体管的第一极相连，所述阈值补偿晶体管的第二极与所述驱动晶体管的栅极相连，所述像素电路还包括提供于所述阈值补偿晶体管的栅极和所述第一电源线之间的第四电容。

根据本公开的实施例提供的显示面板，所述阈值补偿晶体管为氧化物晶体管，所述氧化物晶体管为双栅结构。

根据本公开的实施例提供的显示面板，所述第四电容的范围为大于0.5 fF并且小于3.0 fF。

根据本公开的实施例提供的显示面板，所述像素电路还包括提供于所述第一复位晶体管的栅极和所述第一初始化信号线之间的第五电容。

根据本公开的实施例提供的显示面板，显示面板还包括第二复位控制信号线和第二初始化信号线，所述第二复位控制信号线被配置为向所述像素电路提供第二复位控制信号，所述第二初始化信号线被配置为向所述像素电路提供第二初始化信号，所述像素电路还包括第二复位晶体管，所述第二复位晶体管被配置为对所述发光元件的第一电极进行复位，所述第二复位晶体管的第一极与所述第二初始化信号线相连，所述第二复位晶体管的第二极与所述发光元件的第一电极相连，所述第二复位晶体管的栅极与所述第二复位控制信号线相连，所述像素电路还包括提供于所述第一复位晶体管的栅极和所述第二初始化信号线之间的第五电容。

根据本公开的实施例提供的显示面板，所述第五电容的范围为大于1.0 fF并且小于10.0 fF。

根据本公开的实施例提供的显示面板，所述第二初始化信号线与所述第一复位控制信号线至少部分交叠。

根据本公开的实施例提供的显示面板，显示面板还包括数据线，所述数据线被配置为向所述像素电路提供数据信号，所述像素电路还包括数据写入晶体管，所述数据写入晶体管的第一极和第二极分别与所述数据线和所述驱动晶体管的第二极相连。

根据本公开的实施例提供的显示面板，所述子像素设置为多个，多个子像素包括第一子像素，所述第一子像素的所述发光元件的第一电极在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影不交叠，所述第一子像素的所述第一电极与所述第一电源线的交叠面积与所述第一子像素的所述第一电极的面积的比值为r1，0.8<r1<1。

根据本公开的实施例提供的显示面板，所述多个子像素包括第二子像素，所述第二子像素的发光颜色与所述第一子像素的发光颜色不同，所述第二子像素的所述发光元件的第一电极在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影不交叠，所述第二子像素的所述第一电极与所述第一电源线的交叠面积与所述第二子像素的所述第一电极的面积的比值为r2，0.8<r2<1。

根据本公开的实施例提供的显示面板，所述多个子像素包括第三子像素，所述第三子像素的发光颜色与所述第一子像素的发光颜色不同，并且与所述第二子像素的发光颜色不同，所述第三子像素的所述发光元件的第一电极在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影交叠，所述第三子像素的所述第一电极与所述第一电源线的交叠面积与所述第三子像素的所述第一电极的面积的比值为r3，0<r3<0.4。

根据本公开的实施例提供的显示面板，所述子像素设置为多个，多个子像素形成沿第一方向排列的多个数据栏，每个数据栏沿第二方向延伸，所述数据栏包括第一列子像素和第二列子像素，所述数据线包括第一数据线和第二数据线，所述第一列子像素与所述第一数据线相连，所述第二列子像素与所述第二数据线相连，驱动所述第一列子像素的像素电路和驱动所述第二列子像素的像素电路位于所述第一数据线和所述第二数据线之间，所述第一列子像素包括沿所述第二方向交替排列的多个第一子像素和多个第二子像素，所述第二列子像素包括沿所述第二方向排列的多个第三子像素。

根据本公开的实施例提供的显示面板，所述第一子像素的所述发光元件的第一电极在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影不交叠，所述第一子像素的所述第一电极与所述第一电源线的交叠面积与所述第一子像素的所述第一电极的面积的比值为r1；所述第二子像素的所述发光元件的第一电极在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影不交叠，所述第二子像素的所述第一电极与所述第一电源线的交叠面积与所述第二子像素的所述第一电极的面积的比值为r2；所述第一子像素、所述第二子像素以及所述第三子像素中的每两个的发光颜色不同，所述第三子像素的所述发光元件的第一电极在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影交叠，所述第三子像素的所述第一电极与所述第一电源线的交叠面积与所述第三子像素的所述第一电极的面积的比值为r3，其中，r3<r1，r3<r2。

根据本公开的实施例提供的显示面板，0.8<r1<1， 0.8<r2<1，0<r3<0.4。

根据本公开的实施例提供的显示面板，所述第一电源线包括在第二方向间隔的第一电源导电部和第二电源导电部，所述第一初始化信号线包括沿第一方向延伸的第一初始化导电部和沿第二方向延伸的第二初始化导电部，第一初始化导电部和第二初始化导电部相连，所述第二初始化导电部在所述衬底基板上的正投影位于第一电源导电部在所述衬底基板上的正投影和所述第二电源导电部在所述衬底基板上的正投影之间。

根据本公开的实施例提供的显示面板，所述第二初始化导电部在所述衬底基板上的正投影与所述第一子像素的所述第一电极和所述第二子像素的所述第一电极在所述衬底基板上的正投影交叠。

根据本公开的实施例提供的显示面板，所述第一电源线包括在第二方向间隔的第三电源导电部和第四电源导电部，所述第二初始化信号线包括沿第一方向延伸的第三初始化导电部和沿第二方向延伸的第四初始化导电部，所述第三初始化导电部和所述第四初始化导电部相连，所述第四初始化导电部在所述衬底基板上的正投影位于所述第三电源导电部在所述衬底基板上的正投影和所述第四电源导电部在所述衬底基板上的正投影之间。

根据本公开的实施例提供的显示面板，所述第四初始化导电部在所述衬底基板上的正投影与所述第一子像素的所述第一电极和所述第二子像素的所述第一电极在所述衬底基板上的正投影交叠。

根据本公开的实施例提供的显示面板，多个第二初始化导电部和多个第四初始化导电部沿第二方向交替排列。

根据本公开的实施例提供的显示面板，所述第二初始化导电部和所述第四初始化导电部位于不同的数据栏中。

根据本公开的实施例提供的显示面板，所述第一电源线在所述衬底基板上的正投影与所述第一复位晶体管的栅极在所述衬底基板上的正投影交叠以形成第三电容。

根据本公开的实施例提供的显示面板，显示面板还包括第一连接部，所述第一电源导电部和所述第二电源导电部通过所述第一连接部相连，所述第一电源导电部和所述第二电源导电部位于同一层，所述第一连接部位于与所述第一电源导电部和所述第二电源导电部相同的层。

根据本公开的实施例提供的显示面板，显示面板还包括第一连接部，其中，所述第一电源导电部和所述第二电源导电部通过所述第一连接部相连，所述第一电源导电部和所述第二电源导电部位于同一层，所述第一连接部位于与所述第一电源导电部和所述第二电源导电部不同的层。

根据本公开的实施例提供的显示面板，所述第一连接部在所述第二方向上的尺寸小于所述第一电源线的与所述发光元件的所述第一电极交叠的部分在所述第二方向上的尺寸。

根据本公开的实施例提供的显示面板，所述第一连接部在所述第二方向上的尺寸小于所述发光元件的所述第一电极在所述第二方向上的最小尺寸。

根据本公开的实施例提供的显示面板，显示面板还包括第二连接部，所述第二电源导电部和所述第三电源导电部通过所述第二连接部相连，所述第二连接部、所述第二电源导电部和所述第三电源导电部位于同一层。

根据本公开的实施例提供的显示面板，显示面板还包括第二连接部，所述第二电源导电部和所述第三电源导电部通过所述第二连接部相连，所述第二连接部、所述第二电源导电部和所述第三电源导电部位于不同层。

根据本公开的实施例提供的显示面板，所述第二连接部在所述衬底基板上的正投影与所述第三子像素的所述第一电极在所述衬底基板上的正投影交叠，所述第三子像素的所述第一电极与所述第二连接部的交叠面积与所述第三子像素的所述第一电极的面积的比值为r3，0.8<r3<1。

根据本公开的实施例提供的显示面板，所述第二连接部在所述衬底基板上的正投影与所述第三子像素的所述第一电极在所述衬底基板上的正投影交叠，所述第三子像素的所述第一电极与所述第二连接部的交叠面积与所述第三子像素的所述第一电极的面积的比值为r3，0≤r3<0.5。

根据本公开的实施例提供的显示面板，所述第一子像素的所述发光元件的第一电极在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影不交叠，所述第一子像素的所述第一电极与所述第一电源线的交叠面积与所述第一子像素的所述第一电极的面积的比值为r1；所述第二子像素的所述发光元件的第一电极在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影不交叠，所述第二子像素的所述第一电极与所述第一电源线的交叠面积与所述第二子像素的所述第一电极的面积的比值为r2；所述第一子像素、所述第二子像素以及所述第三子像素中的每两个的发光颜色不同，所述第三子像素的所述发光元件的第一电极在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影交叠，所述第三子像素的所述第一电极与所述第一电源线的交叠面积与所述第三子像素的所述第一电极的面积的比值为r3，其中，0.8<r1<1， 0.8<r2<1。

根据本公开的实施例提供的显示面板，显示面板还包括依次设置的第一导电图案层、第二导电图案层、第三导电图案层、第四导电图案层、第五导电图案层、以及第六导电图案层，所述第一导电图案层比所述第六导电图案层更靠近所述衬底基板，所述第一电容包括第一极板和第二极板，所述驱动晶体管的栅极作为所述第一电容的第一极板，并位于所述第一导电图案层，所述第一电容的第二极板位于所述第二导电图案层，并与所述第一电源线相连；所述第二电容的两个极板包括位于所述第六导电图案层的所述发光元件的第一电极和位于所述第五导电图案层的所述第一电源线；所述第三电容的两个极板包括位于所述第三导电图案层的所述第一复位晶体管的栅极中的顶栅和位于所述第五导电图案层的所述第一电源线；所述第四电容的两个极板包括位于所述第三导电图案层的所述阈值补偿晶体管的栅极中的顶栅和位于所述第五导电图案层的所述第一电源线；所述第五电容的两个极板包括位于所述第三导电图案层的所述第一复位晶体管的栅极中的顶栅和位于所述第四导电图案层的所述第二初始化信号线，所述第一复位晶体管的栅极中的底栅和所述阈值补偿晶体管的栅极中的底栅均位于所述二导电图案层。

本公开的实施例还提供一种显示装置，包括上述任一显示面板。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1为一种显示面板的子像素中的像素电路和发光元件的示意图。

图2至图6为本公开的一些实施例提供的显示面板的子像素中的像素电路和发光元件的示意图。

图7为本公开的一些实施例提供的一种显示面板的布局图。

图8为图7中的沿线A-A’的剖视图。

图9A至图9K为图7中的单层结构的平面图。

图10A至图10I为图7中的叠层结构的平面图。

图11为本公开一实施例提供的一种显示面板的布局图。

图12A至图12K为图11中的单层结构的平面图。

图13A至图13B为图11中的部分单层的叠层结构的平面图。

图14为本公开一实施例提供的一种显示面板的布局图。

图15为图14中沿线B-B’的剖视图。

图16A至图16E为图14中的显示面板的单层或多层的平面图。

图17为本公开一实施例提供的另一种显示面板的布局图。

图18A为图17中的第五导电图案层的平面图。

图18B为图17中的第五导电图案层和发光元件的第一电极层的平面图。

图18C为图17中的第四导电图案层和第五导电图案层的平面图。

图19为本公开一实施例提供的另一种显示面板的布局图。

图20A为图19中的第四导电图案层、平坦化层和第五导电图案层的平面图。

图20B为图19中的第四导电图案层、平坦化层、第五导电图案层和第六导电图案层的平面图。

图21为本公开一实施例提供的另一种显示面板的布局图。

图22A为图21中的第四导电图案层、平坦化层和第五导电图案层的平面图。

图22B为图21中的第四导电图案层、平坦化层、第五导电图案层和第六导电图案层的平面图。

图23为图21中沿线C-C’的剖面图。

图24为图1至图7的像素电路的信号波形时序图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。在电路中的部件之间的“连接”或者“相连”可指耦接。

目前的OLED像素电路，一般采用7T1C的电路结构，驱动晶体管的栅极和发光元件100b的第一电极E1之间存在寄生电容，驱动OLED发光时，对于每一帧信号， 都要对发光元件100b的第一电极E1进行初始化，这时发光元件100b的第一电极E1电压就产生了一个变化ΔV，这个电压变化ΔV通过寄生电容耦合到驱动晶体管的栅极，造成OLED驱动电流的波动。

图1为一种显示面板的子像素中的像素电路和发光元件的示意图。图2至图6为本公开的一些实施例提供的显示面板的子像素中的像素电路和发光元件的示意图。图7为本公开的一些实施例提供的一种显示面板的布局图。图8为图7中的沿线A-A’的剖视图。图9A至图9K为图7中的单层结构的平面图。图10A至图10I为图7中的叠层结构的平面图。图10A至图10I的右上角表示该图包括的单层。图7示出了显示面板201。

如图1至图7所示，显示面板包括多个子像素100。图1至图7示出了一个子像素100。如图1所示，每个子像素100包括像素电路100a和发光元件100b。像素电路100a驱动发光元件100b。像素电路100a驱动发光元件100b发光。像素电路100a提供驱动电流以驱动发光元件100b发光。

图1示出了子像素1001，图2示出了子像素1002，图3示出了子像素1003，图4示出了子像素1004，图5示出了子像素1005，图6示出了子像素1006。图1至图6的子像素的像素电路的结构不同。

如图1至图7所示，像素电路100a包括六个开关晶体管（T1-T2，T4-T7）、一个驱动晶体管T3和一个电容C1。六个开关晶体管分别为数据写入晶体管T4、阈值补偿晶体管T2、发光控制晶体管T5、发光控制晶体管T6、复位晶体管T1、以及复位晶体管T7。发光元件100b包括第一电极E1和第二电极E2以及位于第一电极E1和第二电极E2之间的发光功能层。例如，第一电极E1为阳极，第二电极E2为阴极。

如图1至图7所示，显示面板包括栅线GT、数据线DT、第一电源线PL1、第二电源线PL2、发光控制信号线EML、初始化信号线INT、复位控制信号线RST等。例如，复位控制信号线RST包括复位控制信号线RST1和复位控制信号线RST2。第一电源线PL1被配置为向子像素100提供恒定的第一电压信号VDD、第二电源线PL2被配置为向子像素100提供恒定的第二电压信号VSS，并且第一电压信号VDD大于第二电压信号VSS。栅线GT被配置为向子像素100提供扫描信号SCAN、数据线DT被配置为向子像素100提供数据信号（数据电压）DATA、发光控制信号线EML被配置为向子像素100提供发光控制信号EM，复位控制信号线RST1被配置为向子像素100提供复位控制信号RESET1，复位控制信号线RST2被配置为向子像素100提供扫描信号SCAN。初始化信号线INT1被配置为向子像素100提供第一初始化信号Vinit1。初始化信号线INT2被配置为向子像素100提供第二初始化信号Vinit2。例如，第一初始化信号Vinit1和第二初始化信号Vinit2为恒定的电压信号，其大小例如可以介于第一电压信号VDD和第二电压信号VSS之间，但不限于此，例如，第一初始化信号Vinit1和第二初始化信号Vinit2可均小于或等于第二电压信号VSS。例如，在本公开的一些实施例中，初始化信号线INT1和初始化信号线INT2相连，均被配置为向子像素100提供初始化信号Vinit，即，初始化信号线INT1和初始化信号线INT2均称作初始化信号线INT，第一初始化信号Vinit1和第二初始化信号Vinit2相等，均为Vinit，但不限于此。在另一些实施例中，初始化信号线INT1和初始化信号线INT2彼此绝缘以提供不同的初始化信号。

如图1至图7所示，驱动晶体管T3与发光元件100b电连接，并在扫描信号SCAN、数据信号DATA、第一电压信号VDD、第二电压信号VSS等信号的控制下输出驱动电流以驱动发光元件100b发光。

例如，发光元件100b包括有机发光二极管（OLED），发光元件100b在其对应的像素电路100a的驱动下发出红光、绿光、蓝光，或者白光等。

例如，如图1至图7所示，数据写入晶体管T4的栅极T4g与栅线GT（栅线GT2）相连，数据写入晶体管T4的第一极T4a与数据线DT相连，数据写入晶体管T4的第二极T4b与驱动晶体管T3的第二极T3b相连。

例如，如图1至图7所示，像素电路100a还包括阈值补偿晶体管T2，阈值补偿晶体管T2的栅极T2g与栅线GT（栅线GT1）相连，阈值补偿晶体管T2的第一极T2a与驱动晶体管T3的第一极T3a相连，阈值补偿晶体管T2的第二极T2b与驱动晶体管T3的栅极T3g相连。

例如，如图1至图7所示，显示面板还包括发光控制信号线EML，像素电路100a还包括发光控制晶体管T5和发光控制晶体管T6，发光控制晶体管T5的栅极T5g与发光控制信号线EML相连，发光控制晶体管T5的第一极T5a与第一电源线PL1相连，发光控制晶体管T5的第二极T5b与驱动晶体管T3的第二极T3b相连；发光控制晶体管T6的栅极T6g与发光控制信号线EML相连，发光控制晶体管T6的第一极T6a与驱动晶体管T3的第一极T3a相连，发光控制晶体管T6的第二极T6b与发光元件100b的第一电极E1相连。

如图1至图7所示，复位晶体管T1与驱动晶体管T3的栅极T3g相连，并被配置为对驱动晶体管T3的栅极T3g进行复位，复位晶体管T7与发光元件100b的第一电极E1相连，并被配置为对发光元件100b的第一电极E1进行复位。初始化信号线INT1通过复位晶体管T1与驱动晶体管T3的栅极T3g相连。初始化信号线INT2通过复位晶体管T7与发光元件100b的第一电极E1相连。例如，初始化信号线INT1和初始化信号线INT2相连，以提供相同的初始化信号，但不限于此，在本公开的一些实施例中，初始化信号线INT1和初始化信号线INT2也可以彼此绝缘，并被配置为分别提供信号。

例如，如图1至图7所示，复位晶体管T1的第一极T1a与初始化信号线INT1相连，复位晶体管T1的第二极T1b与驱动晶体管T3的栅极T3g相连，复位晶体管T7的第一极T7a与初始化信号线INT2相连，复位晶体管T7的第二极T7b与发光元件100b的第一电极E1相连。例如，如图1至图7所示，复位晶体管T1的栅极T1g与复位控制信号线RST1相连，复位晶体管T7的栅极T7g与复位控制信号线RST2相连。

如图1至图7所示，第一电源线PL1被配置为向像素电路100a提供第一电压信号VDD；像素电路还包括电容C1，电容C1的第一极板C11与驱动晶体管T3的栅极T3g相连，电容C1的第二极板C12与第一电源线PL1以及发光控制晶体管T5的第一极T5a分别相连。

例如，如图1至图6所示，显示面板还包括第二电源线PL2，第二电源线PL2与发光元件100b的第二电极E2相连。图1至图6示出了第一节点N1、第二节点N2、第三节点N3和第四节点N4。

如图1至图7所示，栅线GT包括栅线GT1和栅线GT2。栅线GT1与阈值补偿晶体管T2的栅极T2g相连。栅线GT2与数据写入晶体管T4的栅极T4g相连。例如，在一个子像素中，栅线GT1被配置为提供第n行扫描信号SCAN(N) (n)，栅线GT2被配置为提供第n行扫描信号SCAN(P) (n)。

在本公开的一些实施例中，如图1至图7所示，像素电路100a还包括电容C1，电容C1的第一极板C11与驱动晶体管T3的栅极T3g相连，电容C1的第一极板C11分别与复位晶体管T1和阈值补偿晶体管T2相连。例如，如图1至图7所示，电容C1的第一极板C11分别与复位晶体管T1的第二极T1b和阈值补偿晶体管T2的第二极T2b相连。

P型薄膜晶体管具有更高的迁移率和更稳定的源极电压，适合驱动发光元件。N型薄膜晶体管具有更低的漏电流，可以更好地保持驱动晶体管T3和电容C1的电压稳定。

例如，如图1至图7所示，阈值补偿晶体管T2和复位晶体管T1均为氧化物薄膜晶体管，其余晶体管T3-T7均为低温多晶硅（LTPS）薄膜晶体管。从而，本公开的实施例提供的显示面板采用低温多晶-氧化物的（Low Temperature Polycrystalline Oxide，LTPO）像素电路，以提高显示品质。

在本公开的一些实施例中，驱动晶体管T3和数据写入晶体管T4均为P型薄膜晶体管，阈值补偿晶体管T2和复位晶体管T1均为N型薄膜晶体管。

例如，在一些附图中，SCAN(N) (n)表示第n行N型薄膜晶体管的栅线，即栅线GT1上的扫描信号。SCAN(P) (n)表示第n行P型薄膜晶体管的栅线，即栅线GT2上的扫描信号。SCAN(N) (n-1)表示第(n-1)行N型薄膜晶体管的复位控制信号线上的扫描信号，也可以表示第(n-1)行N型薄膜晶体管的栅线上的扫描信号。如图2至图6所示，阈值补偿晶体管T2的栅极T2g级联至GOA的第n级，以被提供第n行扫描信号。复位晶体管T1的栅极T1g级联至GOA的第(n-1)级，以被提供第(n-1)行扫描信号。数据写入晶体管T4的栅极T4g级联至GOA的第n级，以被提供第n行扫描信号。

如图2至图8所示，本公开的一些实施例提供的显示面板，包括：衬底基板BS、子像素100、以及第一电源线PL1。

如图7和图8所示，子像素100位于衬底基板BS上，子像素100包括像素电路100a和发光元件100b，像素电路100a被配置为驱动发光元件100b，发光元件100b包括第一电极E1、第二电极E2以及位于第一电极E1和第二电极E2之间的发光功能层FL。

例如，如图8所示，发光功能层FL位于第一电极E1和第二电极E2之间，发光功能层FL包括发光层。例如，发光功能层FL还可包括电子注入层、电子传输层、空穴传输层、空穴注入层至少之一。发光功能层FL包括的膜层种类以及膜层数量可以依据需要而定。

如图7和图8所示，第一电源线PL1被配置为向像素电路100a提供恒定的第一电压信号（第一电源电压）VDD，像素电路100a包括驱动晶体管T3、提供于驱动晶体管T3的栅极T3g和第一电源线PL1之间的电容C1，发光元件100b的第一电极E1与驱动晶体管T3的第一极相连.

如图1至图8所示，电容C1包括第一极板C11和第二极板C12。如图8所示，第一极板C11和第二极板C12之间设有层间介电层ILD1。电容C1为存储电容，用于存储驱动晶体管T3的栅极电压。

例如，C1=ε *ε0* S/d;式中：S是电容的两个极板的正对面积，单位平方米；d是两个极板的间距，单位米，ε为第一极板C11和第二极板C12之间绝缘层的相对介电常数；ε0为真空介电常数8.85×10^-12 ，单位F/m。

电容C1的大小决定像素电路对第一节点N1电位的保持能力，较大的电容C1有利于在低频驱动时较长时间保持像素电路中第一节点N1的电位；但在高频驱动时，较大的电容C1不利于复位晶体管将第一节点N1的电位及时复位到初始化电位Vinit；所以在本公开的一些实施例提供的显示面板中，电容C1的范围为大于20.0 fF并且小于80.0 fF。即，20.0fF< C1<80.0fF。例如，电容C1的范围为大于30.0 fF并且小于70.0 fF。进一步例如，电容C1的范围为大于40.0 fF并且小于60.0 fF。

如图2至图8所示，像素电路100a还包括提供于发光元件100b的第一电极E1和第一电源线PL1之间的电容C2。如图2至图8所示，电容C2包括第一极板C21和第二极板C22。电容C2的分别发光元件100b的第一电极E1和第一电源线PL1相连，可减少发光元件100b的第一电极E1的电压的波动，改善亮度的均匀性。

图2所示的像素电路比图1所示的像素电路，增加了电容C2， 其他部分与图1所示的通常的像素电路一致。在通常的像素电路中，在每一帧的时间内， 发光元件100b的第一电极E1上的电压都要被初始化，发光元件100b的第一电极E1上的电压被初始化为Vinit2，由于每一帧的时间内，发光元件100b的第一电极E1上的电压不同，这个电压与写入的数据线上的数据电压有关，所以初始化时，发光元件100b的第一电极E1上的电压变化量△V不同，这个电压变化量△V将通过寄生电容耦合到驱动晶体管T3的栅极T3g上，造成发光元件100b的驱动电流变化。本公开的一些实施例提供的显示面板的像素电路，在发光元件100b的第一电极E1和第一电源线PL1之间增加了电容C2，这个电压的变化量△V通过电容C2释放到第一电源线PL1，减少通过寄生电容耦合到驱动晶体管T3的栅极T3g上的电压。

如图8所示，第一极板C21和第二极板C22之间设有平坦化层PLN2。

例如，C2=ε *ε0* S/d;式中：S是电容的两个极板的正对面积，单位平方米；d是两个极板的间距，单位米，ε为第一极板C21和第二极板C22之间的绝缘层的相对介电常数；ε0为真空介电常数8.85×10^-12 ，单位F/m。

为了减少通过寄生电容耦合到驱动晶体管T3的栅极T3g上的电压，造成栅极T3g上的电压较大的波动，在本公开的一些实施例提供的显示面板中，电容C2的范围为大于41.0fF并且小于130.0 fF。即，41.0fF< C2<130.0fF。

例如，电容C2的范围为大于50.0 fF并且小于120.0 fF。进一步例如，电容C2的范围为大于70.0 fF并且小于110.0 fF。进一步例如，电容C2的范围为大于80.0 fF并且小于100.0 fF。

例如，在一些实施例中，C1< C2。

如图3和图4所示，在本公开的一些实施例提供的显示面板中，复位晶体管T1的栅极T1g与复位控制信号线RST1相连，复位晶体管T1的第一极T1a与初始化信号线INT1相连，复位晶体管T1的第二极T2a与驱动晶体管T3的栅极T3g相连，复位晶体管T1被配置为对驱动晶体管T3的栅极T3g进行复位，像素电路100a还包括提供于复位晶体管T1的栅极和第一电源线PL1之间的电容C3。如图3和图4所示，电容C3包括第一极板C31和第二极板C32。

与图2所示的像素电路相比，图3和图 4所示的像素电路增加了电容C3。电容C3的第二极板C32与第一电源线PL1相连，电容C3的第一极板C31与复位晶体管T1的栅极T1g相连，复位控制信号线RST1上的信号SCAN(N)(n)（RESET1）的高频分量将通过电容C3释放到第一电源线PL1， 减少这个高频分量通过复位晶体管T1的栅漏寄生电容耦合到第一节点N1，避免驱动晶体管T3的驱动电流波动。

例如，C3=ε *ε0* S/d;式中：S是电容的两个极板的正对面积，单位平方米；d是两个极板的间距，单位米，ε为第一极板C31和第二极板C32之间的绝缘层的相对介电常数；ε0为真空介电常数8.85×10^-12 ，单位F/m。

为了减少上述高频分量通过复位晶体管T1的栅漏寄生电容耦合到第一节点N1，避免驱动晶体管T3的驱动电流波动；在本公开的一些实施例提供的显示面板中，电容C3的范围为大于0.5 fF并且小于3.0 fF。即，0.5fF< C3<3fF。

例如，在一些实施例中，C3<C1，C3< C2。例如，在一些实施例中，C3<C1< C2。

如图4所示，在本公开的一些实施例提供的显示面板中，像素电路100a还包括阈值补偿晶体管T2，阈值补偿晶体管T2的第一极T2a与驱动晶体管T3的第一极T1a相连，阈值补偿晶体管T2的第二极T2b与驱动晶体管T3的栅极T3g相连，像素电路100a还包括提供于阈值补偿晶体管T2的栅极T2g和第一电源线PL1之间的电容C4。如图4所示，电容C4包括第一极板C41和第二极板C42。

与图3所示的像素电路相比，图4所示的像素电路增加了电容C4，电容C4的第二极板C42与第一电源线PL1相连，电容C4的第一极板C41与阈值补偿晶体管T2的栅极T2g相连，栅线GT1上的信号SCAN(N)(n)的高频分量将通过电容C4释放到第一电源线PL1， 减少这个高频分量通过阈值补偿晶体管T2的栅漏寄生电容耦合到第一节点N1， 避免驱动晶体管T3的驱动电流波动。

需要说明的是，也可以在图2所示的像素电路的基础上增加电容C4。

例如，C4=ε *ε0* S/d；式中：S是电容的两个极板的正对面积，单位平方米；d是两个极板的间距，单位米，ε为第一极板C41和第二极板C42之间的绝缘层的相对介电常数；ε0为真空介电常数8.85×10^-12 ，单位F/m。

为了减少上述高频分量通过阈值补偿晶体管T2的栅漏寄生电容耦合到第一节点N1， 避免驱动晶体管T3的驱动电流波动；在本公开的一些实施例提供的显示面板中，电容C4的范围为大于0.5 fF并且小于3.0 fF。即，0.5fF< C4<3fF。例如，在一些实施例中，C4<C1，C4< C2。例如，在一些实施例中，C4<C1< C2。

如图5所示，在本公开的一些实施例提供的显示面板中，显示面板还包括复位控制信号线RST2和初始化信号线INT2，其中，复位控制信号线RST2被配置为向像素电路100a提供复位控制信号SCAN(P)(n+1)，即，复位控制信号RESET2，初始化信号线INT2被配置为向像素电路100a提供第二初始化信号Vinit2，像素电路100a还包括复位晶体管T7，复位晶体管T7被配置为对发光元件100b的第一电极E1进行复位，复位晶体管T7的第一极T7a与初始化信号线INT2相连，复位晶体管T7的第二极T7b与发光元件100b的第一电极E1相连，复位晶体管T7的栅极T7g与复位控制信号线RST2相连，像素电路100a还包括提供于复位晶体管T1的栅极T1g和初始化信号线INT2之间的电容C5。

如图6所示，在本公开的一些实施例提供的显示面板中，像素电路100a还包括提供于复位晶体管T1的栅极T1g和初始化信号线INT1之间的电容C5。

如图5和图6所示，电容C5包括第一极板C51和第二极板C52。

在图2所示的像素电路的基础上增加电容C5，电容C5的第一极板C51与初始化信号线INT1或初始化信号线INT2相连，电容C5的第二极板C52与复位晶体管T1的栅极T1g相连，复位控制信号线RST1上的信号RESET1的高频分量将通过电容C5释放到初始化信号线INT1或初始化信号线INT2， 减少这个高频分量通过复位晶体管T1的栅漏寄生电容耦合到第一节点N1， 避免驱动晶体管T3的驱动电流波动。

例如，C5=ε *ε0* S/d;式中：S是电容的两个极板的正对面积，单位平方米；d是两个极板的间距，单位米，ε为第一极板C51和第二极板C52之间的绝缘层的相对介电常数；ε0为真空介电常数8.85×10^-12 ，单位F/m。

为了减少上述高频分量通过复位晶体管T1的栅漏寄生电容耦合到第一节点N1，避免驱动晶体管T3的驱动电流波动。在本公开的一些实施例提供的显示面板中，电容C5的范围为大于1.0 fF并且小于10.0 fF。即，1.0fF< C5<10.0fF。例如，在一些实施例中，C5<C1，C5< C2。例如，在一些实施例中，C5<C1< C2。

本公开的实施例提供的显示面板包括电容C1和电容C2，还可以包括电容C3至电容C5中的至少一个。

如图8、图9A至图9K、图10A至图10I所示，阻隔层BR设置在衬底基板BS上，多晶硅半导体层SM1位于阻隔层BR上，栅绝缘层GI1位于多晶硅半导体层SM1上，第一导电图案层LY1位于栅绝缘层GI1上，层间绝缘层ILD1位于第一导电图案层LY1上，第二导电图案层LY2位于层间绝缘层ILD1上，栅绝缘层GI2位于第二导电图案层LY2上，氧化物半导体层SM2位于栅绝缘层GI2上，栅绝缘层GI3位于氧化物半导体层SM2上，第三导电图案层LY3位于栅绝缘层GI3上，层间绝缘层ILD2位于第三导电图案层LY3上，第四导电图案层LY4位于层间绝缘层ILD2上，平坦化层PLN1位于第四导电图案层LY4上，第五导电图案层LY5位于平坦化层PLN1上，平坦化层PLN2位于第五导电图案层LY5上，发光元件的第一电极E1位于平坦化层PLN2上，像素限定层PDL位于发光元件的第一电极E1上，并具有开口OPN以限定发光元件100b的发光区域。发光元件100b包括第一电极E1、发光功能层FL、以及第二电极E2。封装层EPS覆盖发光元件100b。

如图8所示，第一电极E1包括第一部分E1a和第二部分E1b，第一部分E1a在衬底基板上的正投影与开口OPN在衬底基板上的正投影交叠，第二部分E1b在衬底基板上的正投影与过孔Vd在衬底基板上的正投影交叠。

图9A示出了多晶硅半导体层SM1。例如，多晶硅半导体层SM1的材料包括低温多晶硅（LTPS），但不限于此。

图9B示出了第一导电图案层LY1。如图9C所示，第一导电图案层LY1包括发光控制信号线EML、栅线GT2、以及电容C1的第一极板C11。

图9C示出了第二导电图案层LY2。如图9C所示，第二导电图案层LY2包括：电容C1的第二极板C12、复位控制信号线RST1的复位控制信号子线RSTa、栅线GT1的栅极子线GTa。如图7、图9B、以及图9C所示，第二极板C12具有开口OPNa以利于连接电极CEa与一极板C11相连。

图9D示出了氧化物半导体层SM2。例如，氧化物半导体层SM2的材料包括氧化铟镓锌（IGZO），但不限于此。

图9E示出了第三导电图案层LY3。如图9E所示，第三导电图案层LY3包括复位控制信号线RST1的复位控制信号子线RSTb、栅线GT1的栅极子线GTb。

图9F示出了层间绝缘层ILD2中的过孔。如图7和图9F所示，过孔V1至过孔V10贯穿层间绝缘层ILD2。

图9G示出了第四导电图案层LY4。如图9G所示，第四导电图案层LY4包括初始化信号线INT2、以及连接电极CEa、连接电极CEb、连接电极CEc、连接电极CEd、连接电极CEe、以及连接电极CEf。第四导电图案层LY4中的元件通过贯穿绝缘层的过孔与该元件下方的元件相连。例如，第四导电图案层LY4中的元件可通过过孔与位于多晶硅半导体层SM1、第一导电图案层LY1、第二导电图案层LY2、氧化物半导体层SM2、第三导电图案层LY3中至少之一的元件相连。即，每个连接电极通过过孔与其下方的导电结构相连。导电结构包括位于多晶硅半导体层SM1、第一导电图案层LY1、第二导电图案层LY2、以及氧化物半导体层SM2至少之一中的部件。

图9H示出了平坦化层PLN1中的过孔Va、过孔Vb以及过孔Vc。

图9I示出了第五导电图案层LY5。如图9I所示，第五导电图案层LY5包括数据线DT以及第一电源线PL1。

图9J示出了平坦化层PLN2中的过孔Vd。

图9K示出了第一电极层LY6。图9K示出了发光元件的第一电极E1。多个第一电极E1彼此间隔设置。

在本公开的一些实施例中，如图1至图7所示，阈值补偿晶体管T2的栅极T2g和复位晶体管T1的栅极T1g级联至在阵列上的栅极驱动（Gate driver on array，GOA）的不同输出级。图2至图6示出了阈值补偿晶体管T2的栅极T2g和复位晶体管T1的栅极T1g分别级联至GOA的第n级和第n-1级。n为大于或等于2的自然数。GOA的结构可根据需要在通常技术中选择。

在本公开的一些实施例中，如图1至图7所示，阈值补偿晶体管T2的栅极T2g和数据写入晶体管T4的栅极T4g级联至GOA的相同输出级。如图1至图7所示，数据写入晶体管T4接入对应P型晶体管的输出信号，阈值补偿晶体管T2接入对应N型晶体管的输出信号。

图10A至图10I示出了部分叠层结构的示意图。图10A为多晶硅半导体层SM1和第一导电图案层LY1的叠层示意图。图10A示出了多晶硅半导体层SM1和第一导电图案层LY1。

图10B为多晶硅半导体层SM1、第一导电图案层LY1、以及第二导电图案层LY2的叠层示意图。

图10C为多晶硅半导体层SM1、第一导电图案层LY1、第二导电图案层LY2和氧化物半导体层SM2的叠层示意图。

图10B和图10C示出了复位控制信号子线RSTa。图10B和图10C还示出了栅极子线GTa。

氧化物半导体层SM2在第二导电图案层LY2之后形成，如图7和图10C所示，第二导电图案层LY2中的复位控制信号子线RSTa以及栅极子线GTa可以作为氧化物薄膜晶体管的底栅。

图10D示出了多晶硅半导体层SM1、第一导电图案层LY1、第二导电图案层LY2、氧化物半导体层SM2、以及第三导电图案层LY3的叠层示意图。

如图7和图10D所示，复位控制信号子线RSTb、以及栅线GT1的栅极子线GTb可以作为氧化物薄膜晶体管的顶栅。采用双栅薄膜晶体管以降低漏电流。

图10E示出了多晶硅半导体层SM1、第一导电图案层LY1、第二导电图案层LY2、氧化物半导体层SM2、第三导电图案层LY3、以及层间绝缘层ILD2的叠层示意图。层间绝缘层ILD2以过孔示出。

图10F示出了多晶硅半导体层SM1、第一导电图案层LY1、第二导电图案层LY2、氧化物半导体层SM2、第三导电图案层LY3、层间绝缘层ILD2、以及第四导电图案层LY4的叠层示意图。

图10G示出了多晶硅半导体层SM1、第一导电图案层LY1、第二导电图案层LY2、氧化物半导体层SM2、第三导电图案层LY3、层间绝缘层ILD2、第四导电图案层LY4、以及第五导电图案层LY5的叠层示意图。

图10H示出了第二导电图案层LY2和第三导电图案层LY3的叠层示意图。

图10I示出了第一导电图案层LY1、第五导电图案层LY5以及发光元件的第一电极E1的叠层示意图。如图7和图10I所示，像素电路包括电容C1和电容C2。

如图7和图9C所示，电容C1的第二极板C12具有开口OPNa，以便后续工艺形成连接驱动晶体管T3的栅极T3g的过孔V1，使得连接电极CEa与驱动晶体管T3的栅极T3g相连。

图10D示出了各个晶体管的半导体层，图10D示出了驱动晶体管T3的半导体层T33、数据写入晶体管T4的半导体层T43、阈值补偿晶体管T2的半导体层T23、发光控制晶体管T5的半导体层T53、发光控制晶体管T6的半导体层T63、复位晶体管T1的半导体层T13、以及复位晶体管T7的半导体层T73。与各个半导体层交叠的信号线的部分为对应的晶体管的栅极。从图10D可以看出，复位晶体管T1、阈值补偿晶体管T2均为双栅晶体管。双栅晶体管的底栅位于第二导电图层LY2，双栅晶体管的顶栅位于第三导电图层LY3。第二导电图层LY2中的与各个双栅晶体管的半导体层交叠的部分为双栅晶体管的底栅，第三导电图层LY3中的与各个双栅晶体管的半导体层交叠的部分为双栅晶体管的顶栅。

例如，在本公开的实施例中，复位晶体管T1为氧化物晶体管，所述氧化物晶体管为双栅结构。例如，在本公开的实施例中，阈值补偿晶体管T2为氧化物晶体管，所述氧化物晶体管为双栅结构。双栅结构是指晶体管的栅极包括底栅和顶栅。

如图7、图9A至图9K、图10A至图10I所示，连接电极CEa的一端通过过孔V1与驱动晶体管T3的栅极T3g相连，连接电极CEa的另一端通过过孔V2与复位晶体管T1的第二极T1b（复位晶体管T1的第二极T1b也作为补偿晶体管T2的第二极的T2b）相连。

如图7、图9A至图9K、图10A至图10I所示，连接电极CEb的一端通过过孔V4与发光控制晶体管T6的第一极T6a（发光控制晶体管T6的第一极T6a也作为驱动晶体管T3的第一极T3a）相连，连接电极CEb的另一端通过过孔V3与阈值补偿晶体管T2的第一极T2a相连。

如图7、图9A至图9K、图10A至图10I所示，连接电极CEf的一端通过过孔V8与发光控制晶体管T5的第一极T5a相连，连接电极CEf的另一端通过过孔Va与第一电源线PL1相连。

如图7、图9A至图9K、图10A至图10I所示，连接电极CEc的一端通过过孔V6与初始化信号线INT1相连，连接电极CEc的另一端通过过孔V5与复位晶体管T1的第一极T1a相连。

如图7、图9A至图9K、图10A至图10I所示，连接电极CEd的一端通过过孔V7与数据写入晶体管T4的第一极T4a相连，连接电极CEd的另一端通过过孔Vc与数据线DT相连。

如图7、图9A至图9K、图10A至图10I所示，连接电极CEe的一端通过过孔V9与发光控制晶体管T6的第二极T6b相连，连接电极CEe的另一端通过过孔Vd与发光元件的第一电极E1相连。

如图7、图9A至图9K、图10A至图10I所示，第一电源线PL1通过过孔Vb与电容C1的第二极板C12相连，并且与发光控制晶体管T5的第一极T5a相连。

如图7、图9A至图9K、图10A至图10I所示，发光元件的第一电极E1通过过孔Vd与连接电极CEe相连，进而与发光控制晶体管T6的第二极T6b相连。

如图7、图9A至图9K、图10A至图10I所示，初始化信号线INT2通过过孔V10与复位晶体管的第一极T7a相连。

例如，如图7、图10D至图10H所示，初始化信号线INT2布置在提供SCAN(N)(n-1)信号的复位控制信号线RST1的上方，以屏蔽第二初始化信号Vinit2对复位晶体管T1的影响，并对复位晶体管T1的半导体层形成进一步遮挡，使得复位晶体管T1具有稳定的较高的开态电流和较低的漏电流；以使得驱动晶体管T3的栅极和存储电容的电压更加稳定，不容易漏电，从而，使得驱动晶体管T3的驱动电流更加稳定，发光元件的发光效率更加稳定和显示品质得到提高。

在本公开的一些实施例中，如图7所示，为了减少第二初始化信号Vinit2对氧化物薄膜晶体管（例如，复位晶体管T1）的半导体层（沟道）的影响，初始化信号线INT2在衬底基板BS上的正投影覆盖复位晶体管T1的半导体层T13（如图10D所示）在衬底基板BS上的正投影，以进一步遮挡复位晶体管T1的半导体层T13。例如，如图7、图10D所示，初始化信号线INT2与复位晶体管T1的半导体层T13交叠。

在本公开的一些实施例中，如图4所示，阈值补偿晶体管T2和复位晶体管T1均为双栅晶体管。例如，双栅晶体管包括底栅和顶栅。例如，阈值补偿晶体管T2、复位晶体管T1采用双栅薄膜晶体管（Thin Film Transistor，TFT）的方式降低漏电。

如图7和图10G所示，复位晶体管T1的栅极T1g和初始化信号线INT2形成电容C5，复位晶体管T1的栅极T1g和初始化信号线INT2在衬底基板上的正投影交叠，构成电容C5的两个极板。

在图7中，初始化信号线INT1位于第二导电图案层LY2，初始化信号线INT2位于第四导电图案层LY4，初始化信号线INT2与复位晶体管T1的栅极部分交叠以构成电容C5。

如图7和图10G所示，在本公开的一些实施例提供的显示面板中，初始化信号线INT2与复位控制信号线RST1至少部分交叠以形成电容C5的两个极板。

如图1至图7所示，在本公开的一些实施例提供的显示面板中，显示面板还包括数据线DT，数据线DT被配置为向像素电路100a提供数据信号，像素电路100a还包括数据写入晶体管T4，数据写入晶体管T4的第一极和第二极分别与数据线DT和驱动晶体管T3的第二极相连。

如图4、图7和图8所示，驱动晶体管T3的栅极T3g在衬底基板BS上的正投影和第一电源线PL1在衬底基板BS上的正投影交叠以形成电容C1。即，驱动晶体管T3的栅极T3g和第一电源线PL1形成电容C1。电容C1的第二极板C12位于第二导电图案LY2，如图7所示，第二极板C12通过过孔Vb与第一电源线PL1连接，电容C1的第一极板C12位于第一导电图案LY1。

如图4和图7所示，发光元件100b的第一电极E1在衬底基板BS上的正投影和第一电源线PL1在衬底基板BS上的正投影交叠以形成电容C2。即，发光元件100b的第一电极E1和第一电源线PL1形成电容C2。

如图4和图7所示，第一电源线PL1在衬底基板BS上的正投影与复位晶体管T1的栅极T1g在衬底基板BS上的正投影交叠以形成电容C3。即，第一电源线PL1与复位晶体管T1的栅极T1g形成电容C3。

如图4和图7所示，第一电源线PL1在衬底基板BS上的正投影与阈值补偿晶体管T2的栅极T2g在衬底基板BS上的正投影交叠以形成电容C4。即，第一电源线PL1与阈值补偿晶体管T2的栅极T2g形成电容C4。

如图5和图7所示，复位晶体管T1的栅极T1g在衬底基板BS上的正投影和初始化信号线INT2在衬底基板BS上的正投影交叠以形成电容C5。即，复位晶体管T1的栅极T1g和初始化信号线INT2形成电容C5。

从而，如图7所示，显示面板包括电容C1、电容C2、电容C3、电容C4、以及电容C5。有关于电容C1至电容C5的具体情况可参照之前所述，在此不再赘述。

图11为本公开一实施例提供的一种显示面板的布局图。图12A至图12K为图11中的单层结构的平面图。图12A至图12K的右上角表示该图包括的单层。图13A至图13B为图11中的部分单层的叠层结构的平面图。图11示出了显示面板202。

图13A是图11中的发光元件的第一电极以及贯穿平坦化层的过孔的平面图。图13B是图11中的第五导电图案层和第一电极层的平面图。

如图11、图13A和图13B所示，多个子像素100的发光元件的第一电极E1可以呈阵列排布。

如图11所示，方向X为子像素的行方向，方向Y为子像素的列方向。图11示出了四列子像素。图11示出了沿方向X依次设置的第一列子像素4001、第二列子像素4002、第三列子像素4003、以及第四列子像素4004。

如图11所示，位于同一行的两个相邻子像素的驱动晶体管位于这两个子像素对应的数据线DT之间，位于同一行的两个相邻子像素的像素电路呈镜像排布。

如图11、图12K和图13B所示，在相邻的数据线DT之间，设有两列子像素，相邻的数据线之间和它们对应的两列子像素构成一个数据栏400，其中一列像素电路交替驱动第一子像素101的发光元件和第二子像素102的发光元件，另一列像素电路驱动第三子像素103的发光元件，该驱动方式可以通过发光元件100b的第一电极E1的排布得到。

如图11所示，在一个数据栏400中， 第一子像素101和第二子像素102的发光元件100b的第一电极E1位于相邻的数据线DT之间，第三子像素103的发光元件100b的第一电极E1与该两条数据线DT之一交叠，并且与相邻数据栏400对应的两条数据线DT之一交叠。

如图4和图11所示，驱动晶体管T3的栅极T3g在衬底基板BS上的正投影和第一电源线PL1在衬底基板BS上的正投影交叠以形成电容C1。即，驱动晶体管T3的栅极T3g和第一电源线PL1形成电容C1。

如图4和图11所示，发光元件100b的第一电极E1在衬底基板BS上的正投影和第一电源线PL1在衬底基板BS上的正投影交叠以形成电容C2。即，发光元件100b的第一电极E1和第一电源线PL1形成电容C2。

如图4和图11所示，第一电源线PL1在衬底基板BS上的正投影与复位晶体管T1的栅极T1g在衬底基板BS上的正投影交叠以形成电容C3。即，第一电源线PL1与复位晶体管T1的栅极T1g形成电容C3。

如图4和图11所示，第一电源线PL1在衬底基板BS上的正投影与阈值补偿晶体管T2的栅极T2g在衬底基板BS上的正投影交叠以形成电容C4。即，第一电源线PL1与阈值补偿晶体管T2的栅极T2g形成电容C4。

如图5和图11所示，复位晶体管T1的栅极T1g在衬底基板BS上的正投影和初始化信号线INT2在衬底基板BS上的正投影交叠以形成电容C5。即，复位晶体管T1的栅极T1g和初始化信号线INT2形成电容C5。

从而，如图11所示，显示面板包括电容C1、电容C2、电容C3、电容C4、以及电容C5。有关于电容C1至电容C5的具体情况可参照之前所述，在此不再赘述。

图14为本公开一实施例提供的一种显示面板的布局图。图15为图14中沿线B-B’的剖视图。图16A至图16E为图14中的显示面板的单层或多层的平面图。图14示出了显示面板203。

对于第一子像素101和第二子像素102， 与发光元件100b的第一电极E1交叠的第一电源线PL1被分隔为两部分，初始化信号线INT1采用网络形走线，初始化信号线INT1的沿方向X延伸的部分位于第二导电图案层LY2，初始化信号线INT1的沿方向Y延伸的部分位于第四导电图案层LY4， 初始化信号线INT1的沿方向Y延伸的部分位于第一子像素101和第二子像素102的发光元件的第一电极E1的下方，且位于第一电源线PL1的两部分之间，初始化信号线INT1的沿方向Y延伸的部分和初始化信号线INT1的沿方向X延伸的部分通过过孔连接；初始化信号线INT2采用网络形走线，初始化信号线INT2的沿方向X延伸的部分位于第二导电图案层LY2，初始化信号线INT2的沿方向Y延伸的部分位于第三子像素101和第二子像素102的发光元件的第一电极E1的下方，且位于第一电源线PL1的两部分之间。初始化信号线INT2的沿方向X延伸的部分和初始化信号线INT2的沿方向Y延伸的部分通过过孔连接。初始化信号线INT1的沿方向Y延伸的部分和初始化信号线INT2的沿方向Y延伸的部分沿方向X交替设置。初始化信号线INT1的沿方向Y延伸的部分和初始化信号线INT2的沿方向Y延伸的部分位于不同的数据栏400中。

如图14和图16E所示，初始化信号线INT2不与复位晶体管T1的栅极交叠，第一电源线PL1与复位晶体管T1的顶栅交叠的部分构成C3。

如图4和图14所示，驱动晶体管T3的栅极T3g在衬底基板BS上的正投影和第一电源线PL1在衬底基板BS上的正投影交叠以形成电容C1。即，驱动晶体管T3的栅极T3g和第一电源线PL1形成电容C1。

如图4和图14所示，发光元件100b的第一电极E1在衬底基板BS上的正投影和第一电源线PL1在衬底基板BS上的正投影交叠以形成电容C2。即，发光元件100b的第一电极E1和第一电源线PL1形成电容C2。

如图4和图14所示，第一电源线PL1在衬底基板BS上的正投影与复位晶体管T1的栅极T1g在衬底基板BS上的正投影交叠以形成电容C3。即，第一电源线PL1与复位晶体管T1的栅极T1g形成电容C3。

如图4和图14所示，第一电源线PL1在衬底基板BS上的正投影与阈值补偿晶体管T2的栅极T2g在衬底基板BS上的正投影交叠以形成电容C4。即，第一电源线PL1与阈值补偿晶体管T2的栅极T2g形成电容C4。

从而，如图14所示，显示面板包括电容C1、电容C2、电容C3、以及电容C4。有关于电容C1至电容C4的具体情况可参照之前所述，在此不再赘述。当然，在图14所示的显示基板的布局的基础上，可以调整初始化信号线INT2的形状以使得复位晶体管T1的栅极T1g和初始化信号线INT2形成电容C5。

图17为本公开一实施例提供的另一种显示面板的布局图。图18A为图17中的第五导电图案层LY5的平面图。图18B为图17中的第五导电图案层LY5和发光元件的第一电极层LY6的平面图。图18C为图17中的第四导电图案层LY4和第五导电图案层LY5的平面图。图17示出了显示面板204。

如图17、图18A和图18B所示，在本公开的一些实施例提供的显示面板中，显示面板还包括连接部CP1，第一电源导电部301和第二电源导电部302通过连接部CP1相连，第一电源导电部301和第二电源导电部302位于同一层，连接部CP1位于与第一电源导电部301和第二电源导电部302相同的层。当然，在其他的实施例中，连接部CP1也可以位于与第一电源导电部301和第二电源导电部302不同的层中。

如图17、图18A和图18B所示，在本公开的一些实施例提供的显示面板中，显示面板还包括连接部CP2，第二电源导电部302和第三电源导电部303通过连接部CP2相连，连接部CP2、第二电源导电部302和第三电源导电部303位于同一层。当然，在其他的实施例中，连接部CP2也可以位于与第一电源导电部301和第二电源导电部302不同的层中。

如图17、图18A和图18B所示，第一电源导电部301和第二电源导电部302位于同一数据栏，第二电源导电部302和第三电源导电部303位于不同数据栏。

例如，连接部CP1设置为至少一个，如图17、图18A和图18B所示，连接部CP1设置为两个。

例如，连接部CP2设置为至少一个，如图17、图18A和图18B所示，连接部CP2设置为两个。

如图17、图18A和图18B所示，连接部CP1和连接部CP2位于第五导电图案层。

如图4和图17所示，驱动晶体管T3的栅极T3g在衬底基板BS上的正投影和第一电源线PL1在衬底基板BS上的正投影交叠以形成电容C1。即，驱动晶体管T3的栅极T3g和第一电源线PL1形成电容C1。

如图4和图17所示，发光元件100b的第一电极E1在衬底基板BS上的正投影和第一电源线PL1在衬底基板BS上的正投影交叠以形成电容C2。即，发光元件100b的第一电极E1和第一电源线PL1形成电容C2。

如图4和图17所示，第一电源线PL1在衬底基板BS上的正投影与复位晶体管T1的栅极T1g在衬底基板BS上的正投影交叠以形成电容C3。即，第一电源线PL1与复位晶体管T1的栅极T1g形成电容C3。

如图4和图17所示，第一电源线PL1在衬底基板BS上的正投影与阈值补偿晶体管T2的栅极T2g在衬底基板BS上的正投影交叠以形成电容C4。即，第一电源线PL1与阈值补偿晶体管T2的栅极T2g形成电容C4。

从而，如图17所示，显示面板包括电容C1、电容C2、电容C3、以及电容C4。有关于电容C1至电容C4的具体情况可参照之前所述，在此不再赘述。

图19为本公开一实施例提供的另一种显示面板的布局图。图20A为图19中的第四导电图案层LY4、平坦化层PLN1和第五导电图案层LY5的平面图。图20B为图19中的第四导电图案层LY4、平坦化层PLN1、第五导电图案层LY5和第六导电图案层LY6的平面图。图19示出了显示面板205。

如图19和图20A所示，显示面板还包括连接部CP3，第二电源导电部302和第三电源导电部303通过连接部CP3相连。连接部CP3位于第四导电图案层LY4。第二电源导电部302和第三电源导电部303分别通过过孔H3和过孔H4与连接部CP3相连。过孔H3和过孔H4贯穿平坦化层PLN1。

如图19和图20A所示，在相邻两数据栏400之间，设置连接部CP3。

如图19和图20A所示，连接部CP3在衬底基板上的正投影与第三子像素103的第一电极在衬底基板上的正投影交叠，第三子像素103的第一电极与连接部CP3的交叠面积与第三子像素103的第一电极的面积的比值为r3，0≤r3<0.5。在另一些实施例中，0<r3<0.5。

如图19所示，显示面板包括电容C1、电容C2、电容C3、以及电容C4。有关于电容C1至电容C4的具体情况可参照之前所述，在此不再赘述。当然，在图19所示的显示基板的布局的基础上，可以调整初始化信号线INT2的形状以使得复位晶体管T1的栅极T1g和初始化信号线INT2形成电容C5。

图21为本公开一实施例提供的另一种显示面板的布局图。图22A为图21中的第四导电图案层LY4、平坦化层PLN1和第五导电图案层LY5的平面图。图22B为图21中的第四导电图案层、平坦化层、第五导电图案层和第六导电图案层的平面图。图23为图21中沿线C-C’的剖面图。图20A示出了显示面板206。

图21所示的显示面板206与图19所示的显示面板205相比，调整了连接部CP3的形状和尺寸。

如图21所示，在相邻两数据栏400之间，设置连接部CP3，连接部CP3位于第三子像素103的发光元件的第一电极E1的下方，连接部CP3与第三子像素103的发光元件的第一电极E1的交叠面积与第三子像素103的发光元件的第一电极E1的面积比 0.8 <r3<1.2，连接部CP3位于相邻的数据栏400之中。

从而，如图21所示，显示面板包括电容C1、电容C2、电容C3、以及电容C4。有关于电容C1至电容C4的具体情况可参照之前所述，在此不再赘述。当然，在图20A所示的显示基板的布局的基础上，可以调整初始化信号线INT2的形状以使得复位晶体管T1的栅极T1g和初始化信号线INT2形成电容C5。

如图11、图14、图17、图19、图21所示，在本公开的一些实施例提供的显示面板中，子像素100设置为多个，多个子像素100包括第一子像素101，第一子像素101的发光元件100b的第一电极E1在衬底基板BS上的正投影与数据线DT在衬底基板BS上的正投影不交叠，第一子像素101的第一电极E1与第一电源线PL1的交叠面积与第一子像素101的第一电极E1的面积的比值为r1，0.8<r1<1。

如图11、图14、图17、图19、图21所示，第一电源线PL1的局部面积较大，起到垫平第一子像素101的第一电极E1的作用，利于提高第一子像素101的第一电极E1和其上的发光功能层的平坦度，提高显示品质。

如图9I所示，第一电源线PL1包括第一部分PL1a和第二部分PL1b，第一部分PL1a在方向X上的尺寸大于第二部分PL1b在方向X上的尺寸。

如图9I所示，第一部分PL1a在方向X上的尺寸大于第一部分PL1a在方向Y上的尺寸。

如图11、图14、图17、图19、图21所示，在本公开的一些实施例提供的显示面板中，多个子像素100包括第二子像素102，第二子像素102的发光颜色与第一子像素101的发光颜色不同，第二子像素102的发光元件100b的第一电极E1在衬底基板BS上的正投影与数据线DT在衬底基板BS上的正投影不交叠，第二子像素102的第一电极E1与第一电源线PL1的交叠面积与第二子像素102的第一电极E1的面积的比值为r2，0.8<r2<1。

如图11、图14、图17、图19、图21所示，第一电源线PL1的局部面积较大，起到垫平第二子像素102的第一电极E1的作用，利于提高第二子像素102的第一电极E1和其上的发光功能层的平坦度，提高显示品质。

如图11、图14、图17、以及图19所示，在本公开的一些实施例提供的显示面板中，多个子像素100包括第三子像素103，第三子像素103的发光颜色与第一子像素101的发光颜色不同，并且与第二子像素102的发光颜色不同，第三子像素103的发光元件100b的第一电极E1在衬底基板BS上的正投影与数据线DT在衬底基板BS上的正投影交叠，第三子像素103的第一电极E1与第一电源线PL1的交叠面积与第三子像素103的第一电极E1的面积的比值为r3，0<r3<0.4。如图11、图14、图17、以及图19所示，r3< r1，r3< r2。

如图11、图14、图17、图19以及图21所示，在本公开的一些实施例提供的显示面板中，子像素100设置为多个，多个子像素100形成沿方向X排列的多个数据栏400，每个数据栏400沿方向Y延伸，数据栏400包括第一列子像素100和第二列子像素100，数据线DT包括第一数据线DT和第二数据线DT，第一列子像素100与第一数据线DT相连，第二列子像素100与第二数据线DT相连，驱动第一列子像素100的像素电路100a和驱动第二列子像素100的像素电路100a位于第一数据线DT和第二数据线DT之间，第一列子像素100包括沿方向Y交替排列的多个第一子像素101和多个第二子像素102，第二列子像素100包括沿方向Y排列的多个第三子像素103。

在本公开的一些实施例提供的显示面板中，第一子像素101的发光元件100b的第一电极E1在衬底基板BS上的正投影与数据线DT在衬底基板BS上的正投影不交叠，第一子像素101的第一电极E1与第一电源线PL1的交叠面积与第一子像素101的第一电极E1的面积的比值为r1。

如图11、图14、图17、以及图19所示，第二子像素102的发光元件100b的第一电极E1在衬底基板BS上的正投影与数据线DT在衬底基板BS上的正投影不交叠，第二子像素102的第一电极E1与第一电源线PL1的交叠面积与第二子像素102的第一电极E1的面积的比值为r2。

如图11、图14、图17、以及图19所示，第一子像素101、第二子像素102以及第三子像素103中的每两个的发光颜色不同，第三子像素103的发光元件100b的第一电极E1在衬底基板BS上的正投影与数据线DT在衬底基板BS上的正投影交叠，第三子像素103的第一电极E1与第一电源线PL1的交叠面积与第三子像素103的第一电极E1的面积的比值为r3，其中，r3<r1，r3<r2。

如图11、图14、图17、以及图19所示，在本公开的一些实施例提供的显示面板中，0.8<r1<1， 0.8<r2<1，0<r3<0.4。

如图14和图16C所示，在本公开的一些实施例提供的显示面板中，第一电源线PL1包括在方向Y间隔的第一电源导电部301和第二电源导电部302。如图14、图16A和图16B所示，初始化信号线INT1包括沿方向X延伸的第一初始化导电部311和沿方向Y延伸的第二初始化导电部312，第一初始化导电部311和第二初始化导电部312相连，第二初始化导电部312在衬底基板BS上的正投影位于第一电源导电部301在衬底基板BS上的正投影和第二电源导电部302在衬底基板BS上的正投影之间。如图14所示，第一初始化导电部311和第二初始化导电部312通过过孔H1相连。

如图14和图16D所示，在本公开的一些实施例提供的显示面板中，第二初始化导电部312在衬底基板BS上的正投影与第一子像素101的第一电极E1和第二子像素102的第一电极E1在衬底基板BS上的正投影交叠。

如图14和图16C所示，在本公开的一些实施例提供的显示面板中，第一电源线PL1包括在方向Y间隔的第三电源导电部303和第四电源导电部304。如图14和图16C所示，第三电源导电部303和第四电源导电部304位于同一数据栏中。如图14、图16A和图16B所示，初始化信号线INT2包括沿方向X延伸的第三初始化导电部313和沿方向Y延伸的第四初始化导电部314，第三初始化导电部313和第四初始化导电部314相连；第四初始化导电部314在衬底基板BS上的正投影位于第三电源导电部303在衬底基板BS上的正投影和第四电源导电部304在衬底基板BS上的正投影之间。如图14所示，第三初始化导电部313和第四初始化导电部314通过过孔H2相连。

如图14和图16D所示，在本公开的一些实施例提供的显示面板中，第四初始化导电部314在衬底基板BS上的正投影与第一子像素101的第一电极E1和第二子像素102的第一电极E1在衬底基板BS上的正投影交叠。

如图14所示，在本公开的一些实施例提供的显示面板中，多个第二初始化导电部312和多个第四初始化导电部314沿方向Y交替排列。

在本公开的一些实施例提供的显示面板中，第二初始化导电部312和第四初始化导电部314位于不同的数据栏400中。

如图4、图14和图16E所示，驱动晶体管T3的栅极T3g和第一电源线PL1形成电容C1。

如图4、图14和图16E所示，发光元件100b的第一电极E1和第一电源线PL1形成电容C2。

如图4、图14和图16E所示，在本公开的一些实施例提供的显示面板中，第一电源线PL1在衬底基板BS上的正投影与复位晶体管T1的栅极T1g在衬底基板BS上的正投影交叠以形成电容C3。

如图4、图14和图16E所示，第一电源线PL1在衬底基板BS上的正投影与阈值补偿晶体管T2的栅极T2g在衬底基板BS上的正投影交叠以形成电容C4。

如图17、图18B和图18C所示，连接部CP1在方向Y上的尺寸小于第一电源线PL1的与发光元件的第一电极E1交叠的部分在方向Y上的尺寸。以减小第一电源线PL1与第二初始化导电部312的交叠尺寸，减小第一电源线PL1上的信号对初始化信号线INT1上的信号的影响。

如图17、图18B和图18C所示，对于第一子像素101，连接部CP1在方向Y上的尺寸小于第一子像素101的第一电极E1在方向Y上的最小尺寸。

如图17、图18B和图18C所示，对于第二子像素102，连接部CP1在方向Y上的尺寸小于第二子像素102的第一电极E1在方向Y上的最小尺寸。

如图19至图22A所示，第一电源线PL1在衬底基板上的正投影与第二初始化导电部312在衬底基板上的正投影不交叠。

如图17、图18B和图18C所示，连接部CP2在方向Y上的尺寸小于第一电源线PL1的与发光元件的第一电极E1交叠的部分在方向Y上的尺寸。以减小第一电源线PL1与第四初始化导电部314的交叠尺寸，减小第一电源线PL1上的信号对初始化信号线INT2上的信号的影响。

如图19至图22A所示，第一电源线PL1在衬底基板上的正投影与第四初始化导电部314在衬底基板上的正投影不交叠。

在本公开的一些实施例提供的显示面板中，如图21、图22A至图22B所示，连接部CP3在衬底基板BS上的正投影与第三子像素103的第一电极E1在衬底基板BS上的正投影交叠，第三子像素103的第一电极E1与连接部CP3的交叠面积与第三子像素103的第一电极E1的面积的比值为r3，0.8<r3<1。

如图19和图20B所示，连接部CP3在衬底基板上的正投影与第三子像素103的第一电极E1在衬底基板上的正投影不交叠。

如图21和图22B所示，连接部CP3在衬底基板上的正投影与第三子像素103的第一电极E1在衬底基板上的正投影交叠。

通过调整图19和图20A所示的连接部CP3的形状，形成图22A所示的连接部CP3，如图21、图22A至图22B所示，通过设置较大面积的连接部CP3，可以使得第三子像素103的第一电极E1更平坦，提高第三子像素103的第一电极E1和其上的发光功能层的平坦度，提高显示品质。

例如，本公开实施例中的开启电压是指能使相应晶体管第一极和第二级导通的电压，关闭电压是指能使相应晶体管的第一极和第二极断开的电压。当晶体管为P型晶体管时，开启电压为低电压（例如，0V），关闭电压为高电压（例如，5V）；当晶体管为N型晶体管时，开启电压为高电压（例如，5V），关闭电压为低电压（例如，0V）。图24所示的驱动波形以P型晶体管的开启电压为低电压（例如，0V），关闭电压为高电压（例如，5V），N型晶体管的开启电压为高电压（例如， 5V），关闭电压为低电压（例如，0V）。

在本公开的实施例中，阈值补偿晶体管T2和第一复位晶体管T1均为N型薄膜晶体管，其余晶体管为P型薄膜晶体管。

在一些附图中，SCAN(N) (n)表示第n行N型薄膜晶体管的栅线，即栅线GT1。SCAN(P) (n)表示第n行P型薄膜晶体管的栅线，即栅线GT2。SCAN(N) (n-1)表示第(n-1)行N型薄膜晶体管的复位控制信号线，也可以表示第(n-1)行N型薄膜晶体管的栅线。SCAN(N) (n+1)表示第(n+1)行N型薄膜晶体管的复位控制信号线，也可以表示第(n+1)行N型薄膜晶体管的栅线。如图2所示，阈值补偿晶体管T2的栅极T2g级联至GOA的第n级，以被提供N型晶体管的第n行扫描信号。第一复位晶体管T1的栅极T1g级联至GOA的第(n-1)级，以被提供N型晶体管的第(n-1)行扫描信号。数据写入晶体管T4的栅极T4g级联至GOA的第n级，以被提供P型晶体管的第n行扫描信号。GOA第n级包括对应N型晶体管的第n行扫描信号和对应P型晶体管的第n行扫描信号。

例如，参考图7、图8、图9A至图9K、图10A至图10I所示，显示面板201包括依次设置的第一导电图案层LY1、第二导电图案层LY2、第三导电图案层LY3、第四导电图案层LY4、第五导电图案层LY5、以及第六导电图案层LY6，第一导电图案层LY1比第六导电图案层LY6更靠近衬底基板BS。

例如，参考图7、图8、图9A至图9K、图10A至图10I所示，电容C1包括第一极板C11和第二极板C12，驱动晶体管T3的栅极T3g作为电容C1的第一极板C11，并位于第一导电图案层LY1，电容C1的第二极板C12位于第二导电图案层LY2，并与第一电源线PL1相连。

例如，参考图7、图8、图9A至图9K、图10A至图10I所示，电容C2的两个极板包括位于第六导电图案层LY6的发光元件的第一电极和位于第五导电图案层LY5的第一电源线PL1。

例如，参考图7、图8、图9A至图9K、图10A至图10I所示，电容C3的两个极板包括位于第三导电图案层LY3的第一复位晶体管的栅极中的顶栅和位于第五导电图案层LY5的第一电源线PL1。

例如，参考图7、图8、图9A至图9K、图10A至图10I所示，电容C4的两个极板包括位于第三导电图案层LY3的阈值补偿晶体管的栅极中的顶栅和位于第五导电图案层LY5的第一电源线PL1。

例如，参考图7、图8、图9A至图9K、图10A至图10I所示，电容C5的两个极板包括位于第三导电图案层LY3的第一复位晶体管的栅极中的顶栅和位于第四导电图案层LY4的初始化信号线INT2。

例如，参考图7、图8、图9A至图9K、图10A至图10I所示，第一复位晶体管的栅极中的底栅和阈值补偿晶体管的栅极中的底栅均位于二导电图案层LY2。

显示面板201-202包括电容C1-C5，在其他的显示面板203-206中，不包括电容C5，其余电容的各个极板的设置位置可参照显示面板201中的设置，在此不再赘述。

例如，在本公开的实施例中，各个电容（电容C1至电容C5）可指在同一子像素内的电容。例如，一个子像素包括发光元件以及与该发光元件相连的像素电路。例如，如图7、图11、图14、图17、图19、以及图21所示，在本公开的实施例中，晶体管的栅极可以和与该栅极相连的信号线为一体结构，例如，复位晶体管T1的栅极T1g与复位控制信号线RST1为一体结构，阈值补偿晶体管T2的栅极T2g与栅线GT1为一体结构。

图24为图1至图6的像素电路的信号波形时序图。如图24所示，在一帧显示时间段内，子像素的驱动方法包括第一复位阶段P1、数据写入及阈值补偿阶段P2、第二复位阶段P3和发光阶段P4。

参考图1至图6、以及图24所示，在第一复位阶段P1，复位晶体管T将第一初始化信号（初始化电压Vinit）Vinit1传输到驱动晶体管T3的栅极并被存储电容Cst存储，将驱动晶体管T3复位并消除上一次（上一帧）发光时存储的数据。

参考图1至图6、以及图24所示，在数据写入及阈值补偿阶段P2，数据写入晶体管T4将数据信号DATA传输到驱动晶体管T3的第二极，阈值补偿晶体管T2导通将驱动晶体管T3连接成二极管结构，由此可对于驱动晶体管T3的栅极进行充电，直至驱动晶体管T3的栅极电压为VDATA+Vth，此时驱动晶体管T3截止。

在第二复位阶段P3，复位晶体管T7将第二初始化信号（初始化电压Vinit）Vinit2传输到发光元件100b的第一电极E1，以将发光元件100b复位

在发光阶段P4，发光控制晶体管T5和发光控制晶体管T6处于导通状态，第一电压信号VDD通过发光控制晶体管T5传输到驱动晶体管T3的第二极，驱动晶体管T3的栅极电压保持为VDATA+Vth，发光电流I通过发光控制晶体管T5、驱动晶体管T3和发光控制晶体管T6流入发光元件100b，发光元件100b发光。

例如，衬底基板BS、阻隔层BR、缓冲层BF、栅绝缘层GI1、层间绝缘层ILD0、层间绝缘层ILD1、栅绝缘层GI2、层间绝缘层ILD2、平坦化层PLN1、平坦化层PLN2、以及像素限定层PDL均采用绝缘材料制作。例如，衬底基板BS包括聚酰亚胺等柔性材料，但不限于此。阻隔层BR、缓冲层BF、栅绝缘层GI1、层间绝缘层ILD0、层间绝缘层ILD1、栅绝缘层GI2、层间绝缘层ILD2至少之一采用无机绝缘材料或有机绝缘材料制作。例如，无机绝缘材料包括氧化硅、氮化硅、氮氧化硅等，有机绝缘材料包括树脂，但不限于此。例如，平坦化层PLN1、平坦化层PLN2、以及像素限定层PDL可采用有机材料制作，例如，有机材料包括树脂，但不限于此。例如，平坦化层PLN1、平坦化层PLN2、以及像素限定层PDL可采用聚酰亚胺材料，但不限于此。

例如，第一导电图案层LY1、第二导电图案层LY2、第三导电图案层LY3、第四导电图案层LY4、第五导电图案层LY5均采用金属材料制作，具体的材料可根据需要而定。

例如，第一电极E1的材料包括银（Ag）和氧化铟锡（ITO），第一电极E1为ITO/Ag/ITO三层叠加的结构，但不限于此。

例如，第一导电图案层LY1、第二导电图案层LY2、以及第三导电图案层LY3的材料均包括钼（Mo），第四导电图案层LY4的材料包括钛（Ti）和铝（Al），第五导电图案层LY5的材料包括钛（Ti）和铝（Al），第四导电图案层LY4和第五导电图案层LY5可均采用Ti/Al/Ti三层叠加的结构，但不限于此。

在本公开的实施例中，各个单层的图形以及过孔可采用构图工艺制作。例如，形成特定的图形包括形成薄膜，在薄膜上形成光刻胶图形，以光刻胶图形为掩膜版对薄膜进行构图以形成该特定的图形。第一导电图案层LY1、第二导电图案层LY2、第三导电图案层LY3、第四导电图案层LY4以及第五导电图案层LY5以及绝缘层中的过孔等均可以采用该方法形成。而对于半导体层SM1，可先形成半导体图形，在半导体图形上形成绝缘层，在绝缘层上形成第一导电图案层LY1，以第一导电图案层LY1为掩膜版对半导体图形进行掺杂以形成包括沟道和位于沟道两侧的源极区和漏极区的半导体层SM1。

例如，各晶体管的有源层可包括源极区域、漏极区域以及位于源极区域和漏极区域之间的沟道（半导体层）。例如，沟道具有半导体特性；源极区域和漏极区域在沟道的两侧，并且可掺杂有杂质，并因此具有导电性，可分别作为晶体管的第一极和第二极，晶体管的第一极和第二极之一为源极，晶体管的第一极和第二极之另一为漏极。

例如，用于制作有源层（半导体层、半导体图形）的材料可以包括氧化物半导体、有机半导体或非晶硅、多晶硅等，例如，氧化物半导体包括金属氧化物半导体（例如氧化铟镓锌（IGZO）），多晶硅包括低温多晶硅或者高温多晶硅等，本公开的实施例对此不作限定。需要说明的是，上述的源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域，本公开的实施例对此不作限制。

需要说明的是，本公开的实施例提供的显示面板的子像素的布局不限于图5所示，可在图5的基础上进行变换以形成其他的布局图。以上以子像素包括七个晶体管为例进行说明，但本公开的实施例不限于此。例如，各个子像素100可以包括本领域内的具有7T1C、8T2C或4T1C等电路结构的像素电路和发光元件，像素电路在通过数据线传输的数据信号和通过栅线传输的栅极扫描信号和发光控制信号线提供的发光控制信号的控制下工作，以驱动发光元件发光从而实现显示等操作。

本公开的实施例以7T1C的像素电路为例进行说明，本公开的实施例包括但不限于此。需要说明的是，本公开的实施例对像素电路包括的薄膜晶体管的个数以及电容的个数不做限定。例如，在另外的一些实施例中，显示面板的像素电路还可以为包括其他数量的晶体管的结构，如7T2C结构、6T1C结构、6T2C结构或者9T2C结构，本公开实施例对此不作限定。当然，显示面板也可以包括小于7个晶体管的像素电路。

需要说明的是，为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度可能被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件 “上”或“下”，或者可以存在中间元件。

在本公开的实施例中，构图或构图工艺可只包括光刻工艺，或包括光刻工艺以及刻蚀步骤，或者可以包括打印、喷墨等其他用于形成预定图形的工艺。光刻工艺是指包括成膜、曝光、显影等工艺过程，利用光刻胶、掩模板、曝光机等形成图形。可根据本公开的实施例中所形成的结构选择相应的构图工艺。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (46)

1.一种显示面板，包括：

衬底基板；

子像素，位于所述衬底基板上，包括像素电路和发光元件，所述像素电路被配置为驱动所述发光元件，所述发光元件包括第一电极、第二电极以及位于所述第一电极和所述第二电极之间的发光功能层；以及

第一电源线，被配置为向所述像素电路提供恒定的第一电源电压，

其中，所述像素电路包括驱动晶体管、提供于所述驱动晶体管的栅极和所述第一电源线之间的第一电容，所述发光元件的第一电极与所述驱动晶体管的第一极相连，所述驱动晶体管的第二极与所述第一电源线相连，所述像素电路还包括提供于所述发光元件的第一电极和所述第一电源线之间的第二电容。

2.根据权利要求1所述的显示面板，其中，所述第一电容的范围为大于20.0 fF并且小于80.0 fF。

3.根据权利要求1所述的显示面板，其中，所述第一电容的范围为大于30.0 fF并且小于70.0 fF。

4.根据权利要求1所述的显示面板，其中，所述第一电容的范围为大于40.0 fF并且小于60.0 fF。

5.根据权利要求1所述的显示面板，其中，所述第二电容的范围为大于41.0 fF并且小于130.0 fF。

6.根据权利要求1所述的显示面板，其中，所述第二电容的范围为大于50.0 fF并且小于120.0 fF。

7.根据权利要求1所述的显示面板，其中，所述第二电容的范围为大于70.0 fF并且小于110.0 fF。

8.根据权利要求1所述的显示面板，其中，所述第二电容的范围为大于80.0 fF并且小于100.0 fF。

9.根据权利要求1-8任一项所述的显示面板，还包括第一复位控制信号线和第一初始化信号线，其中，所述第一复位控制信号线被配置为向所述像素电路提供第一复位控制信号，所述第一初始化信号线被配置为向所述像素电路提供第一初始化信号，所述像素电路还包括第一复位晶体管，所述第一复位晶体管的栅极与所述第一复位控制信号线相连，所述第一复位晶体管的第一极与所述第一初始化信号线相连，所述第一复位晶体管的第二极与所述驱动晶体管的栅极相连，所述第一复位晶体管被配置为对所述驱动晶体管的栅极进行复位。

10.根据权利要求9所述的显示面板，其中，所述第一复位晶体管为氧化物晶体管，所述氧化物晶体管为双栅结构。

11.根据权利要求9所述的显示面板，其中，所述像素电路还包括提供于所述第一复位晶体管的栅极和所述第一电源线之间的第三电容。

12.根据权利要求11所述的显示面板，其中，所述第三电容的范围为大于0.5 fF并且小于3.0 fF。

13.根据权利要求11或12所述的显示面板，其中，所述像素电路还包括阈值补偿晶体管，所述阈值补偿晶体管的第一极与所述驱动晶体管的第一极相连，所述阈值补偿晶体管的第二极与所述驱动晶体管的栅极相连，所述像素电路还包括提供于所述阈值补偿晶体管的栅极和所述第一电源线之间的第四电容。

14.根据权利要求13所述的显示面板，其中，所述阈值补偿晶体管为氧化物晶体管，所述氧化物晶体管为双栅结构。

15.根据权利要求13所述的显示面板，其中，所述第四电容的范围为大于0.5 fF并且小于3.0 fF。

16.根据权利要求13所述的显示面板，其中，所述像素电路还包括提供于所述第一复位晶体管的栅极和所述第一初始化信号线之间的第五电容。

17.根据权利要求13所述的显示面板，还包括第二复位控制信号线和第二初始化信号线，其中，所述第二复位控制信号线被配置为向所述像素电路提供第二复位控制信号，所述第二初始化信号线被配置为向所述像素电路提供第二初始化信号，所述像素电路还包括第二复位晶体管，所述第二复位晶体管被配置为对所述发光元件的第一电极进行复位，所述第二复位晶体管的第一极与所述第二初始化信号线相连，所述第二复位晶体管的第二极与所述发光元件的第一电极相连，所述第二复位晶体管的栅极与所述第二复位控制信号线相连，所述像素电路还包括提供于所述第一复位晶体管的栅极和所述第二初始化信号线之间的第五电容。

18.根据权利要求9所述的显示面板，其中，所述像素电路还包括提供于所述第一复位晶体管的栅极和所述第一初始化信号线之间的第五电容。

19.根据权利要求9所述的显示面板，还包括第二复位控制信号线和第二初始化信号线，其中，所述第二复位控制信号线被配置为向所述像素电路提供第二复位控制信号，所述第二初始化信号线被配置为向所述像素电路提供第二初始化信号，所述像素电路还包括第二复位晶体管，所述第二复位晶体管被配置为对所述发光元件的第一电极进行复位，所述第二复位晶体管的第一极与所述第二初始化信号线相连，所述第二复位晶体管的第二极与所述发光元件的第一电极相连，所述第二复位晶体管的栅极与所述第二复位控制信号线相连，所述像素电路还包括提供于所述第一复位晶体管的栅极和所述第二初始化信号线之间的第五电容。

20.根据权利要求16-19任一项所述的显示面板，其中，所述第五电容的范围为大于1.0fF并且小于10.0 fF。

21.根据权利要求17或19所述的显示面板，其中，所述第二初始化信号线与所述第一复位控制信号线至少部分交叠。

22.根据权利要求17或19所述的显示面板，还包括数据线，其中，所述数据线被配置为向所述像素电路提供数据信号，所述像素电路还包括数据写入晶体管，所述数据写入晶体管的第一极和第二极分别与所述数据线和所述驱动晶体管的第二极相连。

23.根据权利要求22所述的显示面板，其中，所述子像素设置为多个，多个子像素包括第一子像素，所述第一子像素的所述发光元件的第一电极在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影不交叠，所述第一子像素的所述第一电极与所述第一电源线的交叠面积与所述第一子像素的所述第一电极的面积的比值为r1，0.8<r1<1。

24.根据权利要求23所述的显示面板，其中，所述多个子像素包括第二子像素，所述第二子像素的发光颜色与所述第一子像素的发光颜色不同，所述第二子像素的所述发光元件的第一电极在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影不交叠，所述第二子像素的所述第一电极与所述第一电源线的交叠面积与所述第二子像素的所述第一电极的面积的比值为r2，0.8<r2<1。

25.根据权利要求24所述的显示面板，其中，所述多个子像素包括第三子像素，所述第三子像素的发光颜色与所述第一子像素的发光颜色不同，并且与所述第二子像素的发光颜色不同，所述第三子像素的所述发光元件的第一电极在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影交叠，所述第三子像素的所述第一电极与所述第一电源线的交叠面积与所述第三子像素的所述第一电极的面积的比值为r3，0<r3<0.4。

26.根据权利要求22所述的显示面板，其中，所述子像素设置为多个，多个子像素形成沿第一方向排列的多个数据栏，每个数据栏沿第二方向延伸，所述数据栏包括第一列子像素和第二列子像素，所述数据线包括第一数据线和第二数据线，所述第一列子像素与所述第一数据线相连，所述第二列子像素与所述第二数据线相连，驱动所述第一列子像素的像素电路和驱动所述第二列子像素的像素电路位于所述第一数据线和所述第二数据线之间，所述第一列子像素包括沿所述第二方向交替排列的多个第一子像素和多个第二子像素，所述第二列子像素包括沿所述第二方向排列的多个第三子像素。

27.根据权利要求26所述的显示面板，其中，所述第一子像素的所述发光元件的第一电极在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影不交叠，所述第一子像素的所述第一电极与所述第一电源线的交叠面积与所述第一子像素的所述第一电极的面积的比值为r1；

所述第二子像素的所述发光元件的第一电极在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影不交叠，所述第二子像素的所述第一电极与所述第一电源线的交叠面积与所述第二子像素的所述第一电极的面积的比值为r2；

所述第一子像素、所述第二子像素以及所述第三子像素中的每两个的发光颜色不同，所述第三子像素的所述发光元件的第一电极在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影交叠，所述第三子像素的所述第一电极与所述第一电源线的交叠面积与所述第三子像素的所述第一电极的面积的比值为r3，其中，r3<r1，r3<r2。

28.根据权利要求27所述的显示面板，其中，0.8<r1<1， 0.8<r2<1，0<r3<0.4。

29.根据权利要求26所述的显示面板，其中，所述第一电源线包括在第二方向间隔的第一电源导电部和第二电源导电部，

所述第一初始化信号线包括沿第一方向延伸的第一初始化导电部和沿第二方向延伸的第二初始化导电部，第一初始化导电部和第二初始化导电部相连，所述第二初始化导电部在所述衬底基板上的正投影位于第一电源导电部在所述衬底基板上的正投影和所述第二电源导电部在所述衬底基板上的正投影之间。

30.根据权利要求29所述的显示面板，其中，所述第二初始化导电部在所述衬底基板上的正投影与所述第一子像素的所述第一电极和所述第二子像素的所述第一电极在所述衬底基板上的正投影交叠。

31.根据权利要求29所述的显示面板，其中，所述第一电源线包括在第二方向间隔的第三电源导电部和第四电源导电部，

所述第二初始化信号线包括沿第一方向延伸的第三初始化导电部和沿第二方向延伸的第四初始化导电部，所述第三初始化导电部和所述第四初始化导电部相连，

所述第四初始化导电部在所述衬底基板上的正投影位于所述第三电源导电部在所述衬底基板上的正投影和所述第四电源导电部在所述衬底基板上的正投影之间。

32.根据权利要求31所述的显示面板，其中，所述第四初始化导电部在所述衬底基板上的正投影与所述第一子像素的所述第一电极和所述第二子像素的所述第一电极在所述衬底基板上的正投影交叠。

33.根据权利要求31所述的显示面板，其中，多个第二初始化导电部和多个第四初始化导电部沿第二方向交替排列。

34.根据权利要求31所述的显示面板，其中，所述第二初始化导电部和所述第四初始化导电部位于不同的数据栏中。

35.根据权利要求29-34任一项所述的显示面板，其中，所述第一电源线在所述衬底基板上的正投影与所述第一复位晶体管的栅极在所述衬底基板上的正投影交叠以形成第三电容。

36.根据权利要求29-34任一项所述的显示面板，还包括第一连接部，其中，所述第一电源导电部和所述第二电源导电部通过所述第一连接部相连，所述第一电源导电部和所述第二电源导电部位于同一层，所述第一连接部位于与所述第一电源导电部和所述第二电源导电部相同的层。

37.根据权利要求29-34任一项所述的显示面板，还包括第一连接部，其中，所述第一电源导电部和所述第二电源导电部通过所述第一连接部相连，所述第一电源导电部和所述第二电源导电部位于同一层，所述第一连接部位于与所述第一电源导电部和所述第二电源导电部不同的层。

38.根据权利要求37所述的显示面板，其中，所述第一连接部在所述第二方向上的尺寸小于所述第一电源线的与所述发光元件的所述第一电极交叠的部分在所述第二方向上的尺寸。

39.根据权利要求37所述的显示面板，其中，所述第一连接部在所述第二方向上的尺寸小于所述发光元件的所述第一电极在所述第二方向上的最小尺寸。

40.根据权利要求31-34任一项所述的显示面板，还包括第二连接部，其中，所述第二电源导电部和所述第三电源导电部通过所述第二连接部相连，所述第二连接部、所述第二电源导电部和所述第三电源导电部位于同一层。

41.根据权利要求31-34任一项所述的显示面板，还包括第二连接部，其中，所述第二电源导电部和所述第三电源导电部通过所述第二连接部相连，所述第二连接部、所述第二电源导电部和所述第三电源导电部位于不同层。

42.根据权利要求40所述的显示面板，其中，所述第二连接部在所述衬底基板上的正投影与所述第三子像素的所述第一电极在所述衬底基板上的正投影交叠，所述第三子像素的所述第一电极与所述第二连接部的交叠面积与所述第三子像素的所述第一电极的面积的比值为r3，0.8<r3<1。

43.根据权利要求40所述的显示面板，其中，所述第二连接部在所述衬底基板上的正投影与所述第三子像素的所述第一电极在所述衬底基板上的正投影交叠，所述第三子像素的所述第一电极与所述第二连接部的交叠面积与所述第三子像素的所述第一电极的面积的比值为r3，0≤r3<0.5。

44.根据权利要求42所述的显示面板，其中，所述第一子像素的所述发光元件的第一电极在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影不交叠，所述第一子像素的所述第一电极与所述第一电源线的交叠面积与所述第一子像素的所述第一电极的面积的比值为r1；

所述第二子像素的所述发光元件的第一电极在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影不交叠，所述第二子像素的所述第一电极与所述第一电源线的交叠面积与所述第二子像素的所述第一电极的面积的比值为r2；

所述第一子像素、所述第二子像素以及所述第三子像素中的每两个的发光颜色不同，所述第三子像素的所述发光元件的第一电极在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影交叠，所述第三子像素的所述第一电极与所述第一电源线的交叠面积与所述第三子像素的所述第一电极的面积的比值为r3，其中，0.8<r1<1，0.8<r2<1。

45.根据权利要求17所述的显示面板，还包括依次设置的第一导电图案层、第二导电图案层、第三导电图案层、第四导电图案层、第五导电图案层、以及第六导电图案层，其中，所述第一导电图案层比所述第六导电图案层更靠近所述衬底基板，

所述第一电容包括第一极板和第二极板，所述驱动晶体管的栅极作为所述第一电容的第一极板，并位于所述第一导电图案层，所述第一电容的第二极板位于所述第二导电图案层，并与所述第一电源线相连；

所述第二电容的两个极板包括位于所述第六导电图案层的所述发光元件的第一电极和位于所述第五导电图案层的所述第一电源线；

所述第三电容的两个极板包括位于所述第三导电图案层的所述第一复位晶体管的栅极中的顶栅和位于所述第五导电图案层的所述第一电源线；

所述第四电容的两个极板包括位于所述第三导电图案层的所述阈值补偿晶体管的栅极中的顶栅和位于所述第五导电图案层的所述第一电源线；

所述第五电容的两个极板包括位于所述第三导电图案层的所述第一复位晶体管的栅极中的顶栅和位于所述第四导电图案层的所述第二初始化信号线，

所述第一复位晶体管的栅极中的底栅和所述阈值补偿晶体管的栅极中的底栅均位于所述二导电图案层。

46.一种显示装置，包括根据权利要求1-45任一项所述的显示面板。

Images