CN114090328A - 存储器装置及读取数据的方法 - Google Patents

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Abstract

公开了存储器装置及读取数据的方法。从存储器中读取数据的方法包括：从存储器单元读取码字；当所述码字中的错误的数量小于可纠正错误的最大数量时，纠正所述错误；当所述码字中的错误的数量等于所述可纠正错误的最大数量并且所述错误与同一子字线相对应时，纠正所述错误；并且当所述码字中的错误的数量等于所述可纠正错误的最大数量并且所述错误与不同的子字线相对应时，输出指示所述错误是不可纠正错误的信号。

Description

存储器装置及读取数据的方法
相关申请的交叉引用
本申请要求于2020年4月27日在韩国知识产权局提交的韩国专利申请No.10-2020-0050991的优先权，该申请的主题以引用方式并入本文中。
技术领域
本发明构思的实施例总体上涉及半导体装置。更具体地，本发明构思的实施例涉及能够防止数据损坏的存储器装置，以及从防止数据损坏的存储器装置读取数据的方法。
背景技术
存储器装置广泛用于存储数据。处理器可以将数据存储在存储器装置中，并且可以从存储器装置中读取数据。在将数据写入(或编程)到存储器装置中期间，在将数据存储在存储器装置中时可能出现错误，和/或，在从存储器装置中读取数据期间可能出现错误。
存储器装置可以执行错误纠正编码和/或错误纠正解码(在下文中，单独地或全体地称为“ECC”)以便纠正数据中出现的错误。可以在将数据写入存储器装置中期间执行ECC。ECC可以作为数据处理的一部分被执行，数据处理提供与数据相关的补充信息，补充信息随后可以被用于纠正数据中的错误。
可替代地或附加地，可以在从存储器装置中读取数据期间执行ECC。这里，ECC可以被用于检测读取数据中的数据错误，并且可以被用于使用补充信息纠正数据错误。在这点上，ECC可以被设计为纠正一定数量的数据错误。
然而，有时尽管在从常规存储器装置中读取数据期间使用ECC，但数据错误仍未被检测及/或未被纠正。这种结果可以被称为“静默数据损坏(corruption)或SDC”。针对SDC存在许多可能的原因，但是SDC导致至少一个数据错误不能被检测和/或被纠正。
发明内容
本发明构思的实施例提供了能够防止SDC的存储器和用于从该存储器读取数据的相关方法。
根据示例性实施例，一种存储器装置包括：包括存储器单元的存储器芯片和被配置为控制存储器芯片的逻辑芯片。逻辑芯片从存储器芯片中读取包括N个数据单元的码字，并对码字执行错误纠正解码以纠正N个数据单元中的M个数据单元中的错误，使得当M个数据单元与存储器芯片的公共部件相对应时，逻辑芯片被配置为纠正M个数据单元的错误，并且当M个数据单元不与存储器芯片的公共部件相对应时，逻辑芯片被配置为将M个数据单元的错误处理为不可纠正错误。
根据示例性实施例，一种存储器装置包括：包括存储器单元的存储器芯片和被配置为控制存储器单元的逻辑芯片。逻辑芯片被配置为从存储器芯片中读取包括N个数据单元的码字，并对码字执行错误纠正解码以纠正N个数据单元中的M个数据单元中的错误，使得当M个数据单元不与数据损坏模式相对应时，逻辑芯片被配置为纠正M个数据单元的错误，并且当M个数据单元与数据损坏模式相对应时，逻辑芯片被配置为将M个数据单元的错误处理为不可纠正错误。
根据示例性实施例，一种用于从包括存储器单元的存储器装置读取数据的方法包括：从存储单元读取码字，当码字中的错误数量小于可纠正错误的最大数量时纠正错误，当码字中的错误数量等于可纠正错误的最大数量并且错误与同一子字线相对应时纠正错误，以及当码字的错误数量等于可纠正错误的最大数量并且错误与不同的子字线相对应时输出指示错误是不可纠正错误的信号。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的上述和其它目的和特征将变得明显。
图1和14是示出根据本发明构思的实施例的存储器装置的相应的框图。
图2是示出根据本发明构思的实施例的存储器芯片的核心结构的电路图。
图3是示出根据本发明构思的实施例的邻近的子字线驱动器的框图。
图4和图9是示出根据本发明构思的实施例的执行错误纠正编码/解码的错误纠正模块的示例的相应的概念图。
图5、图6、图7、图8、图10、图11和图12是示出根据本发明构思的实施例的将子码字写入(或尝试写入)到存储器芯片的存储器芯片的各种示例的各自的概念图。
图13是概述根据本发明构思的实施例的从存储器装置中读取数据的方法的一个示例的流程图。
图15是示出了当激活SDC防止操作时处理器设置存储器装置的SDC防止操作的示例的流程图。
具体实施方式
现在将参照附图以一些附加的细节描述本发明构思的某些实施例。
图1是示出根据本发明构思的实施例的存储器装置100的框图。参照图1，存储器装置100可以包括存储器芯片110和逻辑芯片120，其中，逻辑芯片120被配置为控制存储器芯片110的操作。
在这点上，存储器芯片110可以：(1)通过第一信号线与逻辑芯片120交换内部数据信号iDS；(2)通过第二信号线与逻辑芯片120交换第一内部控制信号iCS1；(3)通过第三信号线与逻辑芯片120交换第二内部控制信号iCS2；和/或(4)通过第四信号线与逻辑芯片120交换第三内部控制信号iCS3。
这里，存储器芯片110可以响应于第一内部控制信号iCS1、第二内部控制信号iCS2和/或第三内部控制信号iCS3进行操作。例如，第一内部控制信号iCS1、第二内部控制信号iCS2和第三内部控制信号iCS3可以不同地且分别地包括存储器芯片110的操作所需的一个(或多个)时钟信号、一个(或多个)命令、一个(或多个)地址和/或一个(或多个)控制信号。
存储器芯片110可以响应于内部数据信号iDS和从逻辑芯片120接收的写入命令执行写入操作。存储器芯片110可以响应于从逻辑芯片120接收的读取命令执行读取操作。此处，在各种操作期间，可以由逻辑芯片120选择性地激活各个存储器芯片110。
如图1所示，逻辑芯片120可以连接在外部主机装置与存储器芯片110之间。逻辑芯片120可以：(1)通过第五信号线与外部主机装置交换数据信号DS；(2)通过第六信号线与外部主机装置交换第一控制信号CS1；(3)通过第七信号线与外部主机装置交换第二控制信号CS2；和/或(4)通过第八信号线与外部主机装置交换第三控制信号CS3。
因此，逻辑芯片120可以将从外部主机装置接收的数据信号DS作为内部数据信号iDS传送到存储器芯片110，且可以将从存储器芯片110接收的内部数据信号iDS作为数据信号DS传送到外部主机装置。可替代地或附加地，逻辑芯片120可以将从外部主机装置接收的第一控制信号CS1作为第一内部控制信号iCS1传送到存储器芯片110。逻辑芯片120还可以将从存储器芯片110接收的第一内部控制信号iCS1作为第一控制信号CS1传送到外部主机装置。以类似方式，逻辑芯片120可以将第二控制信号CS2作为第二内部控制信号iCS2进行传送；可以将第二内部控制信号iCS2作为第二控制信号CS2进行传送；可以将第三控制信号CS3作为第三内部控制信号iCS3进行传送；且可以将第三内部控制信号iCS3作为第三控制信号CS3进行传送。
利用这种配置，逻辑芯片120可以有效地管理存储器芯片110的操作。例如，逻辑芯片120可以用于管理向相应的存储器芯片110提供电力、一个(或多个)命令、一个(或多个)数据信号、一个(或多个)地址信号和/或一个(或多个)控制信号。逻辑芯片120也可以执行保护并优化存储器芯片110的性能的各种内务、安全及维护功能。在这点上，逻辑芯片120可以被理解为在存储器芯片110之间组织和适当地分发各种信号的再分发层(或组件)。
在本发明构思的某些实施例中，逻辑芯片120可以包括错误纠正模块130。错误纠正模块130可以被不同地配置，但是错误纠正模块130能够对从外部主机装置接收的数据信号DS执行错误纠正编码，以提供经过编码的数据作为内部数据信号iDS。
错误纠正模块130还可以用于对从存储器芯片110接收的内部数据信号iDS执行错误纠正解码，以提供经过解码的数据作为数据信号DS。当执行错误纠正解码时，逻辑芯片120可以识别SDC的风险。也就是说，逻辑芯片120内的功能组件(以硬件、固件和/或软件实现)可以用于处理传入数据和传出数据，并根据正被处理的数据来标识出现SDC的风险。以这种方式，本发明构思的实施例可以防止SDC。
在一些实施例中，图1的存储器装置100可以是所谓的高带宽存储器(HBM)。在这点上，组成的存储器芯片110可以堆叠在逻辑芯片120上，并且可以通过若干个硅穿通孔(TSV)以各种方式与逻辑芯片120连接。
在以下描述中，将HBM假设为可以受益于本发明构思的教导的许多其它类型的存储器装置的示意性示例。在这点上，本发明构思可以被应用于执行ECC和/或包括错误纠正模块的任何存储器装置。
图2是示出根据本发明构思的实施例的存储器芯片200的核心结构的电路图。这里，存储器芯片200可以是关于图1所描述的存储器芯片110中的一个。
参照图1和图2，存储器芯片200可以包括行解码器210、预解码器212和214、驱动电压生成器220、222、224和226、子字线驱动器230、240、260和270、感测放大器(SA)块290、单元阵列292和连接件294。
行解码器210可以被用于响应于输入的行地址RADD选择将被访问的存储器单元(例如，所选的存储器单元)的字线。行解码器210对输入的行地址RADD进行解码以生成用于启用相应的字线的字线使能信号NWEI<k>，其中，“k”是非负整数。由行解码器210提供的字线使能信号NWEI<k>可以在与所选的存储器单元相关的写入操作模式和/或读取操作模式中被激活。可替代地，在自刷新操作模式中，行解码器210可以对从地址计数器(未示出)生成的行地址RADD进行解码，并且可以启用相应的字线。
预解码器212和214可以被用于响应于行地址RADD生成预解码信号PXI<0>、PXI<1>、PXI<2>、PXI<3>等。例如，预解码器212和214可以对行地址RADD的较低位进行解码以生成预解码信号PXI<j>，其中，‘j’是与所选的字线相对应的非负整数。预解码信号PXI<j>通过主字线被提供给连接件294内的驱动电压生成器220、222、224和226。
驱动电压生成器220、222、224和226可以被用于响应于预解码信号PXI<0>、PXI<1>、PXI<2>、PXI<3>等生成用于驱动字线的驱动信号PXID<i>和PXIB<i>。驱动电压生成器220、222、224和226中的每一个包括向所选的字线提供高电压(例如VPP)的上拉驱动器。在一些实施例中，可以用P型金属氧化物半导体(PMOS)晶体管实现上拉驱动器。
子字线驱动器(SWD)230、240、260和270可以被用于响应于字线使能信号NWEI<k>以及驱动信号PXID<i>和PXIB<i>驱动(或预充电)所选的字线。在选择了存储器单元MC1的情况下，字线使能信号NWEI<0>被激活，并且从驱动电压生成器220提供的驱动信号PXID<2>和PXIB<2>被激活。在这种情况下，子字线驱动器230可以用高电压VPP(即，驱动信号PXID<2>的电平)驱动子字线SWL<1>。子字线驱动器230的操作可以与其余子字线驱动器240、260、270、230'、240'、260'和270'的操作相同。
感测放大器块290可以被用于响应于列地址通过所选的列的位线对BL和BLB访问存储器单元。此外，感测放大器块290还可以包括用于将输入数据存储在所选的存储器单元中的部件。感测放大器块290可以在自刷新模式期间重写存储在存储器单元中的数据。在一些实施例中，感测放大器块290可以与开放位线结构中的存储器单元连接。
单元阵列292包括通过子字线SWL和位线BL连接并在行方向和列方向上布置的存储器单元MC。存储器单元MC中的每一个可以包括单元电容器和访问晶体管。在每一个存储器单元中，访问晶体管的栅极与在行方向上延伸的子字线SWL中的一条连接。访问晶体管的第一端与在列方向上延伸的位线BL或互补位线BLB连接。访问晶体管的第二端与单元电容器连接。
图3是进一步示出根据本发明构思的实施例的邻近的子字线驱动器的布置的一个示例的框图。这里，假设分别驱动子字线SWL<1>和SWL<5>的子字线驱动器230和240邻近。
可以向所有的子字线驱动器230和240提供驱动信号PXID<2>和PXIB<2>。因此，子字线驱动器230可以响应于字线使能信号NWEI<0>被激活，并且子字线驱动器240可以响应于字线使能信号NWEI<1>被激活。当以低电平(以下称为“低”)激活字线使能信号NWEI<0>时，子字线驱动器230向子字线SWL<1>提供通过驱动信号PXID<2>提供的高电压VPP。此外，当向字线使能信号NWEI<0>提供高电平“H”(以下称为“高”)时，子字线驱动器230可以阻挡驱动信号PXID<2>，并且可以用负电压VBB2对子字线SWL<1>预充电。
同样地，如果提供低字线使能信号NWEI<1>，则子字线驱动器240向子字线SWL<5>提供通过驱动信号PXID<2>提供的高电压VPP。并且，当提供高字线使能信号NWEI<1>时，子字线驱动器240可以阻挡驱动信号PXID<2>，并且可以用负电压VBB2对子字线SWL<5>预充电。
图4是示出根据本发明构思的实施例的错误纠正模块130执行错误纠正编码和错误纠正解码的示例的概念图。参照图1和图4，错误纠正模块130可以包括第一错误纠正装置131和第二错误纠正装置132。第一错误纠正装置131和第二错误纠正装置132中的每一个可以使用例如里德-所罗门(Reed-Solomon)代码执行错误纠正编码/解码。
在图4的所示示例中，错误纠正模块130接收作为数据信号DS的第一码字CW1，第一码字CW1包括第一(或“N个”)数据单元(例如，A1至A36)。第一数据单元中的每一个可以包括(例如)8比特符号。可替代地，第一数据单元中的每一个可以包括一个或多个比特。
在写入操作期间，第一错误纠正装置131可以对第一数据单元中的一些(即，第一组)第一数据单元(例如，A1到A18)执行错误纠正编码，以生成包括第二数据单元(例如，B1到B18)的第一子码字SCW1。第二错误纠正装置132可以对第一数据单元中的剩余(即，第二组)第一数据单元(例如，A19到A36)执行错误纠正编码，以生成包括第三数据单元(例如，C1到C18)的第二子码字SCW2。
此后，逻辑芯片120可以将第一子码字SCW1及第二子码字SCW2作为内部数据信号iDS发送到存储器芯片110。存储器芯片110中的一个可以存储第一子码字SCW1和第二子码字SCW2。
在读取操作期间，逻辑芯片120可以从存储器芯片110接收第一子码字SCW1和第二子码字SCW2。第一错误纠正装置131可以对第一子码字SCW1中的第二数据单元B1至B18执行错误纠正解码，以重新生成第一组第一数据单元(例如，A1至A18)。并且，第二错误纠正装置132可以对第二子码字SCW2中的第三数据单元C1至C18执行错误纠正解码，以重新生成第二组第一数据单元(例如，A19至A36)。
在一些实施例中，第一错误纠正装置131可以检测和/或纠正包括(例如)18个数据单元的数据组中的一个(或多个)错误。同样，第二错误纠正装置132可以检测和/或纠正包括(例如)18个数据单元的数据组中的一个(或多个)错误。然而，本领域技术人员将认识到，可以由第一错误纠正装置131和第二错误纠正装置132中的每一个操作的数据单元的数量是特定设计的事项(例如，大于1的任何数量)。
在一些实施例中，在错误纠正编码期间可以使用奇偶校验数据。奇偶校验数据可以被不同地定义和提供(例如)为附加数据单元，或定义和提供为每个数据单元内的附加比特等。本领域技术人员被认为理解奇偶校验数据的定义、生成和使用。
图5和图6为进一步示出存储器芯片200写入第一子码字SCW1和第二子码字SCW2的操作的相应的概念图。参照图2、图5和图6，假设字线使能信号NWEI的信号线在横向方向上延伸。假设子字线驱动器SWDa到SWDf中的每一个沿着横向的信号线布置，并且进一步假设单元阵列292a到292e沿着横向的信号线布置在子字线驱动器SWDa到SWDf之间。
为了清楚起见，在单元阵列292a至292e中的每一个中仅示出两(2)条子字线，其中，两条子字线中的每一条连接到存储器单元。
在一些实施例中，存储器芯片200可以交替地写入第一子码字SCW1的第二数据单元(例如，B1到B18)及第二子码字SCW2的第三数据单元(例如，C1到C18)。图5和图6中示出了单元阵列的数量少于数据单元的数量，但是单元阵列的数量可以替代地等于或大于数据单元的数量。
如图5所示，存储器芯片200可以将第一子码字SCW1的第二数据单元(例如，B1到B18)写入奇数编号的单元阵列292a、292c和292e中，并且如图6所示，存储器芯片200可以将第二子码字SCW2的第三数据单元(例如，C1到C18)写入偶数编号的单元阵列292b和292d中。
图7是示出由于子字线驱动器SWDb中存在(例如)故障而出现错误的示例的概念图。参照图4和图7，当子字线驱动器SWDb中存在故障时，第一子码字SCW1的第二数据单元B1和第二子码字SCW2的第三数据单元C1中可能出现错误，这些错误被写入与子字线驱动器SWDb连接的子字线的存储器单元中。(这里，与错误对应的数据单元的数量“M”是N个数据单元之中的两个，其中“N”和“M”是正整数，并且M小于N)。
然而，这里，因为假设第一错误纠正装置131和第二错误纠正装置132中的每一个都能够纠正一个数据单元的错误，所以可以通过校验子(syndrome)计算来准确地检测错误的位置。因此，可以纠正错误。
作为比较，图8是示出了子字线驱动器SWDb中存在类似故障并且出现另一错误的示例的另一概念图。因此，必须尝试对子字线驱动器SWDb中的故障进行错误纠正，并且存在额外的错误。因此，因为子字线驱动器SWDb中存在故障，所以在第一子码字SCW1的第二数据单元B1和第二子码字SCW2的第三数据单元C1中出现错误，这些错误被写入与子字线驱动器SWDb连接的子字线的存储器单元中。
然而，在图8的所示示例中，假定额外(例如，随机)的错误出现在第二子码字SCW2的第三数据单元C18中。结果，第二子码字SCW2中出现的错误的数量超过第二错误纠正装置132能够纠正的错误的(假设)最大数量。因此，当对第二子码字SCW2执行校验子计算时，可能错误地确定出指示第二子码字SCW2中的任何数据单元中是否存在错误的结果。
也就是说，即使第二子码字SCW2包括的错误数量大于可纠正错误的最大数量，第二错误纠正装置132也可以确定第二子码字SCW2的错误是可纠正的。在第二错误纠正装置132执行错误纠正的所示情况下，作为错误纠正解码的结果的第一码字CW1与原始不同。这种结果对于SDC是典型的，因为错误纠正模块130没有识别出不可纠正错误。
例如，随机错误可以是在独立于公共部件(例如，子字线驱动器)的位置处的数据单元中出现的错误，而不是在由公共部件相关的位置处的数据单元中出现的错误。
根据评估存储器装置的结果，当出现可纠正的随机错误时，由于其数量超过可纠正错误的最大数量的错误而出现静默数据损坏(SDC)的第一概率可能显著地高于实际出现随机错误的概率(即，在不与公共的子字线驱动器连接的子字线的存储器单元处出现错误的第二概率)。
因此，当在不与公共部件(例如，公共的子字线驱动器)连接的子字线的存储器单元中出现错误(例如，随机错误)时，逻辑芯片120可以确定对应的码字遭受SDC，并且可以将对应的码字处理为具有不可纠正错误。这样，能够防止存储器装置100向外部主机装置发送损坏的数据。因此，可以在外部主机装置处防止潜在的致命错误，并且可以提高存储器装置100的整体可靠性。
可替代地，当具有错误的数据单元与数据损坏模式相对应时，逻辑芯片120可以将对应的码字处理为具有不可纠正错误。例如，可以基于存储器芯片200写入数据单元的位置来确定数据损坏模式。
当使用参照图5和图6描述的写入方法时，数据损坏模式可以意味着具有错误的数据单元的顺序不相同(或者，不相关，即，是独立的)。当使用参照图5和图6描述的写入方法时，可以基于被写入第一子码字SCW1的第一数据单元的存储器单元的子字线是否与另一子字线共享子字线驱动器来确定数据损坏模式。
如参照图7所描述的，在被写入第一子码字SCW1的第一数据单元的子字线与另一子字线共享子字线驱动器的情况下，数据损坏模式可以意味着具有错误的数据单元的顺序不相同。
在图7中，与未被写入数据单元的子字线类似，当被写入第一子码字SCW1的第一数据单元的子字线不与另一子字线共享子字线驱动器时，数据损坏模式可以意味着属于第二子码字SCW2并且具有错误的数据单元的顺序相对于属于第一子码字SCW1并且具有错误的数据单元的顺序没有提前多达“1”。
图9是示出根据本发明构思的实施例的错误纠正模块130执行错误纠正编码和错误纠正解码的另一示例的概念图。这里，错误纠正模块130可以使用例如里德-所罗门代码来执行错误纠正编码和错误纠正解码。
错误纠正模块130可以接收作为数据信号DS的第一码字CW1，第一码字CW1包括第一数据单元(例如，A1至A36)。第一数据单元中的每一个可以包括(例如)8比特符号。可替代地，第一数据单元中的每一个可以包括一个或多个比特。
在写入操作期间，错误纠正模块130可以对第一数据单元执行错误纠正编码，以生成包括第四数据单元(例如，D1至D36)的第二码字CW2。逻辑芯片120可以将第二码字CW2作为内部数据信号iDS发送到存储器芯片110，其中，存储器芯片110中的一个可以存储第二码字CW2。
在读取操作期间，逻辑芯片120可以从存储器芯片110接收第二码字CW2。错误纠正模块130可以对第二码字CW2的第四数据单元(例如，D1至D36)执行错误纠正解码，以重新生成第一数据单元(例如，A1至A36)。
在一些实施例中，错误纠正模块130可以检测和纠正(假设的)36个数据单元中的两(2)个数据单元的错误。然而，错误纠正模块130可以纠正的数据单元的数量不限于此，并且错误纠正模块130可以纠正的数据单元的数量可以是大于2的任何合理的数量。
这里，同样，可以在执行错误纠正编码的过程中添加奇偶校验数据。
图10是示出当子字线驱动器SWDb中存在故障时尝试进行错误纠正的示例的概念图。参照图2、图9和图10，假设存储器芯片200将第二码字CW2的数据单元顺序地写入单元阵列292a、292b、292c、292d和292e。
因此，当子字线驱动器SWDb中存在故障时，在第二码字CW2的第四数据单元D1和D2中可能出现错误。当具有错误的数据单元与公共部件(例如，公共的子字线驱动器)相对应时，可以将该错误处理为可纠正的。
如参照图8所描述的，当第二码字CW2的错误的数量大于可由错误纠正模块130纠正的错误的最大数量时，可以通过校验子计算得出这样的结果，该结果指示在任何位置处的两个数据单元都具有错误。
因此，当错误出现在不与公共部件(例如，公共的子字线驱动器)连接的子字线的存储器单元时，逻辑芯片120可以将对应的码字处理为具有不可纠正错误。这样，能够防止存储器装置100将损坏的数据发送到外部主机装置。因此，可以在外部主机装置处防止致命错误，从而提高存储器装置100的可靠性。
可替代地，当具有错误的数据单元与数据损坏模式相对应时，逻辑芯片120可以将对应的码字处理为具有不可纠正错误。例如，可以基于存储器芯片200写入数据单元的位置来确定数据损坏模式。
当使用参照图10描述的写入方法时，数据损坏模式可以意味着具有错误的数据单元的顺序不连续。当使用参照图10描述的写入方法时，可以基于被写入第二码字CW2的第四数据单元的存储器单元的子字线是否与另一子字线共享子字线驱动器来确定数据损坏模式。
如参照图10所述，在被写入第二码字CW2的第四数据单元的子字线与另一子字线共享子字线驱动器的情况下，数据损坏模式可以意味着具有错误的数据单元是连续的，且具有奇数编号的错误的数据单元相对于具有偶数编号的错误的数据单元不提前。
在图10中，与未被写入数据单元的子字线类似，在被写入第二码字CW2的第四数据单元的子字线不与另一子字线共享子字线驱动器的情况下，数据损坏模式可以意味着具有错误的数据单元是连续的，且具有偶数编号的错误的数据单元相对于具有奇数编号的错误的数据单元不提前。
图11是示出当子字线中存在故障时尝试进行错误纠正的示例的另一概念图。参照图2、图4和图11，存储器单元200可以将第一子码字SCW1的一个数据单元和第二子码字SCW2的一个数据单元写入单元阵列292a、292b、292c、292d和292e中的每一个中。
当与子字线驱动器SWDb连接的一条子字线中存在故障时，在第一子码字SCW1的第二数据单元B1和第二子码字SCW2的第三数据单元C1中可能出现错误。当具有错误的数据单元与公共部件(即，公共的子字线)相对应时，可以将所述错误处理为可纠正的。
如参照图8所描述的，当第二码字CW2的错误数量大于错误纠正模块130能够纠正的错误的最大数量时，可以通过校验子子计算得出这样的结果，该结果指示在任何位置处的两个数据单元都具有错误。
因此，当在不与公共部件(即，公共的子字线)连接的存储器单元处出现错误时，逻辑芯片120可以将对应的码字处理为具有不可纠正错误。因此，能够防止存储器装置100将损坏的数据发送到外部主机装置。因此，可以在外部主机装置处防止致命错误，从而提高存储器装置100的可靠性。
可替代地，当具有错误的数据单元与数据损坏模式相对应时，逻辑芯片120可以将对应的码字处理为具有不可纠正错误。例如，可以基于存储器芯片200写入数据单元的位置来确定数据损坏模式。
当使用参照图11描述的写入方法时，数据损坏模式可以意味着具有错误的数据单元的顺序不相同。例如，可以将以下情况确定为与数据损坏模式相对应：具有错误且属于第一子码字SCW1的第二数据单元的位置与具有错误且属于第二子码字SCW2的第三数据单元的位置不同。
图12是示出当子字线中存在故障时尝试进行错误纠正的示例的又一概念图。参照图2、图9和图12，存储器芯片200可以在单元阵列292a、292b、292c、292d和292e中的每一个中写入第二码字CW2的两个数据单元。
当与子字线驱动器SWDb连接的一条子字线中存在故障时，在第二码字CW2的第四数据单元D1和D2中可能出现错误。当具有错误的数据单元与公共部件(即，公共的子字线)相对应时，可以将这些错误处理为可纠正的。
如参照图8所描述的，当第二码字CW2的错误的数量大于错误纠正模块130能够纠正的错误的最大数量时，可以通过校验子计算得出指示在任何位置处的两个数据单元都具有错误的结果。
因此，当在不与公共部件(即，公共的子字线)连接的存储单器元时，逻辑芯片120可以将对应的码字处理为具有不可纠正错误。因此，能够防止存储器装置100将损坏的数据发送到外部主机装置。因此，可以防止在外部主机装置处发生致命错误。因此，提高了存储器装置100的可靠性。
可替代地，当具有错误的数据单元与数据损坏模式相对应时，逻辑芯片120可以将对应的码字处理为具有不可纠正错误。例如，可以基于存储器芯片200写入数据单元的位置来确定数据损坏模式。
当使用参照图12描述的写入方法时，数据损坏模式可以意味着具有错误的数据单元的顺序不连续。例如，数据损坏模式可以意味着具有错误的数据单元是连续的，并且具有奇数编号的错误的数据单元相对于具有偶数编号的错误的数据单元不提前。
如共同参照图7到图12所描述的，如上文所使用的对公共部件的确定可以取决于存储器芯片200写入数据单元的方式以及可由错误纠正模块130纠正的错误的最大数量而变化。
当存储器芯片200在两个单元阵列中写入与最大数量的可纠正错误相对应的数据单元时，公共部件可以是子字线驱动器。当存储器芯片200在一个单元阵列中写入与最大数量的可纠正错误相对应的数据单元时，公共部件可以是子字线。当存储器单元200在所有单元阵列中分发和写入与最大数量的可纠正错误相对应的数据单元时，公共部件可以是字线(或字线驱动器或字线使能信号线)。
图13是概述根据本发明构思的实施例的在图1的存储器装置100中读取数据的方法的流程图。参照图13，逻辑芯片120可以从存储器芯片110中的一个读取作为内部数据信号iDS的码字(S110)。然后，逻辑芯片120可以使用错误纠正模块130对码字执行校验子计算(S120)。
逻辑芯片120可以确定通过校验子计算被计算出的错误的数量是否与可使用错误纠正模块纠正的错误的最大(Max)数量相对应(S130)。当确定计算出的错误的数量不与错误的最大数量相对应时(S130＝否)，逻辑芯片120可以使用错误纠正模块130纠正一个或多个错误(S150)，并且可以将经过错误纠正的码字作为数据信号DS提供给外部主机装置(S160)。
然而，当确定通过校验子计算被计算出的错误的数量等于错误的最大数量时(S130＝是)，逻辑芯片120可以确定错误是否与公共部件相对应(S140)。在这点上，逻辑芯片120还可以确定错误是否与数据损坏模式不对应。如上所述，可以基于存储器芯片200写入数据单元的方式和/或可由错误纠正模块130纠正的错误的最大数量来不同地确定公共部件和/或数据损坏模式。
当确定错误与公共部件相对应或错误不与数据损坏模式相对应时(S140＝是)，逻辑芯片120可以使用错误纠正模块130纠正错误(S150)并将经过错误纠正的码字作为数据信号DS提供给外部主机装置(S160)。
否则，当确定错误不与公共部件相对应或错误与数据损坏模式相对应时(S140＝否)，逻辑芯片120可以向外部主机装置报告码字中出现了不可纠正错误(S170)。在一些实施例中，逻辑芯片120可以使用数据信号DS的一部分或第一控制信号CS1和第三控制信号CS3的一部分来报告错误，如关于图1所描述的。
可替代地，并且在图13中未示出，当确定错误的数目超过可纠正错误的最大数量时，逻辑芯片120可以报告不可纠正错误。当出现了其数量不超过可纠正错误的最大数量的错误时，可以应用图13的方法。
图14是示出根据本发明构思的实施例的计算装置的框图。参照图14，计算装置可以包括存储器装置300和处理器400。存储器装置300可以包括存储器芯片310及逻辑芯片320。
除了存储器芯片310包括寄存器311之外，存储器芯片310可以与图1的存储器芯片110相同。寄存器311可以存储与存储器芯片310的操作或模式相关联的设置。寄存器311可以包括模式寄存器。
除了逻辑芯片320包括寄存器340之外，逻辑芯片320可以与图1的逻辑芯片120相同。寄存器340可以存储与存储器装置300的操作或模式相关联的设置。寄存器340可以包括模式寄存器。
处理器400可以用作关于图1描述的外部主机装置，处理器400可以包括通用处理器、应用处理器、专用处理器等。处理器400可以包括与存储器装置300通信并控制存储器装置300的控制器410。控制器410可以使用(例如)建立的同步动态随机访问(SRAM)标准来访问存储器装置300。
控制器410可以通过设置或更新存储在寄存器311或寄存器340中的信息来控制存储器装置300的操作。特别地，控制器410可以通过设置或更新存储在寄存器311或寄存器340中的信息来控制与SDC相关联的操作。
例如，控制器410可以通过设置或更新存储在寄存器311或寄存器340中的信息来激活/去激活如参照图4至图13描述的SDC防止操作。当SDC防止操作被激活时，存储器装置300可以根据如参照图13描述的方法读取数据。当SDC防止操作被去激活时，存储器装置300可以纠正所有错误，只要错误数量不超过可纠正错误的最大数量。
图15是示出当激活SDC防止操作时图14的处理器400在存储器装置300中设置SDC防止操作的示例的流程图。参照图14和图15，处理器400可以设置存储器装置300的SDC防止操作的选项(S210)。
例如，选项可以包括分别或共同地与以下各项中的一个或多个相关联的一个或多个设置：(1)存储器装置300是否可以报告不可纠正错误；(2)当出现SDC时，存储器装置300是否可以报告SDC类型的不可纠正错误；(3)是否报告出现SDC的地址；(4)对存储器装置300可以自动管理SDC的操作进行激活/去激活；(5)当存储器装置300的SDC管理操作被激活时，存储器装置300是否存储出现SDC的地址；(6)当存储器装置300的SDC管理操作被激活时，是否拒绝对出现SDC的地址的访问；(7)当存储器装置300的SDC管理操作被激活时，是否对在特定地址处重复SDC的次数进行计数；(8)当存储器装置300的SDC管理操作被激活时，是否基于SDC的计数值执行附加报告；(9)当存储器装置300的SDC管理操作被激活时，是否基于SDC的计数值拒绝访问相应地址；等等。
这里，当在特定地址处重复SDC时，字线中可能存在故障。因此，能够通过拒绝对特定地址的访问来防止SDC的附加事件。
参照图15，可以在初始化计算装置时执行与SDC防止操作相关联的选项。因此，逻辑芯片320可以从存储器芯片200中读取数据(S220)，然后，逻辑芯片320可以使用错误纠正模块330执行错误纠正解码(S230)。
逻辑芯片320可以确定是否已经出现SDC(S240)。并且当尚未出现SDC时(S240＝否)，逻辑芯片320可以向处理器400输出数据(S250)。然而，当已经出现SDC时，逻辑芯片320可以基于SDC选项向处理器400报告SDC(S260)。然后，当存储器装置300的SDC管理操作被激活时，存储器装置300可以基于选项执行SDC管理操作(S270)。
在上述实施例中，根据本发明构思的部件可以以术语“第一”、“第二”、“第三”等进行描述。然而，这些术语仅用于区分不同的部件，并不意味着具体地列举部件。
通过使用块来描述根据本发明构思的实施例的各种部件。这些块可以用各种硬件装置来实现，诸如，集成电路、专用IC(ASIC)、现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)、硬件装置中驱动的固件、诸如应用的软件、或硬件装置和软件的组合。此外，这些块可以包括在集成电路中用半导体元件实现的电路或登记为知识产权(IP)的电路。
根据本发明构思，当检测到SDC的风险时，存储器装置可以将数据处理为具有不可纠正错误。因此，能够防止数据被SDC损坏，并且防止由于损坏的数据而在包括存储器装置的系统中发生致命错误。
尽管已经参照本发明构思的示例性实施例描述了本发明构思，但是对于本领域的普通技术人员来说，在不脱离所附权利要求中阐述的本发明构思的精神和范围的情况下，可以对本发明构思进行各种改变和修改是显而易见的。

Claims (20)

1.一种存储器装置，包括：
存储器芯片，其包括存储器单元；以及
逻辑芯片，其被配置为控制所述存储器单元，
其中，所述逻辑芯片从所述存储器芯片中读取包括N个数据单元的码字，并对所述码字执行错误纠正解码，以纠正所述N个数据单元中的M个数据单元中的错误，使得当所述M个数据单元与所述存储器芯片的公共部件相对应时，所述逻辑芯片被配置为纠正所述M个数据单元的所述错误，并且当所述M个数据单元不与所述存储器芯片的所述公共部件相对应时，所述逻辑芯片被配置为将所述M个数据单元的所述错误处理为不可纠正错误，
N是正整数，并且
M是小于N的正整数。
2.根据权利要求1所述的存储器装置，其中，所述存储器芯片包括：
连接到所述存储器单元的子字线；
被配置为驱动所述子字线的子字线驱动器；
连接到所述子字线驱动器的字线；以及
与所述字线连接的行解码器，并且
所述公共部件是所述子字线驱动器。
3.根据权利要求1所述的存储器装置，其中，所述存储器芯片包括：
连接到所述存储器单元的子字线；
被配置为驱动所述子字线的子字线驱动器；
连接到所述子字线驱动器的字线；以及
与所述字线连接的行解码器，并且
所述公共部件是所述子字线。
4.根据权利要求1所述的存储器装置，其中，对所述不可纠正错误的处理包括：向外部主机装置输出指示已经出现所述不可纠正错误的信号。
5.根据权利要求4所述的存储器装置，其中，所述逻辑芯片被配置为通过数据线和控制信号线与所述外部主机装置通信，并且
所述逻辑芯片通过所述数据线中的至少一条向所述外部主机装置输出所述信号。
6.根据权利要求4所述的存储器装置，其中，所述逻辑芯片被配置为通过数据线和控制信号线与所述外部主机装置通信，并且
所述逻辑芯片通过所述控制信号线中的至少一条向所述外部主机装置输出所述信号。
7.根据权利要求1所述的存储器装置，其中，所述N个数据单元中的每一个包括8比特符号。
8.根据权利要求1所述的存储器装置，其中，N＝36。
9.根据权利要求1所述的存储器装置，其中，M＝2。
10.根据权利要求1所述的存储器装置，其中，所述逻辑芯片被配置为基于由外部主机装置限定的至少一个选项管理所述不可纠正错误。
11.根据权利要求10所述的存储器装置，其中，所述至少一个选项包括：与是否将所述M个数据单元的所述错误处理为所述不可纠正错误相关联的设置，或与在所述M个数据单元不与所述存储器芯片的所述公共部件相对应时是否纠正所述M个数据单元的所述错误相关联的设置。
12.根据权利要求10所述的存储器装置，其中，所述至少一个选项包括与是否向所述外部主机装置输出以下信息相关联的设置：指示出现所述不可纠正错误的信息，或指示由于所述M个数据单元不与所述存储器芯片的所述公共部件相对应而出现所述不可纠正错误的信息。
13.根据权利要求10所述的存储器装置，其中，所述至少一个选项包括：与所述逻辑芯片是否存储所述M个数据单元的地址相关联的设置。
14.根据权利要求13所述的存储器装置，其中，所述至少一个选项还包括：与所述逻辑芯片是否拒绝访问所述M个数据单元的地址相关联的设置。
15.一种存储器装置，包括：
存储器芯片，其包括存储器单元；以及
逻辑芯片，其被配置为控制所述存储器单元，
其中，所述逻辑芯片被配置为从所述存储器芯片中读取包括N个数据单元的码字，并对所述码字执行错误纠正解码，以纠正所述N个数据单元中的M个数据单元中的错误，使得当所述M个数据单元不与数据损坏模式相对应时，所述逻辑芯片被配置为纠正所述M个数据单元的所述错误，并且当所述M个数据单元与所述数据损坏模式相对应时，所述逻辑芯片被配置为将所述M个数据单元的所述错误处理为不可纠正错误，
N是正整数，并且
M是小于N的正整数。
16.根据权利要求15所述的存储器装置，其中，所述数据损坏模式基于所述存储器芯片在其中写入所述M个数据单元的存储器单元的位置。
17.根据权利要求15所述的存储器单元，其中，所述逻辑芯片包括：
第一错误纠正装置，其被配置为对所述码字的一部分执行第一错误纠正解码，以生成第一子码字；以及
第二错误纠正装置，其被配置为对所述码字的剩余部分执行第二错误纠正解码，以生成第二子码字。
18.根据权利要求17所述的存储器装置，其中，所述M个数据单元中的所述错误包括第一错误和第二错误，并且
所述数据损坏模式包括所述第一子码字中的第一错误的位置独立于所述第二子码字中的第二错误的位置的模式。
19.一种从存储器装置读取数据的方法，所述存储器装置包括存储器单元，所述方法包括：
从所述存储器单元读取第一码字；
当所述第一码字中的错误的数量小于可纠正错误的最大数量时，纠正所述错误；
当所述第一码字中的错误的数量等于所述可纠正错误的最大数量并且所述错误与同一子字线相对应时，纠正所述错误；以及
当所述第一码字中的错误的数量等于所述可纠正错误的最大数量并且所述错误与不同的子字线相对应时，输出指示所述错误是不可纠正错误的信号。
20.根据权利要求19所述的方法，还包括：
接收第二码字；
对所述第二码字的一部分执行第一错误纠正解码，以生成第一子码字；
对所述第二码字的剩余部分执行第二错误纠正解码，以生成第二子码字；以及
通过将所述第一子码字的第一数据单元写入所述存储器单元之中的与第一子字线连接的第一存储器单元中，以及将所述第二子码字的第二数据单元写入所述存储器单元之中的与所述第一子字线连接第二存储器单元中，来将所述第一子码字和所述第二子码字作为所述第一码字写入所述存储器单元中。
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