CN114078932A - 显示设备和制造显示设备的方法 - Google Patents

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崔庆铉
高武恂
郑震九
郑锡宇
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Abstract

本公开涉及显示设备和制造显示设备的方法，所述显示设备包括：基板，基板包括第一区域和与第一区域相邻的第二区域；多个第一像素电路，多个第一像素电路位于基板的第一区域处，多个第一像素电路中的每一者包括硅基晶体管和氧化物基晶体管；多个第二像素电路，多个第二像素电路位于基板的第二区域处，多个第二像素电路包括晶体管；第一屏蔽层，第一屏蔽层位于第一区域处，第一屏蔽层包括与多个第一像素电路中的每一者的硅基晶体管重叠的屏蔽图案；以及第二屏蔽层，第二屏蔽层位于第二区域处，第二屏蔽层包括位于多个第二像素电路之中的相邻的第二像素电路之间的第一通孔。第一屏蔽层和第二屏蔽层包括彼此不同的材料。

Description

显示设备和制造显示设备的方法
相关申请的交叉引用
本申请要求于2020年8月14日在韩国知识产权局提交的第10-2020-0102710号韩国专利申请的优先权和权益，上述韩国专利申请的全部公开内容通过引用全部并入本文。
技术领域
本公开的一个或多个实施例的各方面涉及显示设备和制造显示设备的方法。
背景技术
近来，显示设备的用途已经多样化。另外，显示设备已经变得更薄和更轻，并且因此，显示设备的用途已经扩展。
通过增加显示设备中的显示区域的面积，已经增加了与显示设备相关联或有关的各种功能。为了增加显示区域的面积并向显示区域添加各种功能，已经对具有用于在显示区域中添加除了图像显示功能之外的各种功能的区域的显示设备进行了研究。
通常，显示设备包括发光元件和控制施加到发光元件的电信号的驱动电路。驱动电路包括薄膜晶体管(TFT)、存储电容器和多条线。
为了准确地控制发光元件的发光和发光水平，已经增加了电连接到一个发光元件的TFT的数目。因此，正在积极地进行各种研究，以实现显示设备的高集成度并减小显示设备的功耗。
在本背景技术部分中公开的以上信息是为了增强对本公开的背景的理解，并且因此，以上信息可能包含不构成现有技术的信息。
发明内容
为了给显示设备添加各种功能，可以在显示设备的显示区域中布置各种合适的电子组件，例如，诸如相机和/或传感器。
本公开的一个或多个实施例涉及具有用于能够使图像甚至显示在其中布置有电子组件的区域处(例如，中或上)的扩展的显示区域的显示设备。本公开的一个或多个实施例涉及减小了功耗并改善了显示质量的显示设备。然而，本公开不限于以上方面和特征。
本公开的附加方面和特征将在下面的描述中部分地阐述，并且根据该描述将部分地明显，或者可以通过实践本公开的一个或多个所提供的实施例中来获知所述附加方面和特征。
根据本公开的一个或多个实施例，一种显示设备包括：基板，所述基板包括第一区域和与所述第一区域相邻的第二区域；多个第一像素电路，所述多个第一像素电路位于所述基板的所述第一区域处，所述多个第一像素电路中的每一者包括硅基晶体管和氧化物基晶体管；多个第二像素电路，所述多个第二像素电路位于所述基板的所述第二区域处，所述多个第二像素电路包括晶体管；第一屏蔽层，所述第一屏蔽层位于所述第一区域处，所述第一屏蔽层包括与所述多个第一像素电路中的每一者的所述硅基晶体管重叠的屏蔽图案；以及第二屏蔽层，所述第二屏蔽层位于所述第二区域处，所述第二屏蔽层包括位于所述多个第二像素电路之中的相邻的第二像素电路之间的第一通孔。所述第一屏蔽层和所述第二屏蔽层包括彼此不同的材料。
在实施例中，所述第一屏蔽层的所述屏蔽图案可以不与所述多个第一像素电路中的每一者的所述氧化物基晶体管重叠。
在实施例中，所述第一屏蔽层的所述屏蔽图案可以具有孤立的形状。
在实施例中，所述第一屏蔽层可以包括掺杂有杂质的非晶硅材料。
在实施例中，所述第二屏蔽层可以包括金属材料。
在实施例中，所述显示设备还可以包括：缓冲层，所述缓冲层位于所述基板上，并且定位在所述多个第一像素电路和所述多个第二像素电路下方。所述第一屏蔽层和所述第二屏蔽层可以位于所述基板和所述缓冲层之间。
在实施例中，所述基板可以包括顺序地堆叠的第一基体层、第一阻挡层、第二基体层和第二阻挡层，并且所述第一屏蔽层和所述第二屏蔽层可以位于所述第二基体层和所述第二阻挡层之间。
在实施例中，所述多个第一像素电路中的每一者的所述硅基晶体管可以包括半导体层和与所述半导体层的一部分重叠的栅极电极，并且所述第一屏蔽层的所述屏蔽图案的平面面积可以大于所述硅基晶体管的所述栅极电极的平面面积。
在实施例中，所述第一屏蔽层的厚度可以小于所述第二屏蔽层的厚度。
在实施例中，所述多个第二像素电路中的每一者可以包括硅基晶体管和氧化物基晶体管。
在实施例中，所述显示设备还可以包括：第三屏蔽层，所述第三屏蔽层位于所述基板的所述第二区域处，所述第三屏蔽层包括与所述第二屏蔽层的材料不同的材料。
在实施例中，所述第三屏蔽层可以对应于所述第二屏蔽层，并且可以包括与所述第二屏蔽层的所述第一通孔重叠的第二通孔。
在实施例中，所述第三屏蔽层可以包括与所述第一屏蔽层的材料相同的材料。
根据本公开的一个或多个实施例，一种制造显示设备的方法包括：在基板的第一区域处形成多个第一像素电路，所述多个第一像素电路中的每一者包括硅基晶体管和氧化物基晶体管；在所述基板的与所述第一区域相邻的第二区域处形成多个第二像素电路，所述多个第二像素电路包括晶体管；在所述第一区域处形成第一屏蔽层，所述第一屏蔽层包括与所述多个第一像素电路中的每一者的所述硅基晶体管重叠的屏蔽图案；在所述第二区域处形成第二屏蔽层，所述第二屏蔽层包括位于所述多个第二像素电路之中的相邻的第二像素电路之间的第一通孔；以及在所述第二区域处形成第三屏蔽层，所述第三屏蔽层包括与所述第二屏蔽层的所述第一通孔重叠的第二通孔。所述形成所述第一屏蔽层、所述形成所述第二屏蔽层和所述形成所述第三屏蔽层使用同一掩模。
在实施例中，通过使用所述同一掩模所述形成所述第一屏蔽层、所述第二屏蔽层和所述第三屏蔽层可以包括：在所述基板上形成第一材料层；在所述第一材料层上形成第二材料层；在所述第二材料层上形成第一光致抗蚀剂图案，所述第一光致抗蚀剂图案包括具有第一厚度的第一部分和具有大于所述第一厚度的第二厚度的第二部分；通过使用所述第一光致抗蚀剂图案作为掩模去除所述第一材料层的一部分和所述第二材料层的一部分来形成所述第一屏蔽层和所述第三屏蔽层；通过将所述第一光致抗蚀剂图案去除所述第一厚度来形成第二光致抗蚀剂图案；通过使用所述第二光致抗蚀剂图案作为掩模另外地去除所述第二材料层的一部分来形成所述第二屏蔽层；以及去除所述第二光致抗蚀剂图案。
在实施例中，所述第一光致抗蚀剂图案的所述第一部分可以位于所述基板的所述第一区域处，并且可以具有孤立的形状，并且所述第一光致抗蚀剂图案的所述第二部分可以位于所述基板的所述第二区域处，并且可以包括与所述第一通孔和所述第二通孔重叠的图案孔。
在实施例中，所述形成所述第一材料层可以包括：在所述基板上形成非晶硅层；以及将杂质掺杂到所述非晶硅层中。
在实施例中，所述第二材料层可以包括金属材料。
在实施例中，所述第二屏蔽层和所述第三屏蔽层可以与所述第二像素电路的晶体管重叠。
在实施例中，所述方法还可以包括在所述第一屏蔽层、所述第二屏蔽层和所述第三屏蔽层上形成缓冲层。
通过附图、详细描述和权利要求，可以更好地理解本公开的其他方面和特征。
本公开的一个或多个实施例可以通过使用系统、方法、计算机程序或它们的任何适当的组合来实现。
附图说明
通过下面参照附图对实施例的详细描述，本公开的以上以及其他方面和特征对于本领域技术人员而言将变得更加明显，在附图中：
图1是根据实施例的显示设备的示意性透视图；
图2是根据实施例的沿着图1的线II-II’截取的显示设备的示意性截面图；
图3是根据实施例的显示设备中的第一显示区域的一部分的示意性平面图；
图4是根据实施例的显示设备中的第二显示区域的一部分的示意性平面图；
图5是根据实施例的显示设备中的像素电路的等效电路图；
图6是根据实施例的显示设备中的成对的像素电路的示意性布局图；
图7是根据实施例的沿着图6的线VII-VII’截取的显示设备的一部分的示意性截面图；
图8是根据实施例的显示设备中的成对的像素电路的一部分的示意性布局图；
图9是根据实施例的显示设备中的第二显示区域的一部分的示意性平面图；
图10是根据实施例的显示设备的一部分的示意性截面图；
图11是根据另一实施例的显示设备的一部分的示意性截面图；
图12是根据另一实施例的显示设备的一部分的示意性截面图；
图13是根据另一实施例的显示设备的一部分的示意性截面图；以及
图14A至图14J是示意性地示出根据实施例的制造显示设备的方法的操作的截面图。
具体实施方式
在下文中，将参照附图更详细地描述实施例，在附图中，同样的附图标记始终指代同样的元件。然而，本公开可以以各种不同的形式来实施，并且不应该被解释为仅局限于这里示出的实施例。而是，提供这些实施例作为示例以使本公开将是彻底的和完全的，并将向本领域技术人员充分地传达本公开的方面和特征。因此，可能未描述对于本领域普通技术人员完全理解本公开的方面和特征而言不必要的工艺、元件和技术。除非另外指出，否则同样的附图标记在整个附图和书面描述中指示同样的元件，并且因此，可以不重复其描述。
因为本说明书允许各种适当的修改和许多实施例，所以一些实施例在附图中示出并且在书面描述中更详细地进行描述。因此，根据以下结合附图对一个或多个实施例的详细描述，一个或多个实施例的效果、方面和特征以及实现一个或多个实施例的效果、方面和特征的方法将变得明显。然而，所呈现的实施例可以具有各种不同的形式，并且不应被解释为局限于这里阐述的描述。
当实施例可以不同地实现时，可以与所描述的顺序不同地执行特定过程顺序。例如，两个连续描述的过程可以同时或基本上同时执行，或者可以以与所描述的顺序相反的顺序执行。
在附图中，为了清楚起见，可能夸大和/或简化了元件、层和区域的相对尺寸。为了便于说明，在这里可使用诸如“在…下面”、“在…下方”、“下”、“在…之下”、“在…上方”和“上”等空间相对术语，以描述如附图中所示的一个元件或特征与另一元件(多个元件)或特征(多个特征)的关系。将理解的是，除了在附图中描绘的方位之外，空间相对术语意在覆盖装置在使用或操作中的不同方位。例如，如果在附图中装置被翻转，则描述为“在”其他元件或特征“下方”或“下面”或“之下”的元件或特征随后将被定向为“在”其他元件或特征“上方”。因此，示例术语“在…下方”和“在…之下”可覆盖“在…上方”和“在…下方”两种方位。装置可被另外定向(例如，旋转90度或者在其他方位)，并应当相应地解释这里使用的空间相对描述语。
在附图中示出的x轴、y轴和z轴不限于直角坐标系的三个轴，并且可以以更广泛的含义来解释。例如，x轴、y轴和z轴可以彼此垂直或基本上垂直，或者可以表示彼此不垂直的不同方向。
将理解的是，尽管在这里可使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。这些术语用来将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离本公开的精神和范围的情况下，下面描述的第一元件、组件、区域、层或部分可被命名为第二元件、组件、区域、层或部分。
将理解的是，当元件或层被称作“在”另一元件或层“上”、“连接到”或“结合到”另一元件或层时，该元件或层可以直接在另一元件或层上、直接连接到或直接结合到另一元件或层，或者可以存在一个或多个中间元件或中间层。另外，还将理解的是，当元件或层被称作“在”两个元件或层“之间”时，该元件或层可以是这两个元件或层之间的唯一元件或层，或者也可以存在一个或多个中间元件或中间层。
这里使用的术语是为了描述特定实施例的目的，且不意图限制本公开。如这里所使用的，除非上下文另外明确指出，否则单数形式“一个”和“一种”也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包括”、“包含”、“含有”和/或“具有”时，说明存在陈述的特征、整数、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。如这里使用的，术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。例如，表述“A和/或B”指示只有A、只有B、或者A和B两者。当诸如“…中的至少一个(种)”的表述在一系列元件(要素)之后时，修饰整个系列的元件(要素)，而不是修饰该系列中的个别元件(要素)。例如，“a、b和c中的至少一个(种)”的表述指示只有a、只有b、只有c、a和b两者、a和c两者、b和c两者、全部a、b和c、或它们的变型。
如这里所使用的，术语“基本上”、“大约”和类似术语用作为近似的术语而不是程度的术语，并且旨在解释本领域普通技术人员将认识到的测量值或计算值的固有偏差。此外，当描述本公开的实施例时，“可以”的使用是指“本公开的一个或多个实施例”。如这里所使用的，术语“使用”可以分别被认为与术语“利用”同义。另外，术语“示例性”旨在表示示例或举例说明。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员所通常理解的相同的含义。将进一步理解，除非这里明确地如此定义，否则术语(诸如在通用的字典中定义的术语)应当被解释为具有与它们在相关领域的背景和/或本说明书中的含义相一致的含义，并且不应以理想化的或过于形式化的含义来解释。
图1是根据实施例的显示设备1的示意性透视图。
参照图1，显示设备1可以包括显示区域DA和在显示区域DA周围(例如，围绕显示区域DA的周边附近)的外围区域PA。显示设备1可以通过布置在显示区域DA处(例如，中或上)的多个像素PX的阵列来提供图像。例如，显示区域DA可以包括第一显示区域DA1和第二显示区域DA2。
像素PX可以布置在第一显示区域DA1处(例如，中或上)，并且可以布置在第二显示区域DA2处(例如，中或上)。布置在第一显示区域DA1处(例如，中或上)的像素PX的阵列可以不同于布置在第二显示区域DA2处(例如，中或上)的像素PX的阵列。例如，因为透射区域TA可以位于布置在第二显示区域DA2处(例如，中或上)的像素PX之间，所以布置在第二显示区域DA2处(例如，中或上)的像素PX的阵列可以不同于布置在第一显示区域DA1处(例如，中或上)的像素PX的阵列。
显示设备1可以通过使用从布置在第一显示区域DA1处(例如，中或上)的像素PX发射的光来提供第一图像，并且可以通过使用从布置在第二显示区域DA2处(例如，中或上)的像素PX发射的光来提供第二图像。在一些实施例中，第一图像和第二图像可以是通过显示设备1的显示区域DA提供的相同图像的各部分(例如，任何一个图像的各部分)。作为另一示例，在一些实施例中，显示设备1可以分别在第一显示区域DA1和第二显示区域DA2处提供彼此独立的第一图像和第二图像。
第二显示区域DA2可以包括位于第二显示区域DA2的像素PX之间的透射区域TA。透射区域TA是透射光的区域以及在其处(例如，其中或其上)未布置像素PX的区域。像素PX可以包括布置在第一显示区域DA1处(例如，中或上)的第一像素PX1和布置在第二显示区域DA2处(例如，中或上)的第二像素PX2。
外围区域PA是可以不提供图像的非显示区域，并且可以完全地或部分地围绕显示区域DA(例如，在显示区域DA的周边附近)。向显示区域DA提供电信号或电力的驱动器等可以布置在外围区域PA处(例如，中或上)。电连接到电子元件和/或印刷电路板等的焊盘可以布置在外围区域PA处(例如，中或上)。
如图1中所示，在平面图中(例如，在从垂直于或基本上垂直于相关元件、组件或层的顶表面的方向观看的视图中)，第二显示区域DA2可以具有圆形形状或椭圆形形状。作为另一示例，在平面图中，第二显示区域DA2可以具有任何适当的形状，例如，诸如适当的多边形形状(诸如矩形形状或条形形状)。
第二显示区域DA2可以布置在第一显示区域DA1内(例如，内部)，或者可以布置在第一显示区域DA1的侧边处(例如，一侧处)。如图1中所示，第二显示区域DA2可以被第一显示区域DA1完全地围绕(例如，第二显示区域DA2可以靠近第一显示区域DA1的至少一个边缘)。在一些实施例中，第二显示区域DA2可以被第一显示区域DA1部分地围绕(例如，在第一显示区域DA1的周边附近)。例如，第二显示区域DA2可以在定位在第一显示区域DA1的一个拐角处的同时被第一显示区域DA1部分地围绕(例如，在第一显示区域DA1的周边附近)。
第二显示区域DA2与显示区域(例如，整个显示区域)DA之比可以小于第一显示区域DA1与显示区域(例如，整个显示区域)DA之比。如图1中所示，显示设备1可以包括一个第二显示区域DA2，但是本公开不限于此，并且根据需要或期望，显示设备1可以包括两个或更多个第二显示区域DA2。
显示设备1可以在平面图中具有矩形形状，如图1中所示，但是本公开不限于此。显示设备1可以具有各种适当的形状，例如，诸如多边形形状、具有倒圆角的多边形形状、圆形形状和/或椭圆形形状等。
显示设备1可以包括(例如，可以被实现为)移动电话、平板个人计算机(PC)、笔记本计算机、佩戴在用户的手腕上的智能手表或智能手环和/或用于车辆的电子装置等。
图2是根据实施例的沿着图1的线II-II’截取的显示设备1的示意性截面图。
参照图2，显示设备1可以包括显示面板10和布置为与显示面板10重叠的电子组件20。
显示面板10可以包括基板100、布置在基板100上方的显示层DPL和布置在显示层DPL上方的薄膜封装层300。
基板100可以包括玻璃材料、陶瓷材料、金属材料、塑料材料或者柔性和/或可弯曲材料。基板100可以具有包括上述材料中的一种或多种材料的单层结构或多层结构。在多层结构的情况下，基板100还可以包括无机层。基板100可以包括第一区域AR1和第二区域AR2。基板100的第一区域AR1和第二区域AR2可以分别对应于显示设备1的第一显示区域DA1和第二显示区域DA2。
显示层DPL可以布置在基板100的前表面(例如，顶表面)上，并且下部保护膜175可以布置在基板100的后表面(例如，底表面)上。下部保护膜175可以附接到基板100的后表面。粘合层可以位于下部保护膜175和基板100之间。作为另一示例，下部保护膜175可以直接形成在基板100的后表面上。在这种情况下，粘合层可以不定位在下部保护膜175和基板100之间。
下部保护膜175可以支撑并保护基板100。下部保护膜175可以包括与第二显示区域DA2对应的开口175OP，或者在其他实施例中，下部保护膜175可以不包括开口175OP。下部保护膜175的开口175OP可以是通过在下部保护膜175的厚度方向上(例如，在z轴方向上)去除下部保护膜175的一部分所形成的凹入部分。在一些实施例中，下部保护膜175的开口175OP可以通过在下部保护膜175的厚度方向上完全地去除下部保护膜175的一部分而形成。在这种情况下，开口175OP可以具有如图2中所示的通孔形状，使得基板100的一部分可以被开口175OP暴露。在一些实施例中，下部保护膜175的开口175OP可以具有盲孔形状，同时下部保护膜175的一部分在下部保护膜175的厚度方向上被部分地去除，使得基板100的一部分不被开口175OP暴露。
因为开口175OP可以设置在下部保护膜175中，所以可以改善第二显示区域DA2的透射率，例如，透射区域TA的透光率。下部保护膜175可以包括有机绝缘材料，例如，聚对苯二甲酸乙二酯(PET)或聚酰亚胺(PI)。
显示层DPL可以包括发光二极管作为发光器件200。发光二极管可以包括例如有机发光二极管OLED。有机发光二极管OLED可以根据被包括在有机发光二极管OLED中的有机材料的类型发射不同颜色的光，例如，红光、绿光或蓝光。另外，显示层DPL可以包括绝缘层IL和电连接到有机发光二极管OLED的像素电路PC。像素电路PC可以包括分别布置在第一显示区域DA1和第二显示区域DA2处(例如，中或上)的多个第一像素电路PC1和多个第二像素电路PC2。第一像素电路PC1和第二像素电路PC2可以各自包括薄膜晶体管TFT。
显示层DPL的发光器件200可以穿过发射区域发光，并且发射区域可以被限定为像素PX(例如，参见图1)。因此，像素PX可以通过能够发射例如红光、绿光或蓝光的区域来限定。
第二显示区域DA2可以包括透射区域TA，在透射区域TA处(例如，中或上)未布置薄膜晶体管TFT和有机发光二极管OLED。透射区域TA是从电子组件20发射的和/或被引导至电子组件20的光透射通过的区域。在显示面板10中，透射区域TA的透射率可以为大约30％或更大、大约40％或更大、大约50％或更大、大约60％或更大、大约75％或更大、大约80％或更大、大约85％或更大、或者大约90％或更大。
显示层DPL可以利用封装构件密封。封装构件可以包括包含无机绝缘材料或有机绝缘材料的薄膜封装层，或者可以包括包含诸如封装玻璃(Encap Glass)的刚性材料的基板。在一些实施例中，封装构件可以包括如图2中所示的薄膜封装层300。薄膜封装层300可以包括至少一个无机封装层和至少一个有机封装层。在实施例中，薄膜封装层300可以包括第一无机封装层310和第二无机封装层330以及位于第一无机封装层310和第二无机封装层330之间的有机封装层320。
第一屏蔽层SHL1和第二屏蔽层SHL2可以布置在基板100和显示层DPL之间，例如，布置在基板100和薄膜晶体管TFT之间。第一屏蔽层SHL1可以布置在第一显示区域DA1处(例如，中或上)，并且第二屏蔽层SHL2可以布置在第二显示区域DA2处(例如，中或上)。第二屏蔽层SHL2可以包括第一通孔TH1，从电子组件20发射的或被引导至电子组件20的光穿过第一通孔TH1。第二屏蔽层SHL2的第一通孔TH1可以与透射区域TA重叠。
电子组件20可以定位在第二显示区域DA2中。电子组件20可以包括使用光或声音的电子元件。例如，电子元件可以包括测量距离的传感器(例如，接近传感器)、识别用户的身体的一部分(例如，指纹、虹膜和/或面部等)的传感器、输出光的小型灯和/或捕获图像的图像传感器(例如，相机)等。使用光的电子组件可以使用各种适当的波长带的光，例如，诸如可见光、红外光或紫外光。使用声音的电子元件可以使用超声波或其他适当的频带的声音。在一些实施例中，电子组件20可以包括一个或多个子组件，例如，发光部件和光接收部件。发光部件和光接收部件可以具有一体的结构，或者在物理上分离的结构，并且成对的发光部件和光接收部件可以构成一个电子组件20。
一个电子组件20可以布置在第二显示区域DA2中，或者多个电子组件20可以布置在第二显示区域DA2中。当显示设备1包括多个电子组件20时，显示设备1可以包括与电子组件20的数目一样多的数目的第二显示区域DA2。例如，显示设备1可以包括彼此间隔开的多个第二显示区域DA2。在一些实施例中，电子组件20可以布置在一个第二显示区域DA2中。例如，显示设备1可以包括条型形状的第二显示区域DA2，并且多个电子组件20可以在第二显示区域DA2的长度方向上彼此间隔开。
尽管上面已经参照图2描述了显示面板10包括有机发光二极管OLED作为发光器件200的情况，但是根据本公开的显示面板10不限于此。在另一实施例中，显示面板10可以包括无机发光显示面板或者包含无机发光二极管的无机电致发光(EL)显示面板。无机发光二极管可以包括包含无机半导体类材料的PN结二极管。当在正向方向上将电压施加到PN结二极管时，空穴和电子可以被注入并彼此复合以产生能量。PN结二极管可以将产生的能量转换成光能，以发射适当颜色的光(例如，预定颜色或特定颜色的光)。无机发光二极管可以具有几微米至几百微米的宽度。在一些实施例中，无机发光二极管可以被称为微型LED。在另一实施例中，显示面板10可以包括包含量子点发光器件的量子点发光显示面板和/或有机/无机复合发光显示面板等。
图3是根据实施例的显示设备中的第一显示区域DA1的一部分的示意性平面图。
参照图3，多个第一像素PX1可以布置在第一显示区域DA1处(例如，中或上)。第一像素PX1可以包括第一红色像素Pr1、第一绿色像素Pg1和第一蓝色像素Pb1。在一些实施例中，如图3中所示，第一红色像素Pr1、第一绿色像素Pg1和第一蓝色像素Pb1可以以RGBG型布置(例如，以
Figure BDA0003210277950000121
布置，
Figure BDA0003210277950000122
是正式注册商标)来布置。在另一实施例中，第一红色像素Pr1、第一绿色像素Pg1和第一蓝色像素Pb1可以以条纹型或任何其他适当的布置来布置。
第一红色像素Pr1、第一绿色像素Pg1和第一蓝色像素Pb1可以具有彼此不同的尺寸(或彼此不同的宽度)。例如，第一蓝色像素Pb1可以大于第一红色像素Pr1和第一绿色像素Pg1，并且第一红色像素Pr1可以大于第一绿色像素Pg1。在一些实施例中，第一绿色像素Pg1可以具有矩形形状(例如，在平面图中)，并且彼此相邻的第一绿色像素Pg1可以在彼此不同的方向上延伸。
图4是根据实施例的显示设备中的第二显示区域DA2的一部分的示意性平面图。
参照图4，多个第二像素PX2可以布置在第二显示区域DA2处(例如，中或上)。第二像素PX2可以包括第二红色像素Pr2、第二绿色像素Pg2和第二蓝色像素Pb2。在一些实施例中，第二红色像素Pr2、第二绿色像素Pg2和第二蓝色像素Pb2可以以RGBG型布置(例如，以
Figure BDA0003210277950000131
布置)来布置。在另一实施例中，第二红色像素Pr2、第二绿色像素Pg2和第二蓝色像素Pb2可以以条纹型或任何其他适当的布置来布置。
第二显示区域DA2可以包括透射区域TA。在第二显示区域DA2处(例如，中或上)，透射区域TA可以布置为与第二像素PX2相邻。例如，第二像素PX2可以包括彼此间隔开的至少两个第二像素PX2，透射区域TA位于彼此间隔开的至少两个第二像素PX2之间。因为第二显示区域DA2包括透射区域TA，所以第二显示区域DA2中的每单位面积的第二像素PX2的数目可以小于第一显示区域DA1中的每相同尺寸或基本上相同尺寸的单位面积的第一像素PX1的数目。
作为示例，图4示出了八个第二像素PX2构成一组(例如，一组第二像素PX2)，并且相邻的组布置成使得透射区域TA位于它们之间。另外，一组可以被以L形状形成的四个透射区域TA至少部分地围绕(例如，在四个透射区域TA的周边附近)。然而，本公开不限于此，并且被包括在一组中的第二像素PX2的数目可以根据第二显示区域DA2的分辨率(例如，期望的或适当的分辨率)在设计上不同地修改。另外，布置在一组周围的透射区域TA的平面形状(例如，当从垂直于或基本上垂直于相关元件、组件或层的顶表面的方向观看时的形状)也可以根据需要或期望在设计上不同地修改。
第二显示区域DA2中的每单位面积布置的线的数目可以小于第一显示区域DA1中的每相同尺寸或基本上相同尺寸的单位面积布置的线的数目。所述线可以包括被配置为向第一像素电路PC1和/或第二像素电路PC2(例如，参见图2)提供电信号的信号线，或者被配置为向第一像素电路PC1和/或第二像素电路PC2(例如，参见图2)提供电力的电力线。更详细地，因为第二显示区域DA2中的每单位面积布置的第二像素电路PC2的数目小于第一显示区域DA1中的每相同尺寸或基本上相同尺寸的单位面积布置的第一像素电路PC1的数目，所以布置在第二显示区域DA2处(例如，中或上)的线的数目也可以小于布置在第一显示区域DA1处(例如，中或上)的线的数目。另外，布置在第一显示区域DA1处(例如，中或上)的线可以延伸为绕过第二显示区域DA2(例如，可以在第二显示区域DA2周围延伸)，以便不布置在第二显示区域DA2处(例如，中或上)。因此，可以减少或最小化布置在第二显示区域DA2处(例如，中或上)的线的数目，以便减小由第二显示区域DA2中的线所占据的区域的面积的尺寸，并且以便增大第二显示区域DA2的透射区域TA(例如，以便增大透射区域TA的尺寸和/或数目)。因此，可以改善第二显示区域DA2的透光率。
图5是根据实施例的显示设备中的像素电路PC的等效电路图。
参照图5，像素电路PC可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7、第一电容器Cst以及第二电容器Cbt。像素电路PC可以连接到多条信号线、第一初始化电压线VIL1和第二初始化电压线VIL2以及电源电压线PL。信号线可以包括数据线DL、第一扫描线SL1、第二扫描线SL2、第三扫描线SL3、第四扫描线SL4和发射控制线EL。在另一实施例中，信号线、第一初始化电压线VIL1和第二初始化电压线VIL2和电源电压线PL中的至少一者可以由邻近的(例如，由相邻的)像素电路PC共享。
电源电压线PL可以被配置为将第一电源电压ELVDD传输到第一晶体管T1。第一初始化电压线VIL1可以被配置为向像素电路PC传输用于使第一晶体管T1初始化的第一初始化电压Vint1。第二初始化电压线VIL2可以被配置为向像素电路PC传输用于使有机发光二极管OLED初始化的第二初始化电压Vint2。
作为示例，图5示出了第一晶体管T1至第七晶体管T7之中的第三晶体管T3和第四晶体管T4被实现为n沟道金属氧化物半导体场效应晶体管(n沟道MOSFET或NMOS)，并且第一晶体管T1至第七晶体管T7之中的其他剩余晶体管被实现为p沟道MOSFET(PMOS)。
第一晶体管T1可以通过第五晶体管T5电连接到电源电压线PL，并且可以通过第六晶体管T6电连接到有机发光二极管OLED。第一晶体管T1可以用作驱动晶体管。第一晶体管T1可以被配置为根据第二晶体管T2的开关操作接收数据信号Dm，并且将驱动电流Id供应到有机发光二极管OLED。
第二晶体管T2可以用作开关晶体管，并且可以连接到第一扫描线SL1和数据线DL。第二晶体管T2可以通过第五晶体管T5连接到电源电压线PL。第二晶体管T2可以根据通过第一扫描线SL1接收的第一扫描信号Sn而导通，并且可以执行开关操作，以将从数据线DL传输的数据信号Dm传输到第一节点N1。
第三晶体管T3可以用作补偿晶体管，并且可以连接到第四扫描线SL4。第三晶体管T3可以通过第六晶体管T6连接到有机发光二极管OLED。第三晶体管T3可以根据通过第四扫描线SL4接收的第四扫描信号Sn'而导通，并且可以以二极管方式连接第一晶体管T1。
第四晶体管T4可以用作第一初始化晶体管，并且可以连接到第一初始化电压线VIL1。第四晶体管T4可以连接到可以作为前一扫描线的第三扫描线SL3，并且可以根据第三扫描信号Sn-1而导通，第三扫描信号Sn-1可以是通过第三扫描线SL3接收的前一扫描信号。第四晶体管T4可以将第一初始化电压Vint1从第一初始化电压线VIL1传输到第一晶体管T1的栅极电极，以便使第一晶体管T1的栅极电极的电压初始化。
第五晶体管T5可以用作操作控制晶体管，并且第六晶体管T6可以用作发射控制晶体管。第五晶体管T5和第六晶体管T6可以连接到发射控制线EL，并且可以根据通过发射控制线EL接收的发射控制信号En而并发地(例如，同时地)导通以形成电流路径，使得驱动电流Id从电源电压线PL流向有机发光二极管OLED。
第七晶体管T7可以用作第二初始化晶体管，并且可以连接到第二初始化电压线VIL2。第七晶体管T7可以连接到可以作为下一扫描线的第二扫描线SL2，并且可以根据通过第二扫描线SL2接收的可以作为下一扫描信号的第四扫描信号Sn+1而导通。第七晶体管T7可以将第二初始化电压Vint2从第二初始化电压线VIL2传输到有机发光二极管OLED，以便使有机发光二极管OLED初始化。然而，本公开不限于此，并且在一些实施例中，可以省略第七晶体管T7。
第一电容器Cst可以包括第一电极CE1和第二电极CE2。第一电极CE1可以连接到第一晶体管T1的栅极电极，并且第二电极CE2可以连接到电源电压线PL。第一电容器Cst可以被配置为存储并且保持或基本上保持与电源电压线PL的电压和第一晶体管T1的栅极电极的电压之间的差对应的电压，以便保持或基本上保持施加到第一晶体管T1的栅极电极的电压。
第二电容器Cbt可以包括第三电极CE3和第四电极CE4。第三电极CE3可以连接到第一扫描线SL1和第二晶体管T2的栅极电极。第四电极CE4可以连接到第一晶体管T1的栅极电极和第一电容器Cst的第一电极CE1。第二电容器Cbt可以用作升压电容器。当第一扫描线SL1的第一扫描信号Sn是用于使第二晶体管T2截止的电压时，第二电容器Cbt可以使第二节点N2的电压升压，以便减小用于显示黑色的电压(例如，黑色电压)。
有机发光二极管OLED可以包括像素电极和相对电极，并且相对电极可以被配置为接收第二电源电压ELVSS。有机发光二极管OLED可以被配置为从第一晶体管T1接收驱动电流Id，并且可以发光以显示图像。
在下文中更详细地描述根据实施例的每个像素电路PC的操作。
在第一初始化时段期间，当通过第三扫描线SL3供应第三扫描信号Sn-1时，第四晶体管T4可以响应于第三扫描信号Sn-1而导通，并且第一晶体管T1可以通过从第一初始化电压线VIL1供应的第一初始化电压Vint1而被初始化。
在数据编程时段期间，当通过第一扫描线SL1和第四扫描线SL4分别供应第一扫描信号Sn和第四扫描信号Sn'时，第二晶体管T2和第三晶体管T3可以响应于第一扫描信号Sn和第四扫描信号Sn'而导通。在这种情况下，第一晶体管T1可以通过导通的第三晶体管T3而以二极管方式连接，并且可以在正向方向上偏置。通过在从数据线DL供应的数据信号Dm中补偿第一晶体管T1的阈值电压(Vth)所获得的电压可以施加到第一晶体管T1的栅极电极。第一电源电压ELVDD和补偿电压可以施加到第一电容器Cst的两端，并且可以在第一电容器Cst中存储与第一电容器Cst的两端之间的电压差对应的电荷。
在发射时段期间，第五晶体管T5和第六晶体管T6可以通过从发射控制线EL供应的发射控制信号En而导通。根据第一晶体管T1的栅极电极的电压与第一电源电压ELVDD之间的电压差产生驱动电流Id，并且驱动电流Id可以通过第六晶体管T6供应到有机发光二极管OLED。
在第二初始化时段期间，当通过第二扫描线SL2供应第二扫描信号Sn+1时，第七晶体管T7可以响应于第二扫描信号Sn+1而导通，并且有机发光二极管OLED可以通过从第二初始化电压线VIL2供应的第二初始化电压Vint2而被初始化。
在实施例中，第一晶体管T1至第七晶体管T7中的每一个可以包括硅基晶体管，该硅基晶体管包括含硅的半导体层。在另一实施例中，第一晶体管T1至第七晶体管T7中的至少一者可以包括包含氧化物半导体的氧化物基晶体管，并且第一晶体管T1至第七晶体管T7中的其他晶体管可以包括包含硅半导体的硅基晶体管。例如，直接影响显示设备的亮度的第一晶体管T1可以被提供为包括硅基半导体层的硅基晶体管，该硅基半导体层包含具有高可靠性的多晶硅。在这种情况下，可以实现高分辨率的显示设备。
因为氧化物半导体可以具有高的载流子迁移率和低的漏电流，所以即使当驱动时间长时，电压降也不会大。换言之，因为即使在低频驱动期间由于电压降导致的图像的色变也不会大，所以可以实现低频驱动。这样，氧化物半导体可以具有小的漏电流。因此，当连接到第一晶体管T1的栅极电极的第三晶体管T3和/或第四晶体管T4中的至少一者包括氧化物半导体时，可以防止或减小可能流入第一晶体管T1的栅极电极的漏电流，并且还可以减小功耗。
为了便于描述，作为示例，下面将更详细地描述第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7被提供为包括硅半导体的硅基薄膜晶体管并且第三晶体管T3和第四晶体管T4被提供为包括氧化物半导体的氧化物基晶体管的情况。
图6是根据实施例的显示设备中的成对的像素电路的示意性布局图。像素电路可以布置为形成行和列，并且图6示出了布置在相邻列的同一行处(例如，中或上)的成对的像素电路PC。布置在图6的左侧的像素电路PC-L和布置在图6的右侧的像素电路PC-R彼此左右对称或基本上彼此对称。
参照图6，根据实施例的显示设备的像素电路PC可以包括在第一方向(例如，x方向)上延伸的第一扫描线SL1、第二扫描线SL2、第三扫描线SL3、第四扫描线SL4、发射控制线EL、第一初始化电压线VIL1和第二初始化电压线VIL2。像素电路PC还可以包括在与第一方向(例如，x方向)交叉的第二方向(例如，y方向)上延伸的数据线DL和电源电压线PL。电源电压线PL可以包括第一电源电压线PL1和第二电源电压线PL2。
此外，像素电路PC可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第一电容器Cst和第二电容器Cbt。
第二扫描线SL2可以是下一行的第一扫描线SL1。换言之，在图6中示出的第一扫描线SL1可以是前一行的第二扫描线SL2。在图6中示出了连接到前一行的像素电路且布置在当前行的像素区域处(例如，中或上)的第七晶体管T7和连接到当前行的像素电路且布置在下一行的像素区域处(例如，中或上)的第七晶体管T7两者。在下文中，为了便于示出和描述，作为示例，将更详细地描述布置在当前行的像素区域处(例如，中或上)的第七晶体管T7。
第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的半导体层彼此布置在同一层处(例如，中或上)，并且包括彼此相同或基本上相同的材料。例如，半导体层可以包括多晶硅。第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的半导体层可以彼此连接，并且可以以各种适当的形状弯曲。
第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的半导体层中的每一者可以包括沟道区以及位于沟道区的相对侧的源极区和漏极区。例如，源极区和漏极区中的每一者可以掺杂有杂质，并且所述杂质可以包括N型杂质或P型杂质。源极区和漏极区可以分别对应于源极电极和漏极电极。根据晶体管的特性，源极区和漏极区可以彼此改变。在下文中，可以使用术语“源极区”和“漏极区”分别替代源极电极和漏极电极。
第一晶体管T1可以包括第一半导体层和第一栅极电极G1。第一半导体层可以包括第一沟道区C1以及位于第一沟道区C1的相对侧的第一源极区S1和第一漏极区D1。因为第一半导体层具有弯曲形状，所以第一沟道区C1可以比第二晶体管T2至第七晶体管T7的其他沟道区C2至C7长。例如，第一半导体层可以诸如以“S”形状、“M”形状或“W”形状弯曲多次，从而在窄的空间中形成长的沟道长度。因为第一沟道区C1被形成为是长的，所以可以加宽施加到第一栅极电极G1的栅极电压的驱动范围。因此，可以更精确地控制从有机发光二极管OLED发射的光的色阶，从而改善显示质量。在一些实施例中，第一半导体层可以具有直线形状而不是弯曲形状。第一栅极电极G1可以提供为以孤立(isolated)型与第一沟道区C1重叠。
第一电容器Cst可以布置为与第一晶体管T1重叠。第一电容器Cst可以包括第一电极CE1和第二电极CE2。第一栅极电极G1不仅可以用作第一晶体管T1的控制电极，还可以用作第一电容器Cst的第一电极CE1。换言之，第一栅极电极G1和第一电极CE1可以彼此一体地形成。第一电容器Cst的第二电极CE2可以设置为与第一电极CE1重叠，绝缘层位于第一电容器Cst的第二电极CE2和第一电极CE1之间。在这种情况下，绝缘层可以用作第一电容器Cst的介电层。
第二晶体管T2可以包括第二半导体层和第二栅极电极G2。第二半导体层可以包括第二沟道区C2以及位于第二沟道区C2的相对侧的第二源极区S2和第二漏极区D2。第二源极区S2可以连接到数据线DL，并且第二漏极区D2可以连接到第一源极区S1。第二栅极电极G2可以被提供为第一扫描线SL1的一部分。
第五晶体管T5可以包括第五半导体层和第五栅极电极G5。第五半导体层可以包括第五沟道区C5以及位于第五沟道区C5的相对侧的第五源极区S5和第五漏极区D5。第五源极区S5可以电连接到第一电源电压线PL1，并且第五漏极区D5可以连接到第一源极区S1。第五栅极电极G5可以被提供为发射控制线EL的一部分。
第六晶体管T6可以包括第六半导体层和第六栅极电极G6。第六半导体层可以包括第六沟道区C6以及位于第六沟道区C6的相对侧的第六源极区S6和第六漏极区D6。第六源极区S6可以连接到第一漏极区D1，并且第六漏极区D6可以电连接到有机发光二极管OLED的像素电极(例如，参见图7的210)。第六栅极电极G6可以被提供为发射控制线EL的一部分。
第七晶体管T7可以包括第七半导体层和第七栅极电极G7。第七半导体层可以包括第七沟道区C7以及位于第七沟道区C7的相对侧的第七源极区S7和第七漏极区D7。第七源极区S7可以电连接到第二初始化电压线VIL2，并且第七漏极区D7可以连接到第六漏极区D6。第七栅极电极G7可以被提供为第二扫描线SL2的一部分。
第一层间绝缘层(例如，参见图7的117)可以布置在各自包括硅半导体的第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7上，并且各自包括氧化物半导体的第三晶体管T3和第四晶体管T4可以布置在第一层间绝缘层117上。
第三晶体管T3和第四晶体管T4的半导体层中的每一者可以包括沟道区以及位于沟道区的相对侧的源极区和漏极区。例如，可以通过调整氧化物半导体的载流子浓度以使它们导电来形成源极区和漏极区。例如，第三晶体管T3和第四晶体管T4的源极区和漏极区可以通过使用氢(H)基气体、氟(F)基气体或它们的组合对氧化物半导体进行等离子体处理来增大载流子浓度而形成。源极区和漏极区可以分别对应于源极电极和漏极电极。在下文中，可以使用术语“源极区”和“漏极区”来分别替代源极电极和漏极电极。
第三晶体管T3可以包括包含氧化物半导体的第三半导体层以及第三栅极电极G3。第三半导体层可以包括第三沟道区C3以及位于第三沟道区C3的相对侧的第三源极区S3和第三漏极区D3。第三源极区S3可以通过节点连接线171桥接到第一栅极电极G1。此外，第三源极区S3可以连接到布置在同一层处(例如，中或上)的第四晶体管T4的第四漏极区D4。第三漏极区D3可以电连接到第一晶体管T1的第一半导体层和第六晶体管T6的第六半导体层。第三栅极电极G3可以被提供为第四扫描线SL4的一部分。
第四晶体管T4可以包括包含氧化物半导体的第四半导体层以及第四栅极电极G4。第四半导体层可以包括第四沟道区C4以及位于第四沟道区C4的相对侧的第四源极区S4和第四漏极区D4。第四源极区S4可以电连接到第一初始化电压线VIL1，并且第四漏极区D4可以通过节点连接线171桥接到第一栅极电极G1。第四栅极电极G4可以被提供为第三扫描线SL3的一部分。
第三栅极绝缘层(例如，参见图7的118)可以布置为对应于第三半导体层和第三栅极电极G3之间的沟道区，并且对应于第四半导体层和第四栅极电极G4之间的沟道区。
第二电容器Cbt的第三电极CE3可以被提供为第一扫描线133的一部分，并且可以连接到第二晶体管T2的第二栅极电极G2。第二电容器Cbt的第四电极CE4可以布置为与第三电极CE3重叠，并且可以包括氧化物半导体。第四电极CE4可以与第三晶体管T3的第三半导体层和第四晶体管T4的第四半导体层提供在同一层处(例如，中或上)，并且可以是第三半导体层和第四半导体层之间的区域。作为另一示例，第四电极CE4可以从第四半导体层延伸。作为另一示例，第四电极CE4可以从第三半导体层延伸。
节点连接线171可以电连接到第一电极CE1和第三晶体管T3的第三半导体层。第二电极CE2可以电连接到第一电源电压线PL1，并且第一电源电压线PL1可以电连接到第二电源电压线PL2。第一电源电压线PL1和第二电源电压线PL2可以在第二方向(例如，y方向)上延伸。第二电极CE2可以在第一方向(例如，x方向)上延伸，并且可以在第一方向(例如，x方向)上传输第一电源电压ELVDD。因此，位于显示区域DA处(例如，中或上)的多条第一电源电压线PL1、多条第二电源电压线PL2和多个第二电极CE2可以形成网格结构。
在实施例中，一些线可以包括布置在彼此不同的层处(例如，中或上)的两个导电层。例如，第三扫描线SL3可以包括布置在彼此不同的层处(例如，中或上)的下部扫描线143和上部扫描线163。下部扫描线143可以与第一电容器Cst的第二电极CE2布置在同一层处(例如，中或上)，并且可以包括与第一电容器Cst的第二电极CE2的材料相同或基本上相同的材料。下部扫描线143可以布置为与上部扫描线163至少部分地重叠。下部扫描线143和上部扫描线163对应于第三晶体管T3的第三栅极电极的一部分。因此，第三晶体管T3可以具有包括分别位于半导体层的上方和下方的控制电极的双栅极结构。
第四扫描线SL4可以包括布置在彼此不同的层处(例如，中或上)的下部扫描线145和上部扫描线165。下部扫描线145可以与第一电容器Cst的第二电极CE2布置在同一层处(例如，中或上)，并且可以包括与第一电容器Cst的第二电极CE2的材料相同或基本上相同的材料。下部扫描线145可以布置为与上部扫描线165至少部分地重叠。下部扫描线145和上部扫描线165对应于第四晶体管T4的第四栅极电极G4的一部分。因此，第四晶体管T4可以具有包括分别位于半导体层的上方和下方的控制电极的双栅极结构。
例如，第一初始化电压线VIL1和第二初始化电压线VIL2可以布置在彼此不同的层处(例如，中或上)。第一初始化电压线VIL1可以与第一电容器Cst的第二电极CE2布置在同一层处(例如，中或上)，并且可以包括与第一电容器Cst的第二电极CE2的材料相同或基本上相同的材料。第二初始化电压线VIL2可以与第一电源电压线PL1布置在同一层处(例如，中或上)，并且可以包括与第一电源电压线PL1的材料相同或基本上相同的材料。
图7是根据实施例的沿着图6的线VII-VII’截取的显示设备的一部分的示意性截面图。
将参照图7描述根据实施例的显示面板10的堆叠结构。为了方便起见，下面参照图7的描述将主要集中于第一晶体管T1和第四晶体管T4。第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的堆叠结构可以与第一晶体管T1的堆叠结构相同或基本上相同(或类似)，并且第三晶体管T3的堆叠结构可以与第四晶体管T4的堆叠结构相同或基本上相同(或类似)。
参照图7，基板100可以包括玻璃材料、陶瓷材料、金属材料、塑料材料、或者柔性和/或可弯曲材料。当基板100包括柔性和/或可弯曲材料时，基板100可以包括聚合物树脂，例如，诸如聚醚砜(PES)、聚丙烯酸酯、聚醚酰亚胺(PEI)、聚萘二甲酸乙二酯(PEN)、聚对苯二甲酸乙二酯(PET)、聚苯硫醚(PPS)、多芳基化合物、聚酰亚胺(PI)、聚碳酸酯(PC)或醋酸丙酸纤维素(CAP)。
基板100可以具有包括上述材料中的一种或多种材料的单层结构或多层结构。在多层结构的情况下，基板100还可以包括无机层。例如，基板100可以包括顺序地堆叠的第一基体层101、第一阻挡层102、第二基体层103和第二阻挡层104。第一基体层101和第二基体层103中的每一者可以包括聚合物树脂。第一阻挡层102和第二阻挡层104中的每一者可以是用于防止或基本上防止外部异物的渗透的阻挡层。第一阻挡层102和第二阻挡层104中的每一者可以具有包括例如诸如氮化硅(SiNx)或氧化硅(SiOx)的无机材料的单层结构或多层结构。
缓冲层111可以布置在基板100上。缓冲层111可以增加基板100的上表面的平滑度，并且可以包括例如诸如氧化硅(SiOx)的氧化物层和/或例如诸如氮化硅(SiNx)或氮氧化硅(SiOxNy)的氮化物层。
第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的半导体层可以布置在缓冲层111上。在图7中示出了第一晶体管T1的第一半导体层Act1，第一半导体层Act1是半导体层的一部分。
第一栅极绝缘层113可以布置在第一半导体层Act1上。第一栅极绝缘层113可以包括无机材料，所述无机材料包括氧化物或氮化物。例如，第一栅极绝缘层113可以包括从氧化硅(SiO2)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)和氧化锌(ZnO)中选择的至少一种。
第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的栅极电极可以布置在第一栅极绝缘层113上。在图7中示出了第一晶体管T1的第一栅极电极G1。此外，第一扫描线(例如，参见图6的SL1)和发射控制线(例如，参见图6的EL)可以布置在第一栅极绝缘层113上。在图7中示出了第二电容器Cbt的第三电极CE3，第三电极CE3是第一扫描线SL1的一部分。
第一晶体管T1的第一栅极电极G1可以提供为孤立型。第一晶体管T1的第一栅极电极G1不仅可以用作第一晶体管T1的控制电极，还可以用作第一电容器Cst的第一电极CE1。
第一晶体管T1的第一栅极电极G1可以包括铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)、钼(Mo)、钛(Ti)、钨(W)和/或铜(Cu)。第一晶体管T1的第一栅极电极G1可以包括单层结构或多层结构。
第二栅极绝缘层115可以布置在第一晶体管T1的第一栅极电极G1上。第二栅极绝缘层115可以包括无机材料，所述无机材料包括氧化物或氮化物。例如，第二栅极绝缘层115可以包括从氧化硅(SiO2)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)和氧化锌(ZnO)中选择的至少一种。
第二电极CE2可以布置在第二栅极绝缘层115上，以与第一电极CE1重叠。第二电极CE2可以包括开口SOP。开口SOP可以通过去除第二电极CE2的一部分来限定，并且可以具有闭合形状。第二栅极绝缘层115可以用作第一电容器Cst的介电层。
第一电容器Cst的第二电极CE2可以包括单层结构或多层结构，所述单层结构或多层结构包括从铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)、钼(Mo)、钛(Ti)、钨(W)和铜(Cu)中选择的至少一种。
第一初始化电压线(例如，参见图6的VIL1)、第三扫描线(例如，参见图6的SL3)的下部扫描线(例如，参见图6的143)和第四扫描线SL4的下部扫描线145可以布置在第二栅极绝缘层115上，并且可以包括与第一电容器Cst的第二电极CE2的材料相同或基本上相同的材料。第三扫描线SL3的下部扫描线143的与第四半导体层Act4重叠的部分可以是第四晶体管T4的下部栅极电极G4a。
第一层间绝缘层117可以布置在第一电容器Cst的第二电极CE2上。第一层间绝缘层117可以包括无机材料，所述无机材料包括氧化物或氮化物。例如，第一层间绝缘层117可以包括从氧化硅(SiO2)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)和氧化锌(ZnO)中选择的至少一种。
包括氧化物半导体的氧化物基半导体层可以布置在第一层间绝缘层117上。氧化物基半导体层可以包括Zn氧化物基材料，例如，诸如Zn氧化物、In-Zn氧化物和/或Ga-In-Zn氧化物等。在一些实施例中，氧化物基半导体层可以包括In-Ga-Zn-O(IGZO)、In-Sn-Zn-O(ITZO)或In-Ga-Sn-Zn-O(IGTZO)半导体，其中，在ZnO中包括诸如铟(In)、镓(Ga)或锡(Sn)的金属。
氧化物基半导体层可以包括第三晶体管T3和第四晶体管T4中的每一者的沟道区、源极区和漏极区。在图7中示出了第四晶体管T4的第四半导体层Act4。
氧化物基半导体层可以包括第二电容器Cbt的第四电极CE4。例如，第四电极CE4可以被提供为第四晶体管T4的第四半导体层Act4的一部分。第二栅极绝缘层115和第一层间绝缘层117可以布置在第二电容器Cbt的第三电极CE3和第四电极CE4之间，并且第二栅极绝缘层115和第一层间绝缘层117可以用作第二电容器Cbt的介电层。
第四晶体管T4的上部栅极电极G4b可以提供在氧化物基半导体层上。第四晶体管T4的上部栅极电极G4b可以是第三扫描线(例如，参见图6的SL3)的上部扫描线(例如，参见图6的163)的与第四半导体层Act4重叠的部分。换言之，第四晶体管T4可以具有其中控制电极分别提供在半导体层的上方和下方的双栅极结构。第四晶体管T4的上部栅极电极G4b可以布置在第三栅极绝缘层118上，并且可以包括单层结构或多层结构，所述单层结构或多层结构包括从钼(Mo)、铜(Cu)和钛(Ti)中选择的至少一种。
第三栅极绝缘层118可以包括无机材料，无机材料包括氧化物或氮化物。例如，第三栅极绝缘层118可以包括从氧化硅(SiO2)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)和氧化锌(ZnO)中选择的至少一种。
第二初始化电压线(例如，参见图6的VIL2)、第三扫描线(例如，参见图6的SL3)的上部扫描线(例如，参见图6的163)和第四扫描线SL4的上部扫描线165可以布置在第三栅极绝缘层118上。
第二层间绝缘层119可以覆盖第四晶体管T4。第二层间绝缘层119可以布置在第四晶体管T4的上部栅极电极G4b上。第一电源电压线PL1和节点连接线171等可以布置在第二层间绝缘层119上。
第二层间绝缘层119可以包括无机材料，所述无机材料包括氧化物或氮化物。例如，第二层间绝缘层119可以包括从氧化硅(SiO2)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)和氧化锌(ZnO)中选择的至少一种。
第一电源电压线PL1和节点连接线171中的每一者可以包括具有高导电率的材料，例如，诸如金属或导电氧化物。例如，第一电源电压线PL1和节点连接线171中的每一者可以包括单层结构或多层结构，所述单层结构或多层结构包括从铝(Al)、铜(Cu)和钛(Ti)中选择的至少一种。
第一电源电压线PL1可以通过形成在第一层间绝缘层117和第二层间绝缘层119中的接触孔连接到第一电容器Cst的第二电极CE2。
节点连接线171的一端可以通过穿过第二层间绝缘层119、第一层间绝缘层117和第二栅极绝缘层115的接触孔连接到第一栅极电极G1。节点连接线171的另一端(例如，相对端)可以通过穿过第二层间绝缘层119的接触孔连接到氧化物基半导体层，例如，第二电容器Cbt的第四电极CE4或第四半导体层Act4。
第二电容器Cbt的第四电极CE4可以连接到节点连接线171，以便电连接到第一栅极电极G1。因此，当供应到第一扫描线SL1的第一扫描信号Sn是截止电平时，第二电容器Cbt可以增加第二节点(例如，参见图2的N2)的电压，以便清楚地表现黑色色阶。
第一平坦化层121可以布置在第一电源电压线PL1和节点连接线171上。数据线DL和第二电源电压线PL2可以布置在第一平坦化层121上。第二平坦化层123可以布置在第一平坦化层121上，以覆盖第一电源电压线PL1和节点连接线171。
第一平坦化层121和第二平坦化层123可以包括有机材料，例如，诸如丙烯酸树脂、苯并环丁烯(BCB)、聚酰亚胺或六甲基二硅氧烷(HMDSO)。作为另一示例，第一平坦化层121和第二平坦化层123中的每一者可以包括无机材料。第一平坦化层121和第二平坦化层123可以用作用于覆盖第一晶体管T1至第七晶体管T7的保护层，并且可以被提供为使得第一平坦化层121的上表面和第二平坦化层123的上表面被平坦化或基本上平坦化。第一平坦化层121和第二平坦化层123中的每一者可以包括单层结构或多层结构。
像素限定层125可以布置在第二平坦化层123上。因为像素限定层125具有与每个像素对应的开口125OP，或者换言之，具有至少暴露像素电极210的中心部分的开口125OP，所以像素限定层125可以限定像素。此外，像素限定层125可以增加像素电极210的边缘与位于像素电极210上方的相对电极230之间的距离，并且因此，可以防止或基本上防止在像素电极210的边缘处发生电弧等。像素限定层125可以包括例如有机材料，诸如聚酰亚胺或六甲基二硅氧烷(HMDSO)。
有机发光二极管OLED的中间层220可以包括低分子量材料或高分子量材料。当中间层220包括低分子量材料时，中间层220可以具有包括空穴注入层(HIL)、空穴传输层(HTL)、发射层(EML)、电子传输层(ETL)和电子注入层(EIL)的单层结构或多层结构。中间层220可以包括各种适当的有机材料，例如，诸如铜酞菁(CuPc)、N,N'-二(萘-1-基)-N,N'-二苯基-联苯胺(NPB)和/或三-8-羟基喹啉铝(Alq3)。这些层可以通过真空沉积来形成。
当中间层220包括高分子量材料时，中间层220可以具有包括HTL和EML的结构。在这种情况下，HTL可以包括聚(3,4-乙撑二氧噻吩)(PEDOT)，并且EML可以包括聚苯撑乙烯(PPV)类聚合物或聚芴类聚合物。中间层220可以通过丝网印刷、喷墨印刷或激光诱导热成像(LITI)形成。
然而，中间层220不必限于此。中间层220可以具有各种适当的结构。例如，中间层220可以包括位于像素电极210上方的集成层，或者可以包括被图案化为对应于像素电极210的一个或多个层。
相对电极230可以相对于多个有机发光二极管OLED一体地形成，并且可以对应于像素电极210。
有机发光二极管OLED可能由于外部湿气和/或氧而受损(例如，可能由于外部湿气和/或氧而易于受损)。因此，薄膜封装层或密封基板可以布置在有机发光二极管OLED上以覆盖有机发光二极管OLED，以便保护有机发光二极管OLED。薄膜封装层可以覆盖显示区域DA，并且可以延伸到显示区域DA的外部。薄膜封装层可以包括包含无机材料的至少一个无机封装层以及包含有机材料的至少一个有机封装层。在一些实施例中，薄膜封装层可以具有其中堆叠有第一无机封装层、有机封装层和第二无机封装层的结构。密封基板可以布置为面对基板100，并且可以通过诸如密封剂或玻璃料的密封构件在外围区域PA(参见图1)处(例如，中或上)接合到基板100。
间隔件可以进一步提供在像素限定层125上，以便防止或基本上防止掩模凹陷。各种适当的功能层(例如，诸如用于减少外部光反射的偏振层、黑矩阵、滤色器和/或包括触摸电极的触摸屏幕层)可以提供在薄膜封装层上。
图7的截面结构可以对应于布置在第一显示区域(例如，参见图2的DA1)处(例如，中或上)的第一像素电路(例如，参见图2的PC1)的一部分和/或布置在第二显示区域(例如，参见图2的DA2)处(例如，中或上)的第二像素电路(例如，参见图2的PC2)的一部分。因此，图7未示出布置在第一显示区域DA1处(例如，中或上)的第一屏蔽层(例如，参见图2的SHL1)和布置在第二显示区域DA2处(例如，中或上)的第二屏蔽层(例如，参见图2的SHL2)，并且下面将参照图8至图13更详细地描述第一屏蔽层SHL1和第二屏蔽层SHL2的结构和布置。
图8是根据实施例的显示设备中的成对的像素电路的一部分的示意性布局图。
图8示出了显示设备1的像素电路PC中的布置在第一显示区域DA1处(例如，中或上)的第一像素电路PC1的一部分，并且在图8中主要示出了第一屏蔽层SHL1和第一屏蔽层SHL1的周围结构。
参照图8，第一屏蔽层SHL1可以布置在第一显示区域DA1处(例如，中或上)，并且可以布置为与布置在第一显示区域DA1处(例如，中或上)的第一像素电路PC1重叠。第一屏蔽层SHL1可以包括与第一像素电路PC1的硅基晶体管重叠的屏蔽图案SHP。例如，屏蔽图案SHP中的每一个可以与第一像素电路PC1的第一晶体管T1重叠。在这种情况下，屏蔽图案SHP可以不与除了第一晶体管T1之外的第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7重叠。此外，屏蔽图案SHP可以不与第一像素电路PC1的氧化物基晶体管重叠。例如，屏蔽图案SHP可以不与第一像素电路PC1的第三晶体管T3和第四晶体管T4重叠。
例如，接近传感器或被配置为识别用户的身体的一部分的传感器可以布置在第一显示区域DA1处(例如，中或上)。在这种情况下，由这些传感器使用的光可以穿过第一像素电路PC1。因此，第一屏蔽层SHL1的屏蔽图案SHP可以不与第一像素电路PC1完全地重叠，并且可以与第一像素电路PC1部分地重叠。
第一屏蔽层SHL1的屏蔽图案SHP可以形成为孤立型(例如，孤立的形状)。尽管图8示出了屏蔽图案SHP在平面图中具有矩形形状，但是本公开不限于此。例如，屏蔽图案SHP可以具有各种适当的形状，诸如多边形形状、具有倒圆角的多边形形状、圆形形状或椭圆形形状。
第一屏蔽层SHL1的屏蔽图案SHP中的每一者的平面面积可以大于(例如，可以多于)硅基晶体管的与屏蔽图案SHP中的每一者重叠的栅极电极的平面面积。例如，第一屏蔽层SHL1的屏蔽图案SHP中的每一者的面积可以大于(例如，可以多于)第一晶体管T1的第一栅极电极G1的面积。
图9是根据实施例的显示设备中的第二显示区域DA2的一部分的示意性平面图。图9示出了第二屏蔽层SHL2的布置。
参照图9，第二屏蔽层SHL2可以布置在第二显示区域DA2处(例如，中或上)，并且可以布置为与第二显示区域DA2的第二像素PX2重叠。穿过第二像素PX2发光的发光器件(例如，参见图2的200)和电连接到发光器件的第二像素电路(例如，参见图2的PC2)可以布置为与第二屏蔽层SHL2重叠。此外，被配置为将电信号施加到第二像素电路PC2的多条线也可以布置为与第二屏蔽层SHL2重叠。
第二屏蔽层SHL2可以包括与第二显示区域DA2的透射区域TA重叠的第一通孔TH1。因为第二屏蔽层SHL2包括第一通孔TH1，所以可以减少(例如，可以显著地减少)穿过透射区域TA的光的透射率的劣化。
第二屏蔽层SHL2的平面形状可以根据第二像素PX2和透射区域TA的形状和/或布置而不同地改变。
图10是根据实施例的显示设备的一部分的示意性截面图。图10示出了沿着图3的线A-A’截取的显示设备的一部分的截面和沿着图9的线B-B’截取的显示设备的一部分的截面。因为上面已经参照图7描述了显示设备的堆叠结构，所以可以不重复其冗余描述。
首先，参照图10的第一显示区域DA1，第一像素电路PC1可以布置在第一显示区域DA1处(例如，中或上)。第一像素电路PC1可以包括硅基晶体管和氧化物基晶体管。图10示出了作为硅基晶体管的第一晶体管T1和第六晶体管T6以及作为氧化物基晶体管的第三晶体管T3。发光器件200可以电连接到第一像素电路PC1。发光器件200可以从第一像素电路PC1接收驱动电流，并且可以从第一像素PX1发光。
第一屏蔽层SHL1可以布置在第一像素电路PC1下方(例如，下面)。例如，第一屏蔽层SHL1可以布置在基板100和缓冲层111之间。第一屏蔽层SHL1可以包括非晶硅，下面将更详细地描述第一屏蔽层SHL1。例如，第一屏蔽层SHL1可以包括掺杂有杂质的非晶硅。例如，第一屏蔽层SHL1可以包括在纯非晶硅中掺杂有诸如铝(Al)、硼(B)或铟(In)的杂质的p型非晶硅。作为另一示例，第一屏蔽层SHL1可以包括在纯非晶硅中掺杂有诸如磷(P)、砷(As)和/或锑(Sb)的杂质的n型非晶硅。因为第一屏蔽层SHL1包括掺杂有杂质的非晶硅，所以第一屏蔽层SHL1可以具有相对低的透光率。
从显示设备1的外部入射的光和/或从显示设备1的元件(例如，电子组件)发射的光可能从构成显示设备1的每个层的界面反射，并且可能不期望地到达第一像素电路PC1的第一晶体管T1。在这种情况下，第一晶体管T1的器件特性(例如，第一晶体管T1的电压-电流特性)可能改变，并且第一晶体管T1的电压-电流特性的改变的程度也会根据到达第一晶体管T1的光的强度和/或暴露于光的时间等而改变。这会干扰从发光器件200发射的光的色阶的精确控制。换言之，因为第一晶体管T1的电压-电流特性改变，所以可能难以将期望的驱动电流精确地施加到发光器件200，并且发光器件200可能发射具有不期望的色阶的光。在这种情况下，用户会在视觉上识别出斑点等，并且因此，显示质量会劣化。
然而，根据本公开的一个或多个实施例，可以通过提供与第一晶体管T1重叠的第一屏蔽层SHL1来减少或显著地减少光对第一晶体管T1的影响。在这种情况下，第一晶体管T1可以具有稳定的或基本上稳定的电压-电流特性，从而防止或减少显示质量的劣化。
当向布置在第一晶体管T1的相对侧处(例如，中或上)的两条信号线(例如，图6中的发射控制线和第四扫描线)施加负电压时，正电荷会聚集在基板100的界面处，例如，聚集在第二基体层103的界面处。因此，可以形成电场，并且负电荷会聚集在第一晶体管T1的第一半导体层下方。因此，第一晶体管T1会受到影响，并且第一晶体管T1的电压-电流特性会改变。
根据本公开的一个或多个实施例，可以提供第一屏蔽层SHL1以减少或显著地减少这种影响。第一晶体管T1和基板100之间的第一屏蔽层SHL1可以屏蔽或消除当特定电荷聚集在基板100的界面处时形成的电场。在这种情况下，第一晶体管T1可以具有稳定的或基本上稳定的电压-电流特性，从而防止或减少显示质量的劣化。
第一屏蔽层SHL1可以通过采用非晶硅而不是具有相对大量的自由电子的金属材料有效地屏蔽可能影响第一晶体管T1的电场。此外，包括非晶硅的第一屏蔽层SHL1可以相对地电稳定，而不接收单独的恒定电压，并且因此，可以不使用或不需要用于接收恒定电压的单独接触。在这种情况下，可以减小或显著地减小布置第一屏蔽层SHL1的区域，并且第一屏蔽层SHL1可以仅布置在第一晶体管T1下方。
根据实施例，第一屏蔽层SHL1的厚度t1可以不同于第二屏蔽层SHL2的厚度t2。例如，第一屏蔽层SHL1的厚度t1可以小于第二屏蔽层SHL2的厚度t2。与第二屏蔽层SHL2不同，因为第一屏蔽层SHL1可以与第一像素电路PC1部分地重叠，所以当第一屏蔽层SHL1的厚度t1大时，台阶差增大，并且因此，在定位在第一屏蔽层SHL1上的绝缘层中可能出现裂纹。为了防止或基本上防止出现裂纹，第一屏蔽层SHL1的厚度t1可以被形成为足够小，并且可以小于第二屏蔽层SHL2的厚度t2。
接下来，参照图10的第二显示区域DA2，第二像素电路PC2可以布置在第二显示区域处(例如，中或上)。第二像素电路PC2可以包括硅基晶体管和氧化物基晶体管。图10示出了作为硅基晶体管的第一晶体管T1和第六晶体管T6以及作为氧化物基晶体管的第三晶体管T3。发光器件200可以电连接到第二像素电路PC2。发光器件200可以从第二像素电路PC2接收驱动电流，并且可以从第二像素PX2发光。
电子组件20可以布置在第二显示区域DA2中。从电子组件20发射的或被引导至电子组件20的光透射通过的透射区域TA可以布置在第二显示区域DA2处(例如，中或上)。相邻的第二像素电路PC2可以彼此间隔开，透射区域TA位于相邻的第二像素电路PC2之间。位于基板100上的绝缘层中的每一者可以包括形成在透射区域TA中的孔。例如，第一栅极绝缘层113、第二栅极绝缘层115、第一层间绝缘层117、第二层间绝缘层119、第一平坦化层121、第二平坦化层123和像素限定层125可以定位在透射区域TA处(例如，中或上)，并且可以分别包括彼此重叠的第一孔H1、第二孔H2、第三孔H3、第四孔H4、第五孔H5、第六孔H6和第七孔H7。因此，可以改善透射区域TA的透光率。
第二屏蔽层SHL2可以布置在第二像素电路PC2下方(例如，下面)。例如，第二屏蔽层SHL2可以布置在基板100和缓冲层111之间。第二屏蔽层SHL2可以包括与第一屏蔽层SHL1的材料不同的材料。第二屏蔽层SHL2可以包括光阻挡材料，并且所述光阻挡材料可以包括例如诸如铬(Cr)或钼(Mo)的金属材料、黑色墨水和/或染料。
第二屏蔽层SHL2可以与第二像素电路PC2完全地重叠。第二屏蔽层SHL2可以防止或基本上防止从电子组件20发射的或被引导至电子组件20的光通过连接到第二像素电路PC2的线之间的窄间隙衍射，并且可以防止或基本上防止从电子组件20发射的光进入第二像素电路PC2。因此，可以改善电子组件20的性能和第二像素电路PC2的晶体管的性能。然而，第二屏蔽层SHL2可以包括与透射区域TA重叠的第一通孔TH1，使得不导致透射区域TA的透射率的降低。
第二屏蔽层SHL2可以从第二像素电路PC2接收恒定的或基本上恒定的电压。例如，第二屏蔽层SHL2可以电连接到第二像素电路PC2的第六晶体管T6的源极电极或漏极电极，并且可以接收恒定的或基本上恒定的电压。在这种情况下，第二屏蔽层SHL2可以不是电浮置的，并且可以使位于第二屏蔽层SHL2上的晶体管的电特性稳定或基本上稳定。
图11是根据另一实施例的显示设备的一部分的示意性截面图。可以不重复与上面参照图7和图10描述的构造、组件或层相同或基本上相同(或类似)的构造、组件或层的描述，并且下面可以主要更详细地描述它们之间的区别。
参照图11，与第二屏蔽层SHL2对应的第三屏蔽层SHL3可以布置在第二显示区域DA2处(例如，中或上)。第三屏蔽层SHL3可以包括与第二屏蔽层SHL2的第一通孔TH1重叠的第二通孔TH2。因此，可以改善透射区域TA的透光率。
作为示例，第三屏蔽层SHL3可以布置在第二屏蔽层SHL2和基板100之间。第三屏蔽层SHL3可以与第一屏蔽层SHL1布置在同一层处(例如，中或上)。第三屏蔽层SHL3可以包括与第一屏蔽层SHL1的材料相同或基本上相同的材料，并且可以包括与第二屏蔽层SHL2的材料不同的材料。在实施例中，第三屏蔽层SHL3可以包括非晶硅。例如，第三屏蔽层SHL3可以包括掺杂有杂质的非晶硅。在实施例中，第三屏蔽层SHL3的厚度t1可以与第一屏蔽层SHL1的厚度t1相同。在实施例中，第三屏蔽层SHL3的厚度t1可以小于第二屏蔽层SHL2的厚度t2。然而，本公开不限于此。
作为对比示例，当不提供第三屏蔽层SHL3时，会需要两个掩模以通过光刻工艺形成第一屏蔽层SHL1和第二屏蔽层SHL2。然而，根据实施例，因为布置在第二屏蔽层SHL2下方(例如，下面)的第三屏蔽层SHL3包括与第一屏蔽层SHL1的材料相同或基本上相同的材料，并且与第一屏蔽层SHL1布置在同一层处(例如，中或上)，所以第一屏蔽层SHL1、第二屏蔽层SHL2和第三屏蔽层SHL3可以利用一个掩模形成。这可以降低显示设备的制造成本，并且可以改善其产率。下面将参照图14A至图14J更详细地描述使用一个掩模制造图11的显示设备1的方法。
图12是根据另一实施例的显示设备的一部分的示意性截面图。可以不重复与上面参照图7和图10描述的构造、组件或层相同或基本上相同(或类似)的构造、组件或层的描述，并且下面可以主要更详细地描述它们之间的区别。
参照图12，第一屏蔽层SHL1和第二屏蔽层SHL2可以布置在基板100的子层之间。例如，第一屏蔽层SHL1和第二屏蔽层SHL2可以布置在基板100的第二基体层103和第二阻挡层104之间。因为屏蔽层与晶体管的半导体层进一步间隔开，所以可以进一步提高晶体管的器件特性的稳定性。
图13是根据另一实施例的显示设备的一部分的示意性截面图。可以不重复与上面参照图7和图10描述的构造、组件或层相同或基本上相同(或类似)的构造、组件或层的描述，并且下面可以主要更详细地描述它们之间的区别。
参照图13，第二像素电路PC2可以仅包括硅基晶体管。在这种情况下，与第一像素电路PC1的第三晶体管T3不同，第二像素电路PC2的第三晶体管T3'可以被提供为硅基晶体管。尽管在图13中未示出，但是类似地，第二像素电路PC2的第四晶体管T4'可以被提供为硅基晶体管。换言之，第三晶体管T3'和第四晶体管T4'中的每一者的半导体层可以与第一晶体管T1的半导体层布置在同一层处(例如，中或上)，并且可以包括与第一晶体管T1的半导体层的材料相同或基本上相同的材料。
图14A至图14J是示意性地示出根据实施例的制造显示设备的方法的操作的截面图。
参照图14A，可以准备包括第一区域AR1和与第一区域AR1相邻的第二区域AR2的基板100。因为第一显示区域DA1(参见图10)和第二显示区域DA2(参见图10)是在其处(例如，其中或其上)通过多个第一像素PX1和多个第二像素PX2提供图像的区域，所以其上还未形成像素的与基板100的第一显示区域DA1(参见图10)和第二显示区域DA2(参见图10)对应的区域可以分别被称为第一区域AR1和第二区域AR2。
可以在准备的基板100上形成初步第一材料层M1a。例如，可以使用诸如化学气相沉积(CVD)、热化学气相沉积(TCVD)、等离子体沉积(PECVD)、溅射和/或电子束蒸发等沉积方法来形成初步第一材料层M1a。初步第一材料层M1a可以包括例如非晶硅材料。
参照图14A和图14B，可以通过利用杂质掺杂初步第一材料层M1a来形成第一材料层M1。例如，离子掺杂方法可以用于掺杂。在离子掺杂方法中，在将杂质气体电离之后，在不执行质量分离的情况下使电场加速，并且将杂质离子聚集地照射到初步第一材料层M1a上。作为另一示例，可以使用等离子体掺杂方法。等离子体掺杂方法是使杂质气体和成膜气体并发地(例如，同时地)电离以与杂质离子一起在基板100的表面上形成膜的方法。
参照图14C，可以在第一材料层M1上形成第二材料层M2。第二材料层M2可以包括诸如铬(Cr)或钼(Mo)的金属材料、黑色墨水和/或染料。例如，可以使用诸如化学气相沉积(CVD)、热化学气相沉积(TCVD)、等离子体沉积(PECVD)、溅射和/或电子束蒸发等沉积方法来形成第二材料层M2。
参照图11和图14D，可以在第二材料层M2上形成第一光致抗蚀剂图案PR1。第一光致抗蚀剂图案PR1可以部分地暴露第二材料层M2，并且可以包括具有第一厚度ta的第一部分P1和具有大于第一厚度ta的第二厚度tb的第二部分P2。厚度ta和tb中的每一者可以指从第二材料层M2的上表面至第一光致抗蚀剂图案PR1的上表面的最短距离。
第一部分P1可以定位在基板100的第一区域AR1处(例如，中或上)，并且第二部分P2可以定位在基板100的第二区域AR2处(例如，中或上)。在这种情况下，第一光致抗蚀剂图案PR1的第一部分P1可以对应于其中将要形成第一屏蔽层SHL1的区域，并且第一光致抗蚀剂图案PR1的第二部分P2可以对应于其中将要形成第二屏蔽层SHL2和第三屏蔽层SHL3的区域。第一部分P1可以形成为孤立型，并且第二部分P2可以包括图案孔PH。第二屏蔽层SHL2的第一通孔TH1和第三屏蔽层SHL3的第二通孔TH2可以通过图案孔PH形成。
第一光致抗蚀剂图案PR1可以通过使用一个掩模来形成。所述一个掩模可以是半色调掩模或狭缝掩模。半色调掩模或狭缝掩模可以根据透光率被划分为透射光的透射区域、部分地透射光的半透射区域和阻挡光透射的非透射区域。当光致抗蚀剂通过所述一个掩模暴露且然后显影时，与透射区域和半透射区域对应的光致抗蚀剂区域被去除了不同的厚度，并且与非透射区域对应的光致抗蚀剂区域可以保留而不被去除。因此，每个区域中的第一光致抗蚀剂图案PR1可以具有彼此不同的厚度。
参照图14D和图14E，可以部分地去除第一材料层M1和第二材料层M2。例如，可以通过使用第一光致抗蚀剂图案PR1作为蚀刻掩模来蚀刻第二材料层M2，并且然后可以部分地去除第一材料层M1。第一材料层M1和第二材料层M2的被去除的部分所定位的区域可以对应于第一光致抗蚀剂图案PR1的第一部分P1和第二部分P2不定位的区域。例如，蚀刻剂通过第二部分P2的图案孔PH蚀刻第二材料层M2和第一材料层M1，以形成第一通孔TH1和第二通孔TH2。图案孔PH可以与第一通孔TH1和第二通孔TH2重叠。蚀刻可以是湿法蚀刻或干法蚀刻。在这种情况下，可以在第一区域AR1处(例如，中或上)形成第一屏蔽层SHL1，并且可以在第二区域AR2处(例如，中或上)形成第三屏蔽层SHL3。
参照图14E和图14F，可以执行回蚀工艺等，以部分地去除第一光致抗蚀剂图案PR1。例如，可以通过使用利用氧气的灰化工艺将第一光致抗蚀剂图案PR1去除至少第一厚度ta(参见图14D)。在这种情况下，第一光致抗蚀剂图案PR1的第一部分P1可以被完全地去除，但是第二部分P2可以仅被部分地去除并且可以保留与第三厚度tc一样多，从而形成第二光致抗蚀剂图案PR2。第二光致抗蚀剂图案PR2可以对应于第二屏蔽层SHL2。
参照图14F和图14G，可以另外地去除第二材料层M2的一部分。作为示例，可以通过使用第二光致抗蚀剂图案PR2作为蚀刻掩模来蚀刻第二材料层M2的一部分。此时使用的蚀刻剂可以仅去除第二材料层M2，并且可以不去除第一材料层M1。在这种情况下，可以在第二区域AR2处(例如，中或上)形成第二屏蔽层SHL2。
参照图14G和图14H，可以去除第二光致抗蚀剂图案PR2。
参照图14I，可以在第一屏蔽层SHL1、第二屏蔽层SHL2和第三屏蔽层SHL3上形成缓冲层111。例如，可以使用诸如化学气相沉积(CVD)、热化学气相沉积(TCVD)和/或等离子体沉积(PECVD)等沉积方法来形成缓冲层111。
参照图14J，可以在缓冲层111上形成绝缘层、包括多个晶体管和存储电容器的像素电路和发光器件等。在这种情况下，可以制造显示设备1。
可以通过在基板100的第一区域AR1(参见图2)处(例如，中或上)形成第一像素PX1和第一像素电路PC1来形成第一显示区域DA1。第一屏蔽层SHL1可以与第一像素电路PC1的第一晶体管T1重叠。可以通过在基板100的第二区域AR2(参见图2)处(例如，中或上)形成第二像素PX2和第二像素电路PC2来形成第二显示区域DA2。第二屏蔽层SHL2和第三屏蔽层SHL3可以与第二像素电路PC2重叠。
根据实施例，可以实现具有扩展的显示区域的显示设备，所述扩展的显示区域能够使图像甚至显示在其中布置有电子组件的区域处(例如，中或上)。此外，因为驱动发光元件的像素电路包括硅基晶体管和氧化物基晶体管，所以可以提供具有低功耗的高分辨率的显示设备。此外，因为屏蔽层被提供在晶体管下方，所以可以提供其中使晶体管的器件特性更稳定且改善了显示质量的显示设备。此外，因为利用一个掩模形成屏蔽层，所以可以提供能够减少在制造显示设备的工艺中应用的掩模的数目从而降低制造成本并改善产率的制造显示设备的方法。然而，本公开不受这些效果限制。
虽然已经描述了一些实施例，但是本领域技术人员将易于理解，在不脱离本公开的精神和范围的情况下，可以在实施例中进行各种修改。将理解的是，除非另外描述，否则每个实施例内的特征或方面的描述通常应当被视为可用于其他实施例中的其他类似特征或方面。因此，如将对于本领域普通技术人员清楚的是，除非另外明确指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用，或者与结合其他实施例描述的特征、特性和/或元件组合使用。因此，将理解的是，前述内容是对各种实施例的举例说明，并且将不被解释为局限于这里公开的特定实施例，而是对所公开的实施例的各种修改以及其他实施例旨在被包含在如所附权利要求及其等同物中限定的本公开的精神和范围内。

Claims (20)

1.一种显示设备，其中，所述显示设备包括：
基板，所述基板包括第一区域和与所述第一区域相邻的第二区域；
多个第一像素电路，所述多个第一像素电路位于所述基板的所述第一区域处，所述多个第一像素电路中的每一者包括硅基晶体管和氧化物基晶体管；
多个第二像素电路，所述多个第二像素电路位于所述基板的所述第二区域处，所述多个第二像素电路包括晶体管；
第一屏蔽层，所述第一屏蔽层位于所述第一区域处，所述第一屏蔽层包括与所述多个第一像素电路中的每一者的所述硅基晶体管重叠的屏蔽图案；以及
第二屏蔽层，所述第二屏蔽层位于所述第二区域处，所述第二屏蔽层包括位于所述多个第二像素电路之中的相邻的第二像素电路之间的第一通孔，
其中，所述第一屏蔽层和所述第二屏蔽层包括彼此不同的材料。
2.根据权利要求1所述的显示设备，其中，所述第一屏蔽层的所述屏蔽图案不与所述多个第一像素电路中的每一者的所述氧化物基晶体管重叠。
3.根据权利要求1所述的显示设备，其中，所述第一屏蔽层的所述屏蔽图案具有孤立的形状。
4.根据权利要求1所述的显示设备，其中，所述第一屏蔽层包括掺杂有杂质的非晶硅材料。
5.根据权利要求1所述的显示设备，其中，所述第二屏蔽层包括金属材料。
6.根据权利要求1所述的显示设备，其中，所述显示设备还包括：缓冲层，所述缓冲层位于所述基板上，并且定位在所述多个第一像素电路和所述多个第二像素电路下方，
其中，所述第一屏蔽层和所述第二屏蔽层位于所述基板和所述缓冲层之间。
7.根据权利要求1所述的显示设备，其中，所述基板包括顺序地堆叠的第一基体层、第一阻挡层、第二基体层和第二阻挡层，并且
其中，所述第一屏蔽层和所述第二屏蔽层位于所述第二基体层和所述第二阻挡层之间。
8.根据权利要求1所述的显示设备，其中，所述多个第一像素电路中的每一者的所述硅基晶体管包括半导体层和与所述半导体层的一部分重叠的栅极电极，并且
其中，所述第一屏蔽层的所述屏蔽图案的平面面积大于所述硅基晶体管的所述栅极电极的平面面积。
9.根据权利要求1所述的显示设备，其中，所述第一屏蔽层的厚度小于所述第二屏蔽层的厚度。
10.根据权利要求1所述的显示设备，其中，所述多个第二像素电路中的每一者包括硅基晶体管和氧化物基晶体管。
11.根据权利要求1所述的显示设备，其中，所述显示设备还包括：第三屏蔽层，所述第三屏蔽层位于所述基板的所述第二区域处，所述第三屏蔽层包括与所述第二屏蔽层的材料不同的材料。
12.根据权利要求11所述的显示设备，其中，所述第三屏蔽层对应于所述第二屏蔽层，并且包括与所述第二屏蔽层的所述第一通孔重叠的第二通孔。
13.根据权利要求11所述的显示设备，其中，所述第三屏蔽层包括与所述第一屏蔽层的材料相同的材料。
14.一种制造显示设备的方法，其中，所述方法包括：
在基板的第一区域处形成多个第一像素电路，所述多个第一像素电路中的每一者包括硅基晶体管和氧化物基晶体管；
在所述基板的与所述第一区域相邻的第二区域处形成多个第二像素电路，所述多个第二像素电路包括晶体管；
在所述第一区域处形成第一屏蔽层，所述第一屏蔽层包括与所述多个第一像素电路中的每一者的所述硅基晶体管重叠的屏蔽图案；
在所述第二区域处形成第二屏蔽层，所述第二屏蔽层包括位于所述多个第二像素电路之中的相邻的第二像素电路之间的第一通孔；以及
在所述第二区域处形成第三屏蔽层，所述第三屏蔽层包括与所述第二屏蔽层的所述第一通孔重叠的第二通孔，
其中，所述形成所述第一屏蔽层、所述形成所述第二屏蔽层和所述形成所述第三屏蔽层使用同一掩模。
15.根据权利要求14所述的方法，其中，通过使用所述同一掩模所述形成所述第一屏蔽层、所述第二屏蔽层和所述第三屏蔽层包括：
在所述基板上形成第一材料层；
在所述第一材料层上形成第二材料层；
在所述第二材料层上形成第一光致抗蚀剂图案，所述第一光致抗蚀剂图案包括具有第一厚度的第一部分和具有大于所述第一厚度的第二厚度的第二部分；
通过使用所述第一光致抗蚀剂图案作为掩模去除所述第一材料层的一部分和所述第二材料层的一部分来形成所述第一屏蔽层和所述第三屏蔽层；
通过将所述第一光致抗蚀剂图案去除所述第一厚度来形成第二光致抗蚀剂图案；
通过使用所述第二光致抗蚀剂图案作为掩模另外地去除所述第二材料层的一部分来形成所述第二屏蔽层；以及
去除所述第二光致抗蚀剂图案。
16.根据权利要求15所述的方法，其中，所述第一光致抗蚀剂图案的所述第一部分位于所述基板的所述第一区域处，并且具有孤立的形状，并且
其中，所述第一光致抗蚀剂图案的所述第二部分位于所述基板的所述第二区域处，并且包括与所述第一通孔和所述第二通孔重叠的图案孔。
17.根据权利要求15所述的方法，其中，所述形成所述第一材料层包括：
在所述基板上形成非晶硅层；以及
将杂质掺杂到所述非晶硅层中。
18.根据权利要求15所述的方法，其中，所述第二材料层包括金属材料。
19.根据权利要求14所述的方法，其中，所述第二屏蔽层和所述第三屏蔽层与所述第二像素电路的晶体管重叠。
20.根据权利要求14所述的方法，其中，所述方法还包括：在所述第一屏蔽层、所述第二屏蔽层和所述第三屏蔽层上形成缓冲层。
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