CN114068496A - 一种集成式电压采样的sgt-mosfet器件 - Google Patents
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Abstract
本发明提供一种集成式电压采样的SGT‑MOSFET器件，包括：SGT‑MOSFET主元胞区；两个过压采样区，分别设置在SGT‑MOSFET主元胞区的两侧；两个过压采样辅助区，分别设置在SGT‑MOSFET主元胞区的两侧，在围绕SGT‑MOSFET主元胞区的方向上，过压采样区与过压采样辅助区间隔设置，过压采样辅助区包括多个SGT‑MOSFET过压采样辅助元胞，所述SGT‑MOSFET过压采样辅助元胞与所述SGT‑MOSFET主元胞的结构相同；终端区包围所述两个过压采样区和两个过压采样辅助区。本发明实现了对SGT‑MOSFET的漏极采样，提高了器件的工作寿命。
Description
技术领域
本发明涉及功率半导体技术领域，尤其涉及集成式电压采样的SGT-MOSFET器件。
背景技术
功率MOSFET在电力技术中扮演着极其重要的作用，功率半导体技术是当今工业控制、国防装备、消费类电子和汽车电子等领域的关键技术之一。MOSFET常作为开关器件应用于各种电路，当器件开启时，若电压突然升高，容易造成MOSFET器件漏极电压过大而导致器件损坏。因此，对MOSFET器件的检测保护尤为重要。
Trench-MOSFET器件以其优秀的正向导通特性、较高的开关速度、良好的热稳定性和便于集成等特点，在功率开关应用中受到了人们的广泛重视。与前者相比，屏蔽栅MOSFET(Shielded Gate Trench MOSFET, SGT-MOSFET)器件在相同耐压下具有更小的导通电阻，且由于特殊的场版结构，其栅极与漏极之间电容的交叠面积得以降低，栅漏之间的电容更小，从而具备更低的开关损耗，符合当今时代建设资源节约型、环境友好型社会的理念。
本发明主要针对SGT-MOSFET作为开关使用时，开启瞬间漏极输入电压过高给器件带来击穿的风险，提出了一种SGT-MOSFET电压采样方法。当SGT-MOSFET的电压被检测到过高，提供危险警示，通过降低输入电压，从而实现对器件的过压保护，以防止器件击穿。本发明提出的过压检测方法主要目的不在于精确控制输入电源电压的范围，而是在于提供潜在的危险示警。
发明内容
本发明的目的是提供一种集成式电压采样的SGT-MOSFET器件，提供潜在的危险示警，对器件进行过压保护，以防止器件击穿。
为了实现以上目的，本发明采取的技术方案如下。
一种集成式电压采样的SGT-MOSFET器件，包括：SGT-MOSFET主元胞区，包括多个SGT-MOSFET主元胞；两个过压采样区，每个所述过压采样区分别设置在所述SGT-MOSFET主元胞区的两侧，所述过压采样区包括多个SGT-MOSFET过压采样元胞；两个过压采样辅助区，每个所述过压采样辅助区分别设置在所述SGT-MOSFET主元胞区的两侧，在围绕所述SGT-MOSFET主元胞区的方向上，所述过压采样区与所述过压采样辅助区间隔设置，所述过压采样辅助区包括多个SGT-MOSFET过压采样辅助元胞，所述SGT-MOSFET过压采样辅助元胞与所述SGT-MOSFET主元胞的结构相同；终端区，包围所述两个过压采样区和两个过压采样辅助区。其中，所述SGT-MOSFET主元胞的屏蔽栅电极与所述SGT-MOSFET过压采样元胞的屏蔽栅上半部分电极短接，所述SGT-MOSFET主元胞的屏蔽栅电极分别与SGT-MOSFET过压采样元胞的源极和SGT-MOSFET过压采样辅助元胞的源极连接，所述SGT-MOSFET过压采样元胞的屏蔽栅下半部分电极与SGT-MOSFET过压采样辅助元胞的屏蔽栅电极短接。
优选地，所述SGT-MOSFET主元胞包括： P+衬底，位于P+衬底背面的金属化漏极，位于P+衬底上面的P-漂移区，位于整个SGT-MOSFET顶层的金属化源极和被氧化层包裹的控制栅电极和屏蔽栅电极，位于所述氧化层的两侧的N型掺杂区和P+掺杂区，所述控制栅电极的底部的垂直深度低于所述N型掺杂区底部的垂直深度，且所述控制栅电极的顶部高于所述P+掺杂区的底部。
优选地，所述SGT-MOSFET过压采样元胞包括： P+衬底，位于P+衬底背面的金属化漏极，位于P+衬底上面的P-漂移区，位于整个SGT-MOSFET顶层的金属化源极和被氧化层包裹的控制栅电极、屏蔽栅上半部分电极和屏蔽栅下半部分电极，位于所述氧化层的两侧的N型掺杂区和P+掺杂区，所述控制栅电极的底部的垂直深度低于所述N型掺杂区底部的垂直深度，且所述控制栅电极的顶部高于所述P+掺杂区的底部。
优选地，所述SGT-MOSFET过压采样元胞的屏蔽栅下半部分电极与所述SGT-MOSFET主元胞的屏蔽栅电极均为P型掺杂，且掺杂浓度相同。
优选地，所述SGT-MOSFET过压采样元胞的屏蔽栅上半部分电极为P型掺杂，掺杂浓度小于所述屏蔽栅下半部分电极的掺杂浓度。
优选地，所述SGT-MOSFET主元胞的金属化漏极、所述SGT-MOSFET过压采样元胞的金属化漏极和所述SGT-MOSFET过压采样辅助元胞的金属化漏极连接，所述SGT-MOSFET主元胞的控制栅极、所述SGT-MOSFET过压采样元胞的控制栅极和所述SGT-MOSFET过压采样辅助元胞的控制栅电极短接，在所述SGT-MOSFET器件正向导通时，所述控制栅接负电位，所述SGT-MOSFET器件反向阻断时，所述控制栅接地。
优选地，所述氧化层的材质为二氧化硅或者二氧化硅和氮化硅的复合材料。
优选地，所述控制栅电极和屏蔽栅电极、屏蔽栅上半部分电极、屏蔽栅下半部分电极的材料均为多晶硅。
优选地，所述SGT-MOSFET器件中采用的半导体材料是体硅、碳化硅、砷化镓或锗硅。
优选地，所述SGT-MOSFET主元胞、所述SGT-MOSFET过压采样元胞和所述SGT-MOSFET过压采样辅助元胞中所有的N型区均可与所有的P型区对换，对换后成为一种相反导电类型的器件。
本发明的技术方案能够取得如下的有益效果。
为了避免SGT-MOSFET的屏蔽栅电极浮空时，漏极工作电压变化对屏蔽栅电极上的电压造成影响，进而导致器件出现耐压降低，在屏蔽栅电极的上半部分设立了可调的P-型掺杂区屏蔽栅上半部分电极，实现了对SGT-MOSFET的漏极采样，为器件的过压保护提供实时参考，当SGT-MOSFET的电压被检测到过高，提供危险警示，通过降低输入电压，从而实现对器件的过压保护，以防止器件击穿，提高了器件的工作寿命。
附图说明
图1是本发明提供的一种集成式电压采样的SGT-MOSFET器件结构示意图俯视图。
图2是图1中SGT-MOSFET主元胞区1和过压采样辅助区3的器件结构示意图。
图3是图1中过压采样区2的器件结构示意图。
图4是器件开启时，金属化漏极1-5的理想输入电压Vd随时间t变化的关系图。
图5是SGT-MOSFET主元胞区1的屏蔽栅电极1-9浮空时，由于图4所示的金属化漏极1-5的输入电压Vd随时间t的变化，导致浮空的屏蔽栅电极1-9上电压Vgs产生的变化。
图6是图3器件的屏蔽栅上半部分电极2-14接地时，由于图4所示的金属化漏极2-5的输入电压随时间t的变化，导致屏蔽栅下半部分电极2-9上的电压Vsense产生的变化。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如图1所示，本发明的实施例提供一种集成式电压采样的SGT-MOSFET器件，包括：SGT-MOSFET主元胞区1，包括多个SGT-MOSFET主元胞（图1中未示出）；两个过压采样区2，每个所述过压采样区2分别设置在所述SGT-MOSFET主元胞区1的两侧，所述过压采样区2包括多个SGT-MOSFET过压采样元胞（图1中未示出）；两个过压采样辅助区3，每个所述过压采样辅助区3分别设置在所述SGT-MOSFET主元胞区1的两侧，在围绕所述SGT-MOSFET主元胞区1的方向上，所述过压采样区2与所述过压采样辅助区3间隔设置，所述过压采样辅助区3包括多个SGT-MOSFET过压采样辅助元胞（图1中未示出），终端区4，包围所述两个过压采样区2和两个过压采样辅助区3。
具体如图1所示，将SGT-MOSFET的版图分为如图1所示的四个区域，其中在区域4处为SGT-MOSFET器件的终端结构，在区域1也就是SGT-MOSFET主元胞区1上将SGT-MOSFET元胞条形摆放，过压采样区2和过压采样辅助区3设置成主元胞区1与终端区4之间的过渡区域，它们在SGT-MOSFET主元胞区1外围环绕一圈，终端区4包围过压采样区2和过压采样辅助区3。
SGT-MOSFET主元胞区1中的SGT-MOSFET主元胞与过压采样辅助区3中的SGT-MOSFET过压采样辅助元胞的器件结构相同。
如图2所示，SGT-MOSFET主元胞采用了左右屏蔽栅结构。包括：P+衬底1-6，位于P+衬底背面的金属化漏极1-5，位于P+衬底上面的P-漂移区1-7，位于整个SGT-MOSFET顶层的金属化源极1-13和被氧化层1-8包裹的控制栅电极1-10和屏蔽栅电极1-9。氧化层1-8的两侧均有一个N型掺杂区1-11和P+掺杂区1-12。控制栅电极10的底部的垂直深度低于N型掺杂区1-11底部的垂直深度，且控制栅电极1-10的顶部高于左右两侧的P+掺杂区12的底部，这可确保器件在正向导通时，在N型掺杂区1-11中靠近氧化层1-8的一侧均能形成连通P-漂移区1-7与P+掺杂区1-12之间的反型层沟道。另外，金属化源极1-13覆盖于器件表层，与P+掺杂区1-12、部分N型掺杂区1-11、氧化层1-8的顶部接触，确保金属化源极1-13与控制栅电极1-10和屏蔽栅电极1-9相隔离。
氧化层1-8的材质为二氧化硅或者二氧化硅和氮化硅的复合材料。控制栅电极1-10和屏蔽栅电极1-9的材料均为多晶硅。
过压采样区2的元胞结构如图3所示。该结构是在图2结构基础上，将图2中的屏蔽栅电极分为上下两个部分，分别为图3中的屏蔽栅上半部分电极2-14与屏蔽栅下半部分电极2-9,其中屏蔽栅下半部分电极2-9与图2中的1-9相同，均为P型掺杂，且掺杂浓度相同，屏蔽栅上半部分电极2-14为P-掺杂，掺杂浓度小于屏蔽栅下半部分电极2-9的掺杂浓度。
具体地，如图3所示，过压采样区2的SGT-MOSFET过压采样元胞结构包括： P+衬底2-6，位于P+衬底背面的金属化漏极2-5，位于P+衬底上面的P-漂移区2-7，位于整个SGT-MOSFET顶层的金属化源极2-13和被氧化层2-8包裹的控制栅电极2-10、屏蔽栅上半部分电极2-14和屏蔽栅下半部分电极2-9，位于所述氧化层2-8的两侧的N型掺杂区2-11和P+掺杂区2-12，所述控制栅电极2-10的底部的垂直深度低于所述N型掺杂区2-11底部的垂直深度，且所述控制栅电极2-10的顶部高于所述P+掺杂区2-12的底部。
SGT-MOSFET过压采样元胞的屏蔽栅下半部分电极2-9与所述SGT-MOSFET主元胞的屏蔽栅电极1-9均为P型掺杂，且掺杂浓度相同。SGT-MOSFET过压采样元胞的屏蔽栅上半部分电极2-14为P-掺杂，掺杂浓度小于所述屏蔽栅下半部分电极2-9的掺杂浓度。
所述氧化层2-8的材质为二氧化硅或者二氧化硅和氮化硅的复合材料。
所述控制栅电极2-10和屏蔽栅上半部分电极2-14、屏蔽栅下半部分电极2-9的材料均为多晶硅。
本实施方式提出的集成式电压采样的SGT-MOSFET器件中采用的半导体材料可以是体硅、碳化硅、砷化镓或锗硅。所述SGT-MOSFET主元胞、所述SGT-MOSFET过压采样元胞和所述SGT-MOSFET过压采样辅助元胞中所有的N型区均可与所有的P型区对换，对换后成为一种相反导电类型的器件。
SGT-MOSFET主元胞区1、过压采样区2和过压采样辅助区3中的元胞的连接方式如下。
SGT-MOSFET主元胞区1中的所有元胞的屏蔽栅电极1-9与过压采样区2中所有器件的屏蔽栅上半部分电极2-14短接，并与SGT-MOSFET主元胞区1、过压采样区2和过压采样辅助区3的源极短接，并接地。过压采样区2的屏蔽栅下半部分电极2-9与过压采样辅助区3的屏蔽栅电极短接，并外接至感测端。SGT-MOSFET主元胞区1、过压采样区2和过压采样辅助区3的金属化漏极5都接在一起。SGT-MOSFET主元胞区1、过压采样区2和过压采样辅助区3的控制栅电极短接，在器件正向导通时，接负电位，器件反向阻断时，接地。
在本实施例中提出的集成式电压采样的SGT-MOSFET器件中，以P沟道为例，为了采集到漏极电位，利用漏电压对屏蔽栅电压的一致性影响，将屏蔽栅电极的电位引出到感测sense端，通过采集屏蔽栅电极的电位从而间接采集到漏极电压的瞬态值。为了抑制器件正常工作时漏电压对屏蔽栅电极周围的漂移区耗尽的影响，在屏蔽栅上串联一个与之掺杂类型相同但掺杂浓度更轻的屏蔽栅电极，该电极的另一端接地。
下面从两个方面说明本发明的工作原理。
本发明所提供的一种集成式电压采样的SGT-MOSFET器件，其正向导通时的电极连接方式为：SGT-MOSFET主元胞区1中的所有器件的屏蔽栅电极1-9与过压采样区2器件的屏蔽栅上半部分电极2-14短接，并与SGT-MOSFET主元胞区1、过压采样区2、过压采样辅助区3的源极短接，并接地。过压采样区2的屏蔽栅下半部分电极2-9与过压采样辅助区3的屏蔽栅电极短接，并外接至sense端。SGT-MOSFET主元胞区1、过压采样区2、过压采样辅助区3的金属化漏极都接在一起。SGT-MOSFET主元胞区1、过压采样区2、过压采样辅助区3的控制栅电极短接，在器件正向导通时，接负电位。过压采样区2中的屏蔽栅上半部分电极2-14的引入，相当于在屏蔽栅下半部分电极2-9上串联了一个重掺杂的串联电阻。当器件开启时，漏极输入电压突然增大，电压Vd随时间t变化的波形如图4所示，若屏蔽栅电极1-9浮空，将造成屏蔽栅电极1-9上的电压Vgs变化如图5所示，屏蔽栅电极1-9上电位的改变会影响屏蔽栅电极1-9深入到P-漂移区1-7部分的氧化层1-8外侧耗尽线，从而降低器件的耐压，可能会导致器件击穿，因此SGT-MOSFET主元胞区1中的屏蔽栅电极1-9接地。而为了采集金属化漏极1-5的电压值，通过将过压采样区2的器件的屏蔽栅下半部分电极2-9与过压采样辅助区3屏蔽栅电极短接在一起，并最终引出至sense端，从而采集到过压采样区2中的屏蔽栅下半部分电极2-9的电压值。过压采样区2中屏蔽栅上半部分电极2-14的引入相当于是在SGT-MOSFET主元胞区1元胞的屏蔽栅电极1-9上串联了一个电阻，而该电阻的另一端接地，这将导致屏蔽栅下半部分电极2-9的电位由于屏蔽栅上半部分电极2-14的存在而从图5变成图6所示，屏蔽栅下半部分电极2-9上的电压Vsense变化，从而避免漏极工作电压影响屏蔽栅电极1-9上的电压值，进而影响P-漂移区1-7的耗尽。
本发明还可调节屏蔽栅上半部分电极2-14的掺杂浓度以适应于不同应用场景：当应用于金属化漏极1-5上有较大漏极-源极电压的变化率dv/dt的场景时，可采用小的串联电阻，即适当地增大屏蔽栅上半部分电极2-14的掺杂；当应用于金属化漏极1-5的漏极-源极电压的变化率dv/dt较小的场景时，可适当地增大串联电阻的阻值，即减小屏蔽栅上半部分电极2-14的掺杂，以增大对电荷的存储，保证sense端能够采集到瞬态变化的屏蔽栅电压值。
综上所述，本发明所提供的一种集成式电压采样的SGT-MOSFET器件，通过设立过压采样区2、过压采样辅助区3将屏蔽栅下半部分电极2-9外接至sense端，从而采集到过压采样区2中的屏蔽栅下半部分电极2-9的电压值。为了避免屏蔽栅电极1-9浮空时，漏极工作电压变化对屏蔽栅电极1-9上的电压造成影响，进而导致器件出现耐压降低，在屏蔽栅电极的上半部分设立了可调的P-型掺杂区的屏蔽栅上半部分电极2-14，实现了对SGT-MOSFET的漏极采样，为器件的过压保护提供实时参考。
本发明所提供的一种集成式电压采样的SGT-MOSFET器件，实现了对SGT-MOSFET的漏极采样，为器件的过压保护提供实时参考，当SGT-MOSFET的电压被检测到过高，提供危险警示，通过降低输入电压，从而实现对器件的过压保护，以防止器件击穿，提高了器件的工作寿命。
应当理解的是，本发明的上述具体实施方式仅仅用于示例性说明或解释本发明的原理，而不构成对本发明的限制。因此，在不偏离本发明的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。此外，本发明所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。
Claims (10)
1.一种集成式电压采样的SGT-MOSFET器件，包括：
SGT-MOSFET主元胞区（1），包括多个SGT-MOSFET主元胞；
两个过压采样区（2），每个所述过压采样区（2）分别设置在所述SGT-MOSFET主元胞区（1）的两侧，所述过压采样区（2）包括多个SGT-MOSFET过压采样元胞；
两个过压采样辅助区（3），每个所述过压采样辅助区（3）分别设置在所述SGT-MOSFET主元胞区（1）的两侧，在围绕所述SGT-MOSFET主元胞区（1）的方向上，所述过压采样区（2）与所述过压采样辅助区（3）间隔设置，所述过压采样辅助区（3）包括多个SGT-MOSFET过压采样辅助元胞，所述SGT-MOSFET过压采样辅助元胞与所述SGT-MOSFET主元胞的结构相同；
终端区（4），包围所述两个过压采样区（2）和两个过压采样辅助区（3）；
其中，所述SGT-MOSFET主元胞的屏蔽栅电极（1-9）与所述SGT-MOSFET过压采样元胞的屏蔽栅上半部分电极（2-14）短接，所述SGT-MOSFET主元胞的屏蔽栅电极（1-9）分别与SGT-MOSFET过压采样元胞的源极和SGT-MOSFET过压采样辅助元胞的源极连接，所述SGT-MOSFET过压采样元胞的屏蔽栅下半部分电极（2-9）与SGT-MOSFET过压采样辅助元胞的屏蔽栅电极短接。
2.根据权利要求1所述的集成式电压采样的SGT-MOSFET器件，其中，所述SGT-MOSFET主元胞包括： P+衬底（1-6），位于P+衬底背面的金属化漏极（1-5），位于P+衬底上面的P-漂移区（1-7），位于整个SGT-MOSFET顶层的金属化源极（1-13）和被氧化层（1-8）包裹的控制栅电极（1-10）和屏蔽栅电极（1-9），位于所述氧化层（1-8）的两侧的N型掺杂区（1-11）和P+掺杂区（1-12），所述控制栅电极（1-10）的底部的垂直深度低于所述N型掺杂区（1-11）底部的垂直深度，且所述控制栅电极（1-10）的顶部高于所述P+掺杂区（1-12）的底部。
3.根据权利要求2所述的集成式电压采样的SGT-MOSFET器件，其中，所述SGT-MOSFET过压采样元胞包括：P+衬底（2-6），位于P+衬底背面的金属化漏极（2-5），位于P+衬底上面的P-漂移区（2-7），位于整个SGT-MOSFET顶层的金属化源极（2-13）和被氧化层（2-8）包裹的控制栅电极（2-10）、屏蔽栅上半部分电极（2-14）和屏蔽栅下半部分电极（2-9），位于所述氧化层（2-8）的两侧的N型掺杂区（2-11）和P+掺杂区（2-12），所述控制栅电极（2-10）的底部的垂直深度低于所述N型掺杂区（2-11）底部的垂直深度，且所述控制栅电极（2-10）的顶部高于所述P+掺杂区（2-12）的底部。
4.根据权利要求3所述的集成式电压采样的SGT-MOSFET器件，其中，所述SGT-MOSFET过压采样元胞的屏蔽栅下半部分电极（2-9）与所述SGT-MOSFET主元胞的屏蔽栅电极（1-9）均为P型掺杂，且掺杂浓度相同。
5.根据权利要求4所述的集成式电压采样的SGT-MOSFET器件，其中，所述SGT-MOSFET过压采样元胞的屏蔽栅上半部分电极（2-14）为P型掺杂，掺杂浓度小于所述屏蔽栅下半部分电极（2-9）的掺杂浓度。
6.根据权利要求3-5中任一所述的集成式电压采样的SGT-MOSFET器件，其中，所述SGT-MOSFET主元胞的金属化漏极、所述SGT-MOSFET过压采样元胞的金属化漏极和所述SGT-MOSFET过压采样辅助元胞的金属化漏极连接，所述SGT-MOSFET主元胞的控制栅极、所述SGT-MOSFET过压采样元胞的控制栅极和所述SGT-MOSFET过压采样辅助元胞的控制栅电极短接，在所述SGT-MOSFET器件正向导通时，所述控制栅接负电位，所述SGT-MOSFET器件反向阻断时，所述控制栅接地。
7.根据权利要求3-5中任一所述的集成式电压采样的SGT-MOSFET器件，其中，所述氧化层（1-8，2-8）的材质为二氧化硅或者二氧化硅和氮化硅的复合材料。
8.根据权利要求3-5中任一所述的集成式电压采样的SGT-MOSFET器件，其中，所述控制栅电极（1-10，2-10）和屏蔽栅电极（1-9）、屏蔽栅上半部分电极（2-14）、屏蔽栅下半部分电极（2-9）的材料均为多晶硅。
9.根据权利要求1所述的一种集成式电压采样的SGT-MOSFET器件，其中，所述SGT-MOSFET器件中采用的半导体材料是体硅、碳化硅、砷化镓或锗硅。
10.根据权利要求1所述的一种集成式电压采样的SGT-MOSFET器件，其中，所述SGT-MOSFET主元胞、所述SGT-MOSFET过压采样元胞和所述SGT-MOSFET过压采样辅助元胞中所有的N型区均可与所有的P型区对换，对换后成为一种相反导电类型的器件。
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