CN114068322A - 制造半导体结构的方法 - Google Patents

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Abstract

一种制造半导体结构的方法包括：提供衬底及目标层设置于衬底上方，目标层具有中央区域及周边区域；在中央区域内形成复数个线形鳍特征，其中复数个线形鳍特征相互平行并分别具有不均匀边缘部；以及移除线形鳍特征的不均匀边缘部并得到均匀线形鳍特征，进而提升半导体结构的物理特性、材料特性及品质。

Description

制造半导体结构的方法
技术领域
本发明涉及一种制造半导体结构的方法。
背景技术
随着半导体器件集成密度的增加，光刻工艺需要更高的分辨率来满足半导体器件的精确度要求。光刻工艺通常用于半导体衬底上制造电子和光电元件。因此，图形化的精准度是决定半导体元件的关键因素。
然而，边缘不均匀所导致的缺陷主要是由光刻工艺后的光负载效应(photoloading effect)和刻蚀负载效应(etch loading effect)所引起的。光学邻近校正(OPC)通常用于解决边缘缺陷并预先对光阻上的图案进行修正。然而，在制造半导体结构的过程中进行光学邻近校正需要耗费大量的时间与成本。
从以上描述可知，有必要开发更有效的方法来制造均匀的半导体结构。
发明内容
为解决上述问题本发明提供一种制造半导体结构的方法，其包括：提供衬底及目标层设置于衬底上方，目标层具有中央区域及周边区域；在中央区域内形成复数个线形鳍特征，其中复数个线形鳍特征相互平行并具有不均匀边缘部；以及移除线形鳍特征的不均匀边缘部并得到均匀线形鳍特征。
在本发明的一个或多个实施方式中，每一线形鳍特征具有均匀部，其中不均匀边缘部的宽度大于均匀部的宽度。
在本发明的一个或多个实施方式中，制造半导体结构的方法还包括：在衬底及目标层之间形成硬遮罩。
在本发明的一个或多个实施方式中，目标层包括氮化硅。
在本发明的一个或多个实施方式中，在中央区域内形成复数个线形鳍特征包括：对目标层的中央区域执行第一光刻蚀刻工艺。
在本发明的一个或多个实施方式中，移除线形鳍特征的不均匀边缘部并得到均匀线形鳍特征包括：形成覆盖目标层的图形化光阻层，其中图形化光阻层包括暴露不均匀边缘部的开口；移除不均匀边缘部；以及移除图形化光阻层。
在本发明的一个或多个实施方式中，开口的宽度介于100nm至1μm之间。
在本发明的一个或多个实施方式中，制造半导体结构的方法还包括：蚀刻均匀线形鳍特征，使得每一均匀线形鳍特征被分割成多个鳍特征段，且鳍特征段的两相邻者被沟渠间隔分开。
在本发明的一个或多个实施方式中，制造半导体结构的方法还包括在沟渠中形成隔离结构。
在本发明的一个或多个实施方式中，制造半导体结构的方法还包括对隔离结构实施研磨工艺，以暴露出鳍特征段。
在本发明的一个或多个实施方式中，蚀刻均匀线形鳍特征，使得每一均匀线形鳍特征被分割成多个鳍特征段包括：对每一均匀线形鳍特征执行第二光刻蚀刻工艺，以得到多个鳍特征段。
综上所述，本发明提供一种制造半导体结构的方法，其中光负载效应及蚀刻负载效应所导致的不均匀部可以被避免，并因此得到均匀线形鳍特征。接着，均匀线形鳍特征被蚀刻并形成鳍特征段。因为线形鳍特征的不均匀边缘部被移除，进而可以有效率地得到高品质的鳍特征段。
以上所述仅用以阐述本发明所欲解决的问题、解决问题的技术手段、及其产生的功效等等，本发明的具体细节将在下文的实施方式及相关图式中详细介绍。
附图说明
为描述获得本发明上述或其它的优点和特征，将通过参考其具体实施方式对上述简要描述的原理进行更具体的阐释，而具体实施方式被展现在附图中。这些附图仅例示性地描述本发明，因此不被认为是对范围的限制。通过附图，本发明的原理会被清楚解释，且附加的特征和细节将被完整描述，其中：
图1根据本发明一个或多个实施方式绘示制造半导体结构的方法的步骤流程图；
图2至图7用以图形化地表示图1中制造半导体结构的方法的各个步骤；
图8是未采用本发明所提供的方法的半导体结构俯视图；以及
图9是采用本发明所提供的方法的半导体结构俯视图。
具体实施方式
本发明可以以许多不同的形式实施。代表性实施例在附图中示出，并且将在本文中详细描述。本公开包含原理的示例或说明，并且本公开的态样将不受限于所示的实施例。
此外，相对用语(例如是“上”或“下”、“顶部”或“底部”、“左侧”或“右侧”)可用于描述图式中元件之间的关系。可理解的是，除了图式中所描绘的关系外，相对用语涵盖装置的其他关系。举例而言，如果翻转一个图式中的装置，被描述为在其他元素“下方”的元件，将位于其他元件的“上方”。因此根据图式中的结构关系，所例示的用词“下方”也可以解释为“上方”和“下方”。类似地，若图式中的装置翻转，元件被描述为在其他元件“下方”或“之下”时，也将被解释为在其他元件“上方”和“之上”。类似地，相对用语如“下方”或“之下”也能解释为在元件的“上方”或“之上”。
图1根据本发明一个或多个实施方式绘示制造半导体结构的方法100的步骤流程图。方法100始于步骤101，其中步骤101为提供衬底及其上方的目标层，且目标层包括中央区域及周边区域。方法100接着进行至步骤102，其中步骤102包括在中央区域形成复数个线形鳍特征，其中复数个线形鳍特征相互平行并具有不均匀边缘部。方法100接着进行至步骤103，其中步骤103包括移除线形鳍特征的不均匀边缘部，进而得到均匀线形鳍特征。接着，方法100进行至步骤104，其中步骤104包括蚀刻均匀线形鳍特征，使得每一均匀线形鳍特征被分割成多个鳍特征段，且两相邻的鳍特征段被沟渠间隔分开。方法100接着进行至步骤105，其中步骤105包括在沟渠中形成隔离结构。接着，方法100进行至步骤106，步骤106包括对隔离结构实施研磨工艺，以暴露出鳍特征段。虽然方法100在图式被描述为一系列的步骤，应当理解，图式的步骤排序不应用于限制方法100。例如，一些步骤可以依据不同的顺序执行并可能与在此所描述的步骤之外的工艺同时执行。
图2至图7用以图形化地表示图1中制造半导体结构的方法100的各个步骤。图2绘示出图1中步骤101的细节。请参考图1及图2，步骤101包括提供衬底210和目标层230，其中目标层230设置于衬底210上，目标层230包括中央区域CA及周边区域PA。在本发明的一些实施方式中，衬底210的材料不同于目标层230的材料。衬底210包括硅(Si)、镓(Ga)、砷化镓(GaAs)，氮化镓(GaN)、应变硅、硅锗(SiGe)、碳化硅(SiC)、钻石、磊晶层或其组合，而目标层230的材料实际上由半导体结构的类型所决定。在本发明的一些实施方式中，目标层230包括绝缘材料(例如氮化硅)、半导体材料或导体材料。可以使用例如为物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体加强型化学气相沉积(PECVD)或其他适合的沉积工艺在衬底210上形成目标层230，本发明并不以此为限。
在本发明的一些实施方式中，方法100还包括在衬底210及目标层230之间形成硬遮罩的步骤，其中硬遮罩为单层结构或多层结构，但本发明并不以此为限。
请参考图2及图3。图2及图3可用以图形化地表示图1中的步骤102。在本发明的一些实施方式中，对目标层230的中央区域CA 执行第一光刻蚀刻工艺，借此线形鳍特征231被形成在中央区域CA内。光刻蚀刻工艺是指利用光线将几何图形从光罩转移至具有光敏感性的化学光阻上，并接着进行一系列的化学工艺，然后将曝光的图案蚀刻到指定的材料中，并可以将所需的图案经由沉积工艺将物质形成在光阻下方的材料。具体而言，由于光负载效应及蚀刻负载效应，线形鳍特征231包括不均匀边缘部231a及均匀部231b，其中不均匀边缘部231a的宽度X2大于均匀部231b的宽度X1。
请参考图3至图5。图3至图5可用于图形化地表示图1中的步骤103。在本发明的一些实施方式中，步骤103包括移除线形鳍特征231的不均匀边缘部231a，以得到均匀线形鳍特征233。在本发明的一些实施方式中，移除线形鳍特征231的不均匀边缘部231a包括：形成覆盖周边区域PA及目标层230的图形化光阻层250，其中图形化光阻层250包括开口251，其中开口251暴露线形鳍特征231的不均匀边缘部231a；以及使用图形化光阻层250移除不均匀边缘部231a并接着移除图形化光阻层250。由于仅留下线形鳍特征231的均匀部231b，因此可以得到均匀线形鳍特征233。
具体而言，图形化光阻层250可以包括正光组层或负光阻层，其中图形化光罩(图未示)被实施以覆盖图形化光阻层250的部分并遮挡光线，因此图形化光阻层250未被覆盖的部分会被暴露于光线。可以对图形化光阻层250施加溶液并移除图形化光阻层250中被覆盖的部分或未被覆盖的部分。当使用正光阻层时，图形化光阻层250中未被覆盖的部分会被降解并溶解移除。当使用负光阻时，图形化光阻层250中未被覆盖的部分被光线强化，而溶液会溶解并移除图形化光阻层250中被覆盖的部分。通过前述的方法，图形化光阻层250可以被图形化并具有开口251。此外，开口251的宽度W介于大约100nm至大约1μm之间，以暴露不均匀边缘部231a。
在本发明的一些实施方式中，任何适合的蚀刻工艺都可以被用来移除不均匀边缘部231a，而所述的蚀刻工艺可以为非等向性蚀刻工艺(例如是干式蚀刻工艺)或等向性蚀刻工艺(例如是湿式蚀刻工艺)，但本发明并不以此为限。另一方面，任何适合的移除工艺都可以实施以移除图形化光阻层250，例如将有机溶液或无机溶液施用于图形化光阻层250，但本发明并不以此为限。
请参考图5及图6。图5及图6可用以图形化地表示图1中的步骤104。在本发明的一些实施方式中，形成半导体结构的方法100的步骤104还包括：蚀刻均匀线形鳍特征233，借此每一均匀线形鳍特征233被分成多个鳍特征段235，且两相邻的鳍特征段235被沟渠237间隔分开。具体而言，对均匀线形鳍特征233执行第二光刻蚀刻工艺，借此得到鳍特征段235，但本发明并不以此为限。
请参考图6及图7。图6及图7可用以图像化地表示图1中的步骤106。在本发明的一些实施方式中，形成半导体结构的方法100还包括步骤106，其中步骤106包括在沟渠237中形成隔离结构239。隔离结构239环绕鳍特征段235以形成在多个鳍特征段235之间的浅槽隔离结构(shallow trench isolation；STI)。接着，方法100进行至步骤107，其中步骤107包括对隔离结构239执行研磨工艺，其中研磨工艺可以为化学机械研磨工艺(chemicalmechanical polishing,CMP)，进而暴露鳍特征段235的顶表面。因此，形成半导体结构200，其中半导体结构200的鳍特征段235的边缘相当均匀。此外，半导体结构200还包括隔离结构239，隔离结构239环绕并暴露出鳍特征段235。
请参考图8及图9。图8是未采用本发明所提供的方法100的半导体结构俯视图。图9是采用本发明所提供的方法100的半导体结构俯视图。如图8所示，半导体结构中某些鳍特征段的边缘并不均匀。如图9所示，鳍特征段被有效地修正且边缘相当均匀，因此实施方法100可以得到较佳的半导体结构。
综上所述，本发明提供一种制造半导体结构的方法，其中光负载效应及蚀刻负载效应所导致的不均匀部可以被避免，并因此得到均匀线形鳍特征。接着，均匀线形鳍特征被蚀刻并形成鳍特征段。因为线形鳍特征的不均匀边缘部被移除，进而可以有效率地得到高品质的鳍特征段。
本发明不同实施方式已描述如上，应可理解的是不同实施方式仅作为实例来呈现，而不作为限定。在不脱离本发明的精神和范围下，可根据本文的揭露对本揭露的实施方式做许多更动。因此，本发明的广度和范围不应受上述描述的实施例所限制。
【符号说明】
100：方法
101,102,103,104,105,106,107：步骤
200：半导体结构
210：衬底
230：目标层
231：线形鳍特征
231a：不均匀边缘部
231b：均匀部
233：均匀线形鳍特征
235：鳍特征段
237：沟渠
239：隔离结构
250：图形化光阻层
251：开口
CA：中央区域
PA：周边区域
W,X1,X2：宽度。

Claims (11)

1.一种制造半导体结构的方法，其特征在于，包括：
提供衬底及目标层设置于该衬底上方，该目标层具有中央区域及周边区域；
在该中央区域内形成复数个线形鳍特征，其中该些线形鳍特征相互平行并分别具有不均匀边缘部；以及
移除该些线形鳍特征的该不均匀边缘部并得到均匀线形鳍特征。
2.根据权利要求1所述的方法，其特征在于，每一该些线形鳍特征具有均匀部，其中该不均匀边缘部的宽度大于该均匀部的宽度。
3.根据权利要求1所述的方法，其特征在于，还包括：
在该衬底及该目标层之间形成硬遮罩。
4.根据权利要求1所述的方法，其特征在于，该目标层包括氮化硅。
5.根据权利要求1所述的方法，其特征在于，在该中央区域内形成复数个线形鳍特征包括：
对该目标层的该中央区域执行第一光刻蚀刻工艺。
6.根据权利要求1所述的方法，其特征在于，移除该些线形鳍特征的该不均匀边缘部并得到均匀线形鳍特征包括：
形成覆盖该目标层的图形化光阻层，其中该图形化光阻层包括暴露该不均匀边缘部的开口；
移除该不均匀边缘部；以及
移除该图形化光阻层。
7.根据权利要求6所述的方法，其特征在于，该开口的宽度介于100nm至1μm之间。
8.根据权利要求1所述的方法，其特征在于，还包括：
蚀刻该些均匀线形鳍特征，使得每一该些均匀线形鳍特征被分割成多个鳍特征段，且该些鳍特征段的两相邻者被沟渠间隔分开。
9.根据权利要求8所述的方法，其特征在于，还包括：
在该沟渠中形成隔离结构。
10.根据权利要求9所述的方法，其特征在于，还包括：
对该隔离结构实施研磨工艺，以暴露出该些鳍特征段。
11.根据权利要求8所述的方法，其特征在于，蚀刻该些均匀线形鳍特征，使得每一该些均匀线形鳍特征被分割成多个鳍特征段包括：
对每一该些均匀线形鳍特征执行第二光刻蚀刻工艺，以得到该些鳍特征段。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101448854B1 (ko) * 2008-03-28 2014-10-14 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US8765612B2 (en) * 2012-09-14 2014-07-01 Nanya Technology Corporation Double patterning process
KR102403736B1 (ko) * 2015-11-02 2022-05-30 삼성전자주식회사 반도체 소자 및 그 반도체 소자의 제조 방법
CN109560045B (zh) * 2017-09-25 2021-04-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20190139766A1 (en) * 2017-11-09 2019-05-09 Nanya Technology Corporation Semiconductor structure and method for preparing the same
US10211061B1 (en) * 2017-11-30 2019-02-19 Nanya Technology Corporation Method for manufacturing a semiconductor structure
US10522349B2 (en) * 2017-11-30 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Anti-reflective coating by ion implantation for lithography patterning
US10930767B2 (en) * 2018-07-16 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-like field effect transistor patterning methods for achieving fin width uniformity
FR3085536A1 (fr) * 2018-09-03 2020-03-06 Soitec Dispositif cfet et procede de fabrication d'un tel dispositif

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