CN113539795B - 形成图案的方法 - Google Patents

形成图案的方法 Download PDF

Info

Publication number
CN113539795B
CN113539795B CN202010503040.3A CN202010503040A CN113539795B CN 113539795 B CN113539795 B CN 113539795B CN 202010503040 A CN202010503040 A CN 202010503040A CN 113539795 B CN113539795 B CN 113539795B
Authority
CN
China
Prior art keywords
patterns
line
pattern
photoresist
central region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010503040.3A
Other languages
English (en)
Other versions
CN113539795A (zh
Inventor
庄英政
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN113539795A publication Critical patent/CN113539795A/zh
Application granted granted Critical
Publication of CN113539795B publication Critical patent/CN113539795B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073Alignment marks and their environment
    • G03F9/708Mark formation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/38Masks having auxiliary features, e.g. special coatings or marks for alignment or testing; Preparation thereof
    • G03F1/42Alignment or registration features, e.g. alignment marks on the mask substrates
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073Alignment marks and their environment
    • G03F9/7084Position of mark on substrate, i.e. position in (x, y, z) of mark, e.g. buried or resist covered mark, mark on rearside, at the substrate edge, in the circuit area, latent image mark, marks in plural levels
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54426Marks applied to semiconductor devices or parts for alignment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

本发明公开了一种形成图案的方法,包括以下步骤:提供结构,包括基板以及目标层,其中目标层设置于基板上,以及目标层包括中央区以及周边区;形成多个核心图案以及线型分隔图案在中央区上,其中线型分隔图案的宽度大于50纳米;在周边区上覆盖光阻;移除未覆盖多个核心图案以及未覆盖线型分隔图案的中央区的部分,以形成图案于中央区内;以及移除光阻、线型分隔图案以及多个核心图案,以暴露图案。本发明提供如上所述的形成图案的方法,通过增加光阻屏障的宽度,阻止光阻的溢出,来避免光学邻近校正造成的边缘缺陷,可简化工艺,并实现更高品质的半导体元件,其中图案没有边缘缺陷,有着更好的精确度。

Description

形成图案的方法
技术领域
本发明涉及形成图案的方法。具体来说,本发明涉及形成图案的方法,可避免因光学邻近效应(optical proximity effect;OPE)造成的边缘缺陷。
背景技术
随着半导体元件的集成密度的增加,光微影处理需要更高的解析度来满足半导体元件的准确度需求。光微影蚀刻处理通常用于在半导体基板上制造电子及光电元件。因此,图案的准确度是决定半导体元件品质的非常重要的因素。
然而,在光微影蚀刻处理之后,存在着主要由光阻溢出预定区域引起的边缘缺陷,例如图案的线宽偏差、线末端缩短、线缺失。通常执行光学邻近校正(Optical proximitycorrection;OPC),预先歪曲遮罩上的图案,最小化OPC,以解决边缘缺陷。然而,在工艺中执行OPC需要很多时间。
实际应用上,需要一种可更有效率形成没有边缘缺陷的图案的方法。
发明内容
本发明的目的在于提供一种形成图案的方法,其可简化工艺,并实现更高品质的半导体元件,其中图案没有边缘缺陷,有着更好的精确度。
本发明中的一方面是关于形成图案的方法,包括以下步骤:提供结构,包括基板以及目标层,其中目标层设置于基板上,以及目标层包括中央区以及周边区;在中央区上形成多个核心图案以及线型分隔图案,其中通过沟槽使线型分隔图案与多个核心图案分隔,其中线型分隔图案的宽度大于50纳米;在周边区上覆盖光阻;移除未覆盖多个核心图案以及未覆盖线型分隔图案的中央区的部分,以在中央区内形成图案;以及移除光阻、线型分隔图案以及多个核心图案,以暴露图案。
在一些实施方式中,结构还包括介于基板以及目标层之间的硬遮罩。
在一些实施方式中,目标层包括氮化硅。
在一些实施方式中,线型分隔图案的宽度为50纳米至150纳米。
在一些实施方式中,多个核心图案以及线型分隔图案的材料包括氧化物。
在一些实施方式中,在中央区上形成多个核心图案以及线型分隔图案的步骤包括执行第一微影蚀刻处理,其中第一微影蚀刻处理包括以下步骤:在遮罩层上形成第一图案化光阻;蚀刻未覆盖第一图案化光阻的遮罩层,以在中央区上形成多个核心图案以及线型分隔图案;以及移除第一图案化光阻。
在一些实施方式中,在中央区上形成多个核心图案以及线型分隔图案的步骤包括在中央区上形成多个线型分隔图案。
在一些实施方式中,其中移除未覆盖多个核心图案以及未覆盖线型分隔图案的中央区的一部分的步骤包括执行第二微影蚀刻处理,以在中央区内形成图案。
在一些实施方式中,其中移除光阻、线型分隔图案以及多个核心图案的步骤包括执行蚀刻处理,以移除线型分隔图案以及多个核心图案。
在一些实施方式中,图案为阵列图案或对准记号。
本发明中的一方面是关于形成对准记号的方法,包括以下步骤:提供结构,包括基板以及目标层,其中目标层设置于基板上,以及目标层包括中央区以及周边区;在中央区上形成多个核心图案以及线型分隔图案,其中通过沟槽使线型分隔图案与多个核心图案分隔,其中线型分隔图案的宽度大于50纳米;在周边区上覆盖光阻;移除未覆盖多个核心图案以及未覆盖线型分隔图案的中央区的部分,以在中央区内形成对准记号;以及移除光阻、线型分隔图案以及多个核心图案,以暴露对准记号。
应当理解,前述的一般性描述和下文的详细描述都是示例,并且旨在提供对所要求保护的本发明的进一步解释。
附图说明
通过阅读以下参考附图对实施方式的详细描述,可以更完整地理解本发明。
图1至图5示例性地描述根据本发明的一些实施方式中的形成图案的流程的透视图;以及
图6示例性地描述根据本发明的一些实施方式中所形成的对准记号的上视图。
主要附图标记说明:
100-基板,200-目标层,220-图案,222-核心特征,240-分隔特征,300-遮罩层,320-图案化遮罩层,322-核心图案,324-线型分隔图案,400-光阻,W1-第一宽度,W2-第二宽度,W3-第三宽度,W4-第四宽度,CA-中央区,PA-周边区。
具体实施方式
可以理解的是,下述内容提供的不同实施方式或实施例可实施本发明的标的不同特征。特定构件与排列的实施例是用以简化本发明而非局限本发明。当然,这些仅是实施例,并且不旨在限制。举例来说,以下所述的第一特征形成于第二特征上的叙述包含两者直接接触,或两者之间隔有其他额外特征而非直接接触。此外,本发明在多个实施例中可重复参考数字及/或符号。这样的重复是为了简化和清楚,而并不代表所讨论的各实施例及/或配置之间的关系。
本说明书中所用的术语一般在本领域以及所使用的上下文中具有通常性的意义。本说明书中所使用的实施例,包括本文中所讨论的任何术语的例子仅是说明性的,而不限制本发明或任何示例性术语的范围和意义。同样地,本发明不限于本说明书中所提供的一些实施方式。
将理解的是,尽管本文可以使用术语第一、第二等来描述各种元件,但是这些元件不应受到这些术语的限制。这些术语用于区分一个元件和另一个元件。举例来说,在不脱离本实施方式的范围的情况下,第一元件可以被称为第二元件,并且类似地,第二元件可以被称为第一元件。如本文所使用,术语“和/或”包含一个或多个相关联的所列项目的任何和所有组合。
术语“包含”、“包括”、“具有”等应理解为开放式,即,意指包括但不限于。
本发明涉及形成图案的方法。具体而言,本发明涉及形成图案的方法,不须经OPC处理,即可避免边缘缺陷(例如部分图案的外观模糊或缺失)。
图1至图5示例性地描述根据本发明的一些实施方式中形成图案的流程的透视图。图6示例性地描述根据本发明的一些实施方式中所形成的对准记号的上视图。
首先,请参阅图1,提供包括基板100以及目标层200的结构,其中目标层200设置在包括中央区CA以及周边区PA的基板100上。在一些实施方式中,基板100的材料与目标层200的材料不同。在一些实施方式中,基板100包括硅(Si)、镓(Ga)、砷化镓(GaAs)、氮化镓(GaN)、应变硅(strained silicon)、硅锗(SiGe)、碳化硅(SiC)、钻石、外延层或其组合。在一些实施方式中,目标层200包括根据所欲形成的元件的类型所选择的材料。目标层200的材料的实施例,包括但不限于,介电材料(例如SiN)、半导体材料、以及导电材料。在一些实施方式中,结构还包括介于基板100以及目标层200的硬遮罩,其中硬遮罩包括单层或是多层的结构.
接下来,请参阅图2,遮罩层300形成于目标层200上,例如在整个目标层200上或是目标层200的中央区CA上。在一些实施方式中,遮罩层300的材料包括氧化物,例如SiO。
请参阅图3,图案化遮罩层300,以形成图案化遮罩层320,以及形成多个核心图案322,以及线型分隔图案324在中央区CA上,其中线型分隔图案324位于中央区CA的边缘上,并通过沟槽与多个核心图案322分隔。换句话说,线型分隔图案324与多个核心图案322相邻。在一些实施方式中,多个核心图案322是相互平行的多个线型图案。例如,多个线型图案由具有第二宽度W2的相同线型图案组成。核心图案322的特征可以根据制造需求调整。在一些实施方式中,线型分隔图案324可以是具有第一宽度W1的线型分隔图案。在一些实施方式中,线型分隔图案324可以由多个相互平行的线型图案置换,并且其中一个与核心图案322相邻的线型图案通过沟槽与多个核心图案322分隔。例如,多个线型图案由具有第一宽度W1的相同线型图案组成。可以根据制造需求来调整线型分隔图案324的特征。在一些实施方式中,多个线型分隔图案324可以分别形成在与多个核心图案322相邻的多个侧边上,例如在与多个核心图案322相邻的两个侧边上,或者在多个核心图案322周围。可以根据制造需求来调整线型分隔图案324的特征。在一些实施方式中,可以利用第一微影蚀刻处理,执行形成多个核心图案322以及线型分隔图案324在中央区CA上的步骤。第一微影蚀刻处理包括设置遮罩层300在目标层200上,形成第一图案化光阻在遮罩层300上,接着蚀刻未覆盖第一图案化光阻的遮罩层300,以形成多个核心图案322以及线型分隔图案324在中央区CA上,然后移除第一图案化光阻。第一图案化光阻可以包括执行,例如但不限于,在半导体制造领域中已知的常规光微影术,所形成的线型。
请参阅图4,提供并覆盖光阻400在周边区PA上。在一些实施方式中,由于光阻400的流动性,光阻400也可以覆盖在与周边区PA相邻的线型分隔图案324的一部分上。也就是说,光阻400的流动性越高,则光阻400覆盖越宽的线型分隔图案324的区域。在一实施方式中,第一宽度W1为50纳米至150纳米。值得注意的是,线型分隔图案324可作为屏障,防止光阻400从线型分隔图案324溢出,并防止覆盖到与部分线型分隔图案324相邻的多个核心图案322。当第一宽度W1增加至大于50纳米,线型分隔图案324可表现出较佳的屏障效果;否则,光阻400可能会覆盖多个核心图案322,进一步对于后续蚀刻处理形成的中央区CA的图案,造成边缘缺陷。在一实施方式中,第一宽度W1可以根据实际需求调整,其中第一宽度W1可以小于150纳米,以节省元件(例如阵列区)的工作空间。在一实施例中,第一宽度W1为50纳米至150纳米,例如50纳米、60纳米、70纳米、80纳米、90纳米、100纳米、110纳米、120纳米、130纳米、140纳米、150纳米或上述数字之间的任何数值。
请参阅图5以及图6,移除未覆盖多个核心图案322以及未覆盖线型分隔图案324的中央区CA的部分,以利用线型分隔图案324以及多个核心图案322作为蚀刻遮罩,在中央区CA形成没有边缘缺陷的图案220。接下来,移除光阻400、线型分隔图案324以及多个核心图案322,以暴露图案220。在目标层200的图案化处理的后,中央区CA包括分隔特征240以及包含多个核心特征222的图案220,其中分隔特征240的第三宽度W3以及多个核心特征222的第四宽度W4,对应着图案化遮罩层320中相对图案的宽度,第一宽度W1以及第二宽度W2。在一些实施方式中,移除未覆盖多个核心图案322以及未覆盖线型分隔图案324的中央区CA的部分的步骤,包括执行第二微影蚀刻处理,以形成图案220在中央区CA内。第二微影蚀刻处理可以类似于第一微影蚀刻处理的工艺来进行。在一些实施方式中,移除光阻400、线型分隔图案324以及多个核心图案322的步骤包括执行蚀刻处理(例如湿蚀刻或干蚀刻),以移除线型分隔图案324以及多个核心图案322。在一些实施方式中,图案220为阵列图案或对准记号。
本发明中的一些实施方式中,也提供形成对准记号的方法,包括以下步骤:提供结构,包括基板以及目标层,其中目标层设置于基板上,以及目标层包括中央区以及周边区;在中央区上形成多个核心图案以及线型分隔图案,其中线型分隔图案通过沟槽与多个核心图案分隔,并且线型分隔图案的宽度大于50纳米;在周边区上覆盖光阻;移除未覆盖多个核心图案以及未覆盖线型分隔图案的中央区的部分,以在中央区内形成对准记号;以及移除光阻、线型分隔图案以及多个核心图案,以暴露对准记号。
总体而言,本发明提供了一种形成图案的方法,其中通过增加光阻屏障的宽度,阻止光阻的溢出,来避免OPE造成的边缘缺陷。根据本发明,通过简化工艺,可以实现更高品质的半导体元件,其中图案没有边缘缺陷,有着更好的精确度。
尽管本发明已根据某些实施方式具体描述细节,其他实施方式也是可行的。因此,所附请求项的精神和范围不应限于本文所记载的实施方式。
本领域技术人员也应当理解,在不脱离本发明的精神和范围的情况下,对于本发明所做的各种修改和变形是可行的。根据前述内容,本发明旨在涵盖可落入权利要求范围内的本发明中的各种修改和变形。

Claims (11)

1.一种形成图案的方法,其特征在于,包含以下步骤:
提供结构,包括基板以及目标层,其中所述目标层设置于所述基板上,以及所述目标层包括中央区以及周边区;
在所述中央区上形成多个核心图案以及线型分隔图案,其中通过沟槽使所述线型分隔图案与所述多个核心图案分隔,其中所述线型分隔图案的宽度大于50纳米;
在周边区上覆盖光阻,由于所述光阻的流动性,所述光阻还覆盖在与所述周边区相邻的所述线型分隔图案的一部分上,所述线型分隔图案防止所述光阻覆盖到与所述线型分隔图案相邻的所述多个核心图案;
移除未覆盖所述多个核心图案以及未覆盖所述线型分隔图案的所述中央区的一部分,以在中央区内形成图案;以及
移除所述光阻、所述线型分隔图案以及所述多个核心图案,以暴露所述图案。
2.如权利要求1所述的方法,其特征在于,所述结构还包括介于所述基板以及所述目标层之间的硬遮罩。
3.如权利要求1所述的方法,其特征在于,所述目标层包括氮化硅。
4.如权利要求1所述的方法,其特征在于,所述线型分隔图案的所述宽度为50纳米至150纳米。
5.如权利要求1所述的方法,其特征在于,所述多个核心图案以及所述线型分隔图案的材料包括氧化物。
6.如权利要求1所述的方法,其特征在于,形成所述多个核心图案以及所述线型分隔图案在所述中央区上的步骤包括:
在所述目标层上设置遮罩层;
在所述遮罩层上形成第一图案化光阻;
蚀刻未覆盖所述第一图案化光阻的所述遮罩层,以在所述中央区上形成所述多个核心图案以及所述线型分隔图案;以及
移除所述第一图案化光阻。
7.如权利要求1所述的方法,其特征在于,形成所述多个核心图案以及所述线型分隔图案在所述中央区上的步骤包括在所述中央区上形成多个线型分隔图案。
8.如权利要求1所述的方法,其特征在于,移除未覆盖所述多个核心图案以及未覆盖所述线型分隔图案的所述中央区的所述部分的步骤包括执行第二微影蚀刻处理,以在中央区上形成所述图案。
9.如权利要求1所述的方法,其特征在于,移除所述光阻、所述线型分隔图案以及所述多个核心图案的步骤包括执行蚀刻处理,以移除所述线型分隔图案以及所述多个核心图案。
10.如权利要求1所述的方法,其特征在于,所述图案为阵列图案。
11.如权利要求1所述的方法,其特征在于,所述图案为对准记号。
CN202010503040.3A 2020-04-22 2020-06-05 形成图案的方法 Active CN113539795B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/855,998 US11502041B2 (en) 2020-04-22 2020-04-22 Method of forming a pattern
US16/855,998 2020-04-22

Publications (2)

Publication Number Publication Date
CN113539795A CN113539795A (zh) 2021-10-22
CN113539795B true CN113539795B (zh) 2024-05-24

Family

ID=78124142

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010503040.3A Active CN113539795B (zh) 2020-04-22 2020-06-05 形成图案的方法

Country Status (3)

Country Link
US (1) US11502041B2 (zh)
CN (1) CN113539795B (zh)
TW (1) TWI749578B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI779990B (zh) * 2022-01-14 2022-10-01 南亞科技股份有限公司 製作半導體元件的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001244163A (ja) * 2000-02-28 2001-09-07 Nec Corp 半導体装置の製造方法
KR20100109026A (ko) * 2009-03-31 2010-10-08 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
CN110021519A (zh) * 2018-01-08 2019-07-16 南亚科技股份有限公司 制造半导体装置的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100554514B1 (ko) * 2003-12-26 2006-03-03 삼성전자주식회사 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법.
US7253118B2 (en) * 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US9536744B1 (en) 2015-12-17 2017-01-03 International Business Machines Corporation Enabling large feature alignment marks with sidewall image transfer patterning
US11092890B2 (en) 2018-07-31 2021-08-17 Samsung Sdi Co., Ltd. Semiconductor resist composition, and method of forming patterns using the composition

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001244163A (ja) * 2000-02-28 2001-09-07 Nec Corp 半導体装置の製造方法
KR20100109026A (ko) * 2009-03-31 2010-10-08 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
CN110021519A (zh) * 2018-01-08 2019-07-16 南亚科技股份有限公司 制造半导体装置的方法

Also Published As

Publication number Publication date
TW202141573A (zh) 2021-11-01
US11502041B2 (en) 2022-11-15
US20210335721A1 (en) 2021-10-28
CN113539795A (zh) 2021-10-22
TWI749578B (zh) 2021-12-11

Similar Documents

Publication Publication Date Title
US10083872B2 (en) Methods for forming Fin field-effect transistors
US10553433B2 (en) Method for preparing a semiconductor structure
US7709275B2 (en) Method of forming a pattern for a semiconductor device and method of forming the related MOS transistor
US9728406B2 (en) Multi materials and selective removal enabled reverse tone process
US8802510B2 (en) Methods for controlling line dimensions in spacer alignment double patterning semiconductor processing
US7939384B2 (en) Eliminating poly uni-direction line-end shortening using second cut
KR20050066176A (ko) 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법.
US10319597B2 (en) Semiconductor device with particular fin-shaped structures and fabrication method thereof
CN110021519B (zh) 制造半导体装置的方法
US12009212B2 (en) Semiconductor device with reduced critical dimensions
CN108666207B (zh) 制作半导体元件的方法
CN113539795B (zh) 形成图案的方法
US10529570B1 (en) Method for preparing a semiconductor structure
US10332749B2 (en) Method for preparing a semiconductor pattern having semiconductor structure of different lengths
US10262862B1 (en) Method of forming fine interconnection for semiconductor devices
CN109979814B (zh) 用于限定从基底突出的鳍的长度的方法
CN109427546B (zh) 半导体结构的制备方法
KR20070113604A (ko) 반도체 소자의 미세패턴 형성방법
US20200052067A1 (en) Semiconductor structure and method for preparing the same
US11444180B2 (en) Method of forming uniform fin features
US20230326789A1 (en) Semiconductor device having air cavity
US20230326904A1 (en) Method of manufacturing semiconductor device having air cavity
CN107017155B (zh) 使目标材料层图案化的方法
KR20100005602A (ko) 반도체 소자의 게이트 패턴 형성방법
US20200411319A1 (en) Semiconductor device structure with a fine pattern and method for forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant