CN114064548A - 一种用于实现exmc与vme通信的总线桥装置 - Google Patents

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Abstract

本发明公开了一种用于实现EXMC与VME通信的总线桥装置，包括CPU模块和FPGA模块；FPGA模块包括顶层模块、时钟管理模块、寄存器管理模块、EXMC总线控制模块、数据宽度控制模块和数据流控制模块。利用顶层模块、时钟管理模块、寄存器管理模块、EXMC总线控制模块、数据宽度控制模块和数据流控制模块的模块拼接进而完成对EXMC总线和VME总线接口信号的实例化，实现EXMC总线和VME总线双向数据流的控制。

Description

一种用于实现EXMC与VME通信的总线桥装置
技术领域
本发明涉及通信技术领域，尤其涉及一种用于实现EXMC与VME通信的总线桥装置。
背景技术
EXMC总线是国产CPU特有的总线访问控制机制。VME总线是一种并行总线，主从访问机制，通常用于背板通信和异步数据传输，有多个总线周期。国产FPGA芯片采用较先进的CMOS工艺和结构，低功耗、低成本，为我国工业技术发展提供可靠支撑和保障。
常用的VME总线桥芯片全由国外芯片公司生产，主要有TSI148、VICx系列、SCV64等，存在通用性差、价格昂贵和卡脖子问题，并且不支持EXMC总线接口，同时国内芯片不具备通过EXMC总线按字访问或按字节访问VME设备的功能，因而需要研制基于国产FPGA芯片的EXMC与VME通信的总线桥装置，实现CPU通过EXMC总线按字访问或按字节访问VME设备的功能。
发明内容
本发明提供一种用于实现EXMC与VME通信的总线桥装置，以克服国内芯片不具备通过EXMC总线按字访问或按字节访问VME设备的功能。
为了实现上述目的，本发明的技术方案是：
一种用于实现EXMC与VME通信的总线桥装置，包括CPU模块和FPGA模块；所述FPGA模块包括TOP顶层模块和子模块，所述子模块包括时钟管理模块PLL、寄存器管理模块REG、EXMC总线控制模块EXMC_CTRL、数据宽度控制模块bit_CTRL和数据流控制模块Data_CTRL；
所述TOP顶层模块用于对EXMC总线和VME总线接口信号映射，同时完成对时钟管理模块PLL、寄存器管理模块REG、EXMC总线控制模块EXMC_CTRL、数据宽度控制模块bit_CTRL和数据流控制模块Data_CTRL各子模块的逻辑连接及调用；
所述时钟管理模块PLL用于时钟管理模块PLL、寄存器管理模块REG、EXMC总线控制模块EXMC_CTRL、数据宽度控制模块bit_CTRL和数据流控制模块Data_CTRL的时钟管理，完成对FPGA输入时钟的分频和倍频，向时钟管理模块PLL、寄存器管理模块REG、EXMC总线控制模块EXMC_CTRL、数据宽度控制模块bit_CTRL和数据流控制模块Data_CTRL输出所需时钟信号；
所述寄存器管理模块REG用于实现总线桥装置寄存器的配置，包括总线桥配置和VME总线复位信号的输出；其中总线桥配置包括数据位宽配置、地址位宽配置和时序配置；
所述EXMC总线控制模块EXMC_CTRL用于采集并判断EXMC总线时序，输出NWAIT信号从而完成与EXMC总线通信交互；
所述数据控制模块bit_CTRL用于EXMC总线与VME总线桥接，实现对VME总线设备按字或按字节访问；
所述数据流控制模块Data_CTRL用于实现EXMC总线和VME总线双向数据流向的判断，即当EXMC总线发起读操作时，数据流向从VME总线指向EXMC总线，当EXMC总线发起写操作时，则数据流向从EXMC总线指向VME总线。
进一步的，所述数据控制模块bit_CTRL包括8位VME数据控制模块M8bit_CTRL和16位VME数据控制模块W16bit_CTRL，CPU通过数据控制模块bit_CTRL实现EXMC总线按字访问或按字节访问VME设备；
所述8位VME数据控制模块M8bit_CTRL用于完成EXMC总线与8位VME总线桥接，实现对VME总线设备按字节读写访问；
所述16位VME数据控制模块W16bit_CTRL用于完成EXMC总线与16位VME总线桥接，实现对VME总线设备按字读写访问。
进一步的，所述TOP顶层模块包括EXMC总线接口和VME总线接口；
所述EXMC总线接口用于采集输入的EXMC总线信号和输出EXMC信号，实现FPGA模块与EXMC总线交互；
所述VME总线接口用于采集输入的VME总线信号和输出VME信号，实现FPGA模块与VME总线交互。
进一步的，所述16位VME数据控制模块M16bit_CTRL通过采集并判断EXMC总线输入信号，控制VME总线输出信号，采集VME总线的输入信号完成与VME设备交互，实现EXMC总线与VME总线桥接，即EXMC总线对VME总线设备按字读写，具体步骤为：
步骤1、若采集VME总线输入BREE信号为0时，装置回到初始状态，不进行按字读写操作；若采集VME总线输入BREE信号为1时，装置对VME设备进行按字读或写操作，执行步骤2或3；
步骤2、当采集EXMC总线信号判断为16位写有效，则输出valid信号进入写空闲状态，并在写空闲状态输出ready信号为1时进入写状态向VME总线写数据，完成数据写操作后进入写等待状态，等待VME总线输入的DTACK信号为0时恢复到初始状态；
步骤3、当采集EXMC总线信号判断为16位读有效，则输出valid信号进入读空闲状态，并在读空闲状态输出ready信号为1时进入读状态从VME总线读数据，完成数据读操作后进入读等待状态，等待VME总线输入的DTACK信号为0时恢复到初始状态。
进一步的，所述8位VME数据控制模块M8bit_CTRL通过采集并判断EXMC总线输入信号，控制VME总线输出信号，采集VME总线的输入信号完成与VME设备交互，实现EXMC总线与VME总线桥接，即EXMC总线对VME总线设备按字节读写，具体步骤为：
步骤4、若采集VME总线输入BREE信号为0时，装置回到初始状态，不进行按字节读写操作；若采集VME总线输入BREE信号为1时，装置对VME设备进行按字节读写操作，8位高字节读写执行步骤5或6，8位低字节读写执行步骤7或8；
步骤5、当采集EXMC总线信号判断为8位高字节写有效时进入高8位写有效状态，输出valid信号为1进入写空闲状态，在写空闲状态输出ready信号为1进入写状态向VME总线写数据，完成数据写操作后进入写等待状态，等待VME总线的DTACK信号为0时恢复到初始状态；
步骤6、当采集EXMC总线信号判断为8位高字节读有效时进入高8位读有效状态，输出valid信号为1进入读空闲状态，在读空闲状态输出ready信号为1进入读状态从VME总线读数据，完成数据读操作后进入读等待状态，等待VME总线的DTACK信号为0时恢复到初始状态；
步骤7、当采集EXMC总线信号判断为8位低字节写有效时进入低8位写有效状态，输出valid信号为1进入写空闲状态，在写空闲状态输出ready信号为1进入写状态向VME总线写数据，完成数据写操作后进入写等待状态，等待VME总线的DTACK信号为0时恢复到初始状态；
步骤8、当采集EXMC总线信号判断为8位低字节读有效时进入低8位读有效状态，输出valid信号为1进入读空闲状态，在读空闲状态输出ready信号为1进入读状态从VME总线读数据，完成数据读操作后进入读等待状态，等待VME总线的DTACK信号为0时恢复到初始状态。
进一步的，若VME总线输入BERR信号为0则装置跳转至起始状态，不进行写和读的操作。
有益效果：
(1)通过利用顶层模块、时钟管理模块、寄存器管理模块、EXMC总线控制模块、数据宽度控制模块和数据流控制模块，完成对EXMC总线和VME总线接口信号的实例化，实现EXMC总线和VME总线双向数据流的控制，即利用国产FPGA芯片可实现EXMC总线和VME总线桥接；
(2)CPU模块通过EXMC总线可以按字(16bit)或按字节(8bit)访问VME从设备；
(3)本装置采用国产芯片和开发软件，避免芯片卡脖子等问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为EXMC与VME通信的总线桥装置结构图；
图2为顶层模块接口信号结构图；
图3为W16bit_CTRL模块EXMC总线16位访问控制流程图；
图4为M8bit_CTRL模块EXMC总线8位访问控制流程图；
图5为数据流控制模块结构图；
图6为EXMC总线控制模块结构图；
图7为寄存器管理模块结构图；
图8为时钟管理模块结构图；
图9为CPU板卡VME通信示意图；
图10为CPU板卡EXMC与VME通信桥装置功能框图。
其中，1、VME背板接口；2、前面板接口；3、VME背板总线。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本实施例提供了一种用于实现EXMC与VME通信的总线桥装置，如图1，一种用于实现EXMC与VME通信的总线桥装置，包括CPU模块和FPGA模块；所述FPGA模块包括TOP顶层模块和子模块，所述子模块包括时钟管理模块PLL、寄存器管理模块REG、EXMC总线控制模块EXMC_CTRL、数据宽度控制模块bit_CTRL和数据流控制模块Data_CTRL；
所述TOP顶层模块用于对EXMC总线和VME总线接口信号映射，同时完成对时钟管理模块PLL、寄存器管理模块REG、EXMC总线控制模块EXMC_CTRL、数据宽度控制模块bit_CTRL和数据流控制模块Data_CTRL各子模块的逻辑连接及调用；
所述时钟管理模块PLL用于时钟管理模块PLL、寄存器管理模块REG、EXMC总线控制模块EXMC_CTRL、数据宽度控制模块bit_CTRL和数据流控制模块Data_CTRL的时钟管理，完成对FPGA输入时钟的分频和倍频，向时钟管理模块PLL、寄存器管理模块REG、EXMC总线控制模块EXMC_CTRL、数据宽度控制模块bit_CTRL和数据流控制模块Data_CTRL输出所需时钟信号；
所述寄存器管理模块REG用于实现总线桥装置寄存器的配置，包括总线桥配置和VME总线复位信号的输出；其中总线桥配置包括数据位宽配置、地址位宽配置和时序配置；
所述EXMC总线控制模块EXMC_CTRL用于采集并判断EXMC总线时序，输出NWAIT信号从而完成与EXMC总线通信交互；
所述数据控制模块bit_CTRL用于EXMC总线与VME总线桥接，实现对VME总线设备按字或按字节访问；
所述数据流控制模块Data_CTRL用于实现EXMC总线和VME总线双向数据流向的判断，即当EXMC总线发起读操作时，数据流向从VME总线指向EXMC总线，当EXMC总线发起写操作时，则数据流向从EXMC总线指向VME总线。
在具体实施例中，所述数据控制模块bit_CTRL包括8位VME数据控制模块M8bit_CTRL和16位VME数据控制模块W16bit_CTRL；
所述8位VME数据控制模块M8bit_CTRL用于完成EXMC总线与8位VME总线桥接，实现对VME总线设备按字节读写访问；包括高8位BYTE(0)和低8位BYTE(1)的VME总线数据读写；
所述16位VME数据控制模块W16bit_CTRL用于完成EXMC总线与16位VME总线桥接，实现对VME总线设备按字读写访问。
在具体实施例中，所述TOP顶层模块包括EXMC总线接口和VME总线接口；
所述EXMC总线接口用于采集输入的EXMC总线信号和输出EXMC信号，实现FPGA模块与EXMC总线交互；
所述VME总线接口用于采集输入的VME总线信号和输出VME信号，实现FPGA模块与VME总线交互。
在具体实施例中，TOP顶层模块接口信号结构如图2所示，图2左侧为EXMC总线信号，图2右侧为VME总线信号，VME总线各信号含义如下表1所示。TOP模块为FPGA设计顶层模块，用于实现对EXMC总线和VME总线接口信号的实例化，同时完成对各子模块拼接。其中EXMC总线接口用于采集EXMC总线信号包括EXMC地址线、EXMC数据线和EXMC控制线，输出NWAIT信号。
表1
信号名称 含义
VAM_OUT_OEn 地址修改码输出使能
VAM_OUT_DIR 地址修改码方向
VAMB 地址修改码
VDB VME数据总线
VAB VME地址总线
LWORD VME字节使能
VDB_OUT_DIR 数据总线方向控制
ADB_OUT_OEn 地址和数据线使能
DS_OUT_OE 数据选通使能
DS0 数据选通0
DS1 数据选通1
VAB_OUT_DIR 地址总线方向控制
AS_OUT_OE 地址选通使能
AS 地址选通
WRITEL 低电平为写，高电平为读
DTACK 数据传送确认
BERR 总线错误
SYSRESET_OUT 复位
AS_IN_OE 地址选通
SYSFAIL_OUT 系统错误
SYSFAIL_IN 系统错误
SYSRESET_IN 复位
VACFAIL 供电失败
IRQ1 中断请求1
IRQ2 中断请求2
IACK_IN 中断确认
在具体实施例中，W16bit_CTRL模块EXMC总线16位访问控制流程如图3所示，从起始状态开始，判断EXMC总线的读写情况，若采集VME总线输入BREE信号为0时则回到起始状态，否则进入读写判断。当采集判断EXMC总线为写时状态进入16位写有效状态，输出valid信号为1并进入写空闲状态，在写空闲状态输出ready信号为1时进入写状态向VME总线写数据，完成数据写操作后进入写等待状态，等待VME总线的DTACK信号为0时恢复到初始状态；当采集判断EXMC总线为读时状态进入16位读有效状态，输出valid信号为1并进入读空闲状态，在读空闲状态输出ready信号为1时进入读状态从VME总线读数据，完成数据读操作后进入读等待状态，等待VME总线的DTACK信号为0时恢复到初始状态。在上述的任一状态中若采集VME总线输入BERR信号为0则跳转至起始状态。
在具体实施例中，W8bit_CTRL模块EXMC总线8位访问控制流程如图4所示，从起始状态开始，判断EXMC总线的读写情况，若采集VME总线输入BREE信号为0时则回到起始状态，否则进行读写判断。当采集EXMC总线判断为8位高字节BYTE(0)写有效时进入8位BYTE(0)写有效状态，输出valid信号为1并进入写空闲状态，在写空闲状态输出ready信号为1时进入写状态向VME总线写数据，完成数据写操作后进入写等待状态，等待VME总线的DTACK信号为0时恢复到初始状态；当采集EXMC总线判断为8位高字节BYTE(0)读有效时进入8位BYTE(0)读有效状态，输出valid信号为1并进入读空闲状态，在读空闲状态输出ready信号为1时进入读状态从VME总线读数据，完成数据读操作后进入读等待状态，等待VME总线的DTACK信号为0时恢复到初始状态；当采集EXMC总线判断为8位低字节BYTE(1)写有效时进入8位BYTE(1)写有效状态，输出valid信号为1并进入写空闲状态，在写空闲状态输出ready信号为1时进入写状态向VME总线写数据，完成数据写操作后进入写等待状态，等待VME总线的DTACK信号为0时恢复到初始状态；当采集EXMC总线判断为8位低字节BYTE(1)读有效时进入8位BYTE(1)读有效状态，输出valid信号为1并进入读空闲状态，在读空闲状态输出ready信号为1时进入读状态从VME总线读数据，完成数据读操作后进入读等待状态，等待VME总线的DTACK信号为0时恢复到初始状态；在上述的任一状态中若采集VME总线输入BERR信号为0则跳转至起始状态。
在具体实施例中，数据流控制模块结构如图5所示，信号含义如下表2所示。该模块通过采集EXMC信号实现EXMC总线和VME总线数据流向的控制。当采集EXMC_NWCS信号(或EXMC_NMCS信号)和EXMC_NWR信号为低，且EXMC_NBL0信号和EXMC_NBL1信号(或EXMC_NBL0信号和EXMC_NBL1信号之一)为低，则数据由EXMC流向VME；当采集EXMC_NWCS信号(或EXMC_NMCS信号)和EXMC_NRD信号为低，且EXMC_NBL0信号和EXMC_NBL1信号(或EXMC_NBL0信号和EXMC_NBL1信号之一)为低，则数据由VME流向EXMC。
表2
信号名称 含义
EXMC_NMCS EXMC总线片选(8位)
EXMC_NWCS EXMC总线片选(16位)
EXMC_NWR EXMC总线写
EXMC_NRD EXMC总线读
EXMC_NBL0 EXMC总线低8位选通
EXMC_NBL1 EXMC总线高8位选通
EXMC_D EXMC总线数据线
dataout EXMC总线输出数据
datain EXMC总线输入数据
vdatain VME总线输入数据
vdataout VME总线输出数据
VDB VME总线数据线
在具体实施例中，EXMC总线控制模块结构如图6所示，信号含义如下表3所示。该模块通过判断EXMC总线时序并输出NWAIT信号从而完成与EXMC总线通信握手。当RES为高电平，当采集EXMC_NWCS信号(或EXMC_NMCS信号)为低，输出NWAIT信号为0，若再采集DTACK信号为低，则输出NWAIT信号为1，完成与EXMC总线握手。
表3
信号名称 含义
RES 复位
EXMC_NMCS EXMC总线片选(8位)
EXMC_NWCS EXMC总线片选(16位)
DTACK VME确认
NWAIT EXMC等待
在具体实施例中，寄存器管理模块结构如图7所示，用于总线桥装置读写寄存器功能实现，包括总线桥配置功能(数据位宽配置、地址位宽配置、时序配置)和VME总线复位信号的输出。通过采集EXMC地址线、EXMC数据线、读/写信号、W16/M8片选信号，实现总线桥配置和RES复位信号的输出。
在具体实施例中，时钟管理模块结构如图8所示，用于各子模块的时钟管理，完成对FPGA输入时钟的分频和倍频，向各子模块输出所需时钟。通过采集FPGA的32M输入时钟，进行倍频生成96M时钟；同时对采集的32时钟倍频生成400M时钟，再对400M时钟16分频生成25M时钟，再对25M时钟倍频生成50M时钟。生成的96M时钟和50M时钟作为其余子模块时钟基准。
国产MVB/WTB网关用于实现MVB协议和WTB协议转换，完成不同编组列车的重联。MVB/WTB网关的CPU板卡通过VME背板分别与MVB板卡和WTB板卡通信，CPU板卡作为VME主设备，而MVB板卡和WTB板卡为从设备。其中，CPU板卡按字(16bit)访问WTB板卡，按字节(8bit)访问MVB板卡。VME通信示意如图9所示。本发明是在CPU板卡的国产FPGA芯片实现EXMC总线和VME总线通信协议桥接，解决CPU板卡的ARM芯片通过EXMC总线按字(16bit)访问或按字节(8bit)访从设备问题。
本装置原理如图10所示。在国产FPGA芯片实现EXMC至VME通信的总线桥接。ARM芯片型号GD32F450的EXMC总线是GD32系列(兆易创新)特有的总线访问控制机制；FPGA采用PGL25(紫光同创)芯片，用来实现EXMC总线和VME总线桥接，并通过VME驱动电路访问VME总线从设备，完成VME总线设备间通信控制。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (6)

1.一种用于实现EXMC与VME通信的总线桥装置，其特征在于：包括CPU模块和FPGA模块；所述FPGA模块包括TOP顶层模块和子模块，所述子模块包括时钟管理模块PLL、寄存器管理模块REG、EXMC总线控制模块EXMC_CTRL、数据宽度控制模块bit_CTRL和数据流控制模块Data_CTRL；
所述TOP顶层模块用于对EXMC总线和VME总线接口信号映射，同时完成对时钟管理模块PLL、寄存器管理模块REG、EXMC总线控制模块EXMC_CTRL、数据宽度控制模块bit_CTRL和数据流控制模块Data_CTRL各子模块的逻辑连接及调用；
所述时钟管理模块PLL用于时钟管理模块PLL、寄存器管理模块REG、EXMC总线控制模块EXMC_CTRL、数据宽度控制模块bit_CTRL和数据流控制模块Data_CTRL的时钟管理，完成对FPGA输入时钟的分频和倍频，向时钟管理模块PLL、寄存器管理模块REG、EXMC总线控制模块EXMC_CTRL、数据宽度控制模块bit_CTRL和数据流控制模块Data_CTRL输出所需时钟信号；
所述寄存器管理模块REG用于实现总线桥装置寄存器的配置，包括总线桥配置和VME总线复位信号的输出；其中总线桥配置包括数据位宽配置、地址位宽配置和时序配置；
所述EXMC总线控制模块EXMC_CTRL用于采集并判断EXMC总线时序，输出NWAIT信号从而完成与EXMC总线通信交互；
所述数据控制模块bit_CTRL用于EXMC总线与VME总线桥接，实现对VME总线设备按字或按字节访问；
所述数据流控制模块Data_CTRL用于实现EXMC总线和VME总线双向数据流向的判断，即当EXMC总线发起读操作时，数据流向从VME总线指向EXMC总线，当EXMC总线发起写操作时，则数据流向从EXMC总线指向VME总线。
2.如权利要求1所述的一种用于实现EXMC与VME通信的总线桥装置，其特征在于：所述数据控制模块bit_CTRL包括8位VME数据控制模块M8bit_CTRL和16位VME数据控制模块W16bit_CTRL，CPU通过数据控制模块bit_CTRL实现EXMC总线按字访问或按字节访问VME设备；
所述8位VME数据控制模块M8bit_CTRL用于完成EXMC总线与8位VME总线桥接，实现对VME总线设备按字节读写访问；
所述16位VME数据控制模块W16bit_CTRL用于完成EXMC总线与16位VME总线桥接，实现对VME总线设备按字读写访问。
3.如权利要求2所述的一种用于实现EXMC与VME通信的总线桥装置，其特征在于：所述TOP顶层模块包括EXMC总线接口和VME总线接口；
所述EXMC总线接口用于采集输入的EXMC总线信号和输出EXMC信号，实现FPGA模块与EXMC总线交互；
所述VME总线接口用于采集输入的VME总线信号和输出VME信号，实现FPGA模块与VME总线交互。
4.如权利要求3所述的一种用于实现EXMC与VME通信的总线桥装置，其特征在于：所述16位VME数据控制模块M16bit_CTRL通过采集并判断EXMC总线输入信号，控制VME总线输出信号，采集VME总线的输入信号完成与VME设备交互，实现EXMC总线与VME总线桥接，即EXMC总线对VME总线设备按字读写，具体步骤为：
步骤1、若采集VME总线输入BREE信号为0时，装置回到初始状态，不进行按字读写操作；若采集VME总线输入BREE信号为1时，装置对VME设备进行按字读或写操作，执行步骤2或3；
步骤2、当采集EXMC总线信号判断为16位写有效，则输出valid信号进入写空闲状态，并在写空闲状态输出ready信号为1时进入写状态向VME总线写数据，完成数据写操作后进入写等待状态，等待VME总线输入的DTACK信号为0时恢复到初始状态；
步骤3、当采集EXMC总线信号判断为16位读有效，则输出valid信号进入读空闲状态，并在读空闲状态输出ready信号为1时进入读状态从VME总线读数据，完成数据读操作后进入读等待状态，等待VME总线输入的DTACK信号为0时恢复到初始状态。
5.如权利要求4所述的一种用于实现EXMC与VME通信的总线桥装置，其特征在于：所述8位VME数据控制模块M8bit_CTRL通过采集并判断EXMC总线输入信号，控制VME总线输出信号，采集VME总线的输入信号完成与VME设备交互，实现EXMC总线与VME总线桥接，即EXMC总线对VME总线设备按字节读写，具体步骤为：
步骤4、若采集VME总线输入BREE信号为0时，装置回到初始状态，不进行按字节读写操作；若采集VME总线输入BREE信号为1时，装置对VME设备进行按字节读写操作，8位高字节读写执行步骤5或6，8位低字节读写执行步骤7或8；
步骤5、当采集EXMC总线信号判断为8位高字节写有效时进入高8位写有效状态，输出valid信号为1进入写空闲状态，在写空闲状态输出ready信号为1进入写状态向VME总线写数据，完成数据写操作后进入写等待状态，等待VME总线的DTACK信号为0时恢复到初始状态；
步骤6、当采集EXMC总线信号判断为8位高字节读有效时进入高8位读有效状态，输出valid信号为1进入读空闲状态，在读空闲状态输出ready信号为1进入读状态从VME总线读数据，完成数据读操作后进入读等待状态，等待VME总线的DTACK信号为0时恢复到初始状态；
步骤7、当采集EXMC总线信号判断为8位低字节写有效时进入低8位写有效状态，输出valid信号为1进入写空闲状态，在写空闲状态输出ready信号为1进入写状态向VME总线写数据，完成数据写操作后进入写等待状态，等待VME总线的DTACK信号为0时恢复到初始状态；
步骤8、当采集EXMC总线信号判断为8位低字节读有效时进入低8位读有效状态，输出valid信号为1进入读空闲状态，在读空闲状态输出ready信号为1进入读状态从VME总线读数据，完成数据读操作后进入读等待状态，等待VME总线的DTACK信号为0时恢复到初始状态。
6.如权利要求4和5所述的一种用于实现EXMC与VME通信的总线桥装置，其特征在于：若VME总线输入BERR信号为0则装置跳转至起始状态，不进行写和读的操作。
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