CN114006623A - 匹配电路 - Google Patents

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CN114006623A CN202010938802.2A CN202010938802A CN114006623A CN 114006623 A CN114006623 A CN 114006623A CN 202010938802 A CN202010938802 A CN 202010938802A CN 114006623 A CN114006623 A CN 114006623A
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陈智圣
赖畇茿
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Abstract

一种匹配电路包含输入端、输出端、第一电容、第一组开关装置、第二电容及第二组开关装置。第一电容包含第一端，耦接于输入端及输出端之间，及第二端。第一组开关装置包含第一端，耦接于第一电容的第二端，及第二端，耦接于参考端。第二电容包含第一端，耦接于第一电容的第二端与第一组开关装置的第一端之间，及第二端。第二组开关装置包含第一端，耦接于第二电容的第二端，及第二端，耦接于参考端。第一组开关装置包含复数个彼此串联的第一晶体管，第二组开关装置包含复数个彼此串联的第二晶体管。

Description

匹配电路
技术领域
本发明关于匹配电路，特别是一种用于射频通讯系统的匹配电路。
背景技术
在通讯系统中，数据会被载于射频信号以进行无线传输。然而在进行无线传输前，从信号源至负载的传输中，由于信号源的输出阻抗及负载的输入阻抗可能不同，射频信号会因为阻抗失配而引起信号反射，导致功率的损耗。因此匹配电路会安插于信号源及负载之间以减少射频信号的信号反射及达成最大功率传输。
习知的匹配电路中使用多条并联的电容分支，及藉由从多条并联的电容分支中选择一或多条电容分支来提供多个阻抗。然而为了有效隔绝未选择的电容分支，习知的匹配电路在某条电容分支中使用多个具有相同数目的叠接晶体管，因此难以减小匹配电路的面积，且增加制造成本。
发明内容
本发明实施例提供一种匹配电路，包含输入端、输出端、第一电容、第一组开关装置、第二电容及第二组开关装置。第一电容包含第一端，耦接于输入端及输出端之间，及第二端。第一组开关装置包含第一端，耦接于第一电容的第二端，及第二端，耦接于参考端。第二电容包含第一端，耦接于第一电容的第二端与第一组开关装置的第一端之间，及第二端。第二组开关装置包含第一端，耦接于第二电容的第二端，及第二端，耦接于参考端。第一组开关装置包含复数个彼此串联的第一晶体管，第二组开关装置包含复数个彼此串联的第二晶体管，复数个第一晶体管的数量与复数个第二晶体管的数量不同。
本发明实施例提供一种匹配电路，包含输入端、输出端、第一阻抗性组件、第一组开关装置、第二阻抗性组件及第二组开关装置。第一阻抗性组件包含第一端，耦接于输入端及输出端之间，及第二端。第一组开关装置包含第一端，耦接于第一阻抗性组件的第二端，及第二端，耦接于参考端。第二阻抗性组件包含第一端，耦接于第一阻抗性组件的第二端与第一组开关装置的第一端之间，及第二端。第二组开关装置包含第一端，耦接于第二阻抗性组件的第二端，及第二端，耦接于参考端。第一组开关装置包含复数个彼此串联的第一晶体管，第二组开关装置包含复数个彼此串联的第二晶体管，复数个第一晶体管的数量与复数个第二晶体管的数量不同。
附图说明
图1为本发明实施例中一种匹配电路的电路图。
图2为本发明实施例中另一种匹配电路的电路图。
图3为本发明实施例中另一种匹配电路的电路图。
图4为本发明实施例中另一种匹配电路的电路图。
符号说明
1,2,3,4:匹配电路
10,14,20,22:电容
30,34,42,50:阻抗性组件
12:第一组开关装置
16:第二组开关装置
24:第三组开关装置
Cdg:漏极至栅极寄生电容
Cgs:栅极至源极寄生电容
N1:输入端
N2:输出端
N3:参考端
M11至M1i:第一晶体管
M21至M2j:第二晶体管
M31至M3k:第三晶体管
GND:参考电压
Srf:射频信号
SW1,SW2,SW3:控制信号
具体实施方式
图1为本发明实施例中一种匹配电路1的电路图。匹配电路1可提供多个电容值，及可选择其中一个电容值以进行信号源及负载之间的阻抗匹配，使射频信号Srf的功率能在信号源及负载之间得以有效传递。信号源可为前级电路，例如是功率放大器、低噪声放大器、天线或其他射频电路，及负载可为后级电路，例如是功率放大器、低噪声放大器、天线或其他射频电路。射频信号Srf例如可具有4V的振幅及2.3-2.5GHz的频率。
匹配电路1可包含输入端N1、输出端N2、电容10、第一组开关装置12、电容14及第二组开关装置16。输入端N1可耦接于信号源，及输出端N2可耦接于负载。电容10包含第一端，耦接于输入端N1及输出端N2之间，及第二端。第一组开关装置12包含第一端，耦接于电容10的第二端，及第二端，耦接于参考端N3。参考端N3可提供参考电压GND，参考电压GND可为0V或其他固定电压。电容14包含第一端，耦接于电容10的第二端与第一组开关装置12的第一端之间，及第二端。第二组开关装置16包含第一端，耦接于电容14的第二端，及第二端，耦接于参考端N3。
电容10可具有电容值C1，电容14可具有电容值C2。电容值C1及C2可相同或不同。例如，电容值C1可为a，电容值C2可为2a。
第一组开关装置12包含复数个彼此串联的第一晶体管M11至M1i，i为第一晶体管M11至M1i的数量，且i为正整数。第一组开关装置12可依据开关控制信号SW1而控制电容10的第二端至参考端N3之间的耦接。控制信号SW1可被设为致能位准或失能位准。当控制信号SW1被设为致能位准时，第一晶体管M11至M1i可导通以将电容10的第二端耦接至参考端N3；当控制信号SW1被设为失能位准时，第一晶体管M11至M1i可截止以将电容10的第二端从参考端N3隔绝。致能位准可为高位准，例如0.7V；失能位准可为低位准，例如0V。第二组开关装置16包含复数个彼此串联的第二晶体管M21至M2j，j为第二晶体管M21至M2j的数量，且j为正整数。第二组开关装置16可依据开关控制信号SW2而控制电容14的第二端至参考端N3之间的耦接。控制信号SW2可被设为致能位准或失能位准。当控制信号SW2被设为致能位准时，第二晶体管M21至M2j可导通以将电容14的第二端耦接至参考端N3；当控制信号SW1被设为失能位准时，第二晶体管M21至M2j可截止以将电容14的第二端从参考端N3隔绝。第一晶体管M11至M1i及第二晶体管M21至M2j可为大小相同的N型金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistor,MOSFET)。在一些实施例中，第一晶体管M11至M1i及第二晶体管M21至M2j可为大小相同的P型MOSFETs，致能位准可为低位准，失能位准可为高位准。
由于每个第一晶体管M11至M1i的漏极至栅极之间具有漏极至栅极寄生电容Cdg，且栅极至源极之间具有栅极至源极寄生电容Cgs，就算控制信号SW1被设为失能位准，射频信号Srf的电压仍可经由电容10及第一晶体管M11至M1i各自的漏极至栅极寄生电容Cdg与栅极至源极寄生电容Cgs耦合至参考端N3。若第一晶体管M11至M1i的数量i不足及/或射频信号Srf的电压振幅过大，导致电压经由电容10及第一晶体管M11至M1i各自的漏极至栅极寄生电容Cdg与栅极至源极寄生电容Cgs耦合至参考端N时，第一晶体管M11至M1i的栅极及源极之间的各自压差可能会超出临界电压，使得第一晶体管M11至M1i无法实质上被截止，且电容10的第二端无法与参考端N3实质上隔绝。因此第一晶体管M11至M1i的数量i可设置为足以使电容10的第二端实质上与参考端N3隔绝，举例而言，当射频信号Srf的功率为36dBm时，数量i可设置为12，以使当控制信号SW1被设为失能位准时，电容10的第二端实质上与参考端N3隔绝。数量i可与匹配电路1运作时电容10的第二端至参考端N3之间的最大跨压成正相关，举例而言，当最大跨压为4V时，数量i可为12，当最大跨压为(4/3)V时，数量i可为4(＝12/3)。第一晶体管M11至M1i的数量i与第二晶体管M21至M2j的数量j可不同。在一些实施例中，第一晶体管M11至M1i的数量i可大于第二晶体管M21至M2j的数量j。举例而言，当电容值C1为a及电容值C2为2a时，数量i可为4，数量j可为1。在一些实施例中，第二组开关装置16可用来提供更准确的匹配阻抗。而在另一些实施例中，第二组开关装置16可选择性地从匹配电路1移除而使电容14耦接于参考端N3，以更进一步缩小匹配电路1的面积。
依据第一组开关装置12及第二组开关装置16的状态，匹配电路1可设置于第一模式或第二模式，分别提供相应的等效电容值，如表1所示:
表1
Figure BDA0002672913040000061
在第一模式时，第一组开关装置12可被截止及第二组开关装置16可被导通，以将电容10及14设置为串联，及使匹配电路1提供第一模式的等效电容值(1/C1+1/C2)-1。第一模式的等效电容值可依据电容值C1及C2导出。举例而言，当电容值C1为a及电容值C2为2a时，第一模式的等效电容值可为(2/3)a。
在第二模式时，第一组开关装置12可被导通，及第二组开关装置16可被导通或截止，以将电容10的第二端耦接至参考端N3，及使匹配电路1提供第二模式的等效电容值C1。举例而言，当电容值C1为a时，第二模式的等效电容值可为a。第二模式的等效电容值(a)大于第一模式的等效电容值((2/3)a)。
在一些实施例中，第一模式可对应第一频率，第二模式可对应第二频率，及/或第二频率大于第一频率。举例而言，第一频率可为2.3GHz，第二频率可为2.4GHz。当射频信号Srf为2.3GHz时，匹配电路1可被设置于第一模式以针对2.3GHz的射频信号Srf进行阻抗匹配；当射频信号Srf为2.4GHz时，匹配电路1可被设置于第二模式以针对2.4GHz的射频信号Srf进行阻抗匹配。在另一些实施例中，可针对匹配电路1的前级电路的输出阻抗而分别设定匹配电路1的运作模式。举例而言，前级电路的输出阻抗可为开启阻抗或关闭阻抗。当前级电路的输出阻抗为开启阻抗时，可被设置于第一模式以针对开启阻抗进行阻抗匹配；当前级电路的输出阻抗为关闭阻抗时，可被设置于第二模式以针对关闭阻抗进行阻抗匹配。又一实施例中，亦可针对匹配电路1的后级电路的输入阻抗而分别设定匹配电路1的运作模式。
匹配电路1藉由第一晶体管M11至M1i控制电容10的第二端与参考端N3的隔绝，藉由第二晶体管M21至M2j控制电容14的第二端与参考端N3的隔绝，由于电容14的第二端与参考端N3之间的最大跨压小于电容10的第二端与参考端N3之间的最大跨压，第二晶体管M21至M2j的数量j小于第一晶体管M11至M1i的数量i。与相关技术中从多条并联电容分支中进行选择以产生不同匹配阻抗的方式相比，匹配电路1中使用的总共晶体管数量(i+j)较少，因此可缩小匹配电路1的面积，减低制造成本。此外，与相关技术的匹配电路相比，由于匹配电路1的总共晶体管数量(i+j)减少，在达到与相关技术的匹配电路相等的等效电阻值的情况下，第一晶体管M11至M1i及第二晶体管M21至M2j的晶体管大小可缩小，进一步缩小匹配电路1的面积。
图2为本发明实施例中另一种匹配电路2的电路图。匹配电路2与匹配电路1的主要差异在于另包含电容20、电容22及第三组开关装置24。以下针对电容20、电容22及第三组开关装置24进行解释。
电容20包含第一端，耦接于输入端N1，及第二端，耦接于参考端N3。电容22包含第一端，耦接于14电容的第二端与第二组开关装置16的第一端之间，及第二端。第三组开关装置24包含第一端，耦接于电容22的第二端，及第二端，耦接于参考端N3。
电容20可具有电容值b，电容22可具有电容值C3。电容值b可大于电容值C1至C3。电容值C1至C3可相同或不同。例如，电容值C1可为a，电容值C2可为2a，电容值C3可为(2/3)a。
第三组开关装置24包含第三晶体管M31。在一些实施例中，第三组开关装置24包含第三晶体管M31至M3k，k为第三晶体管M31至M3k的数量，且k为正整数。第一晶体管M11至M1i的数量i及/或第二晶体管M21至M2j的数量j可大于第三晶体管M31至M3k的数量k。在一些实施例中，第三组开关装置24可用来提供更准确的匹配阻抗。而在另一些实施例中，第三组开关装置24可选择性地从匹配电路2移除而使电容22的第二端耦接于参考端N3，以更进一步缩小匹配电路1的面积。以图2为例，第三组开关装置24包含一个第三晶体管M31，第三组开关装置24可依据开关控制信号SW3而控制电容22的第二端至参考端N3之间的耦接。控制信号SW3可被设为致能位准或失能位准。当控制信号SW3被设为致能位准时，第三晶体管M31可导通以将控制电容22的第二端耦接至参考端N3；当控制信号SW3被设为失能位准时，第三晶体管M31可截止以将电容22的第二端从参考端N3隔绝。第三晶体管M31、第一晶体管M11至M1i及第二晶体管M21至M2j可为大小相同的N型MOSFETs。在一些实施例中，第三晶体管M31、第一晶体管M11至M1i及第二晶体管M21至M2j可为大小相同的P型MOSFETs。
依据第一组开关装置12、第二组开关装置16及第三组开关装置24的状态，匹配电路2可设置于第四模式、第五模式或第六模式，分别提供相应的等效电容值，如表2所示:
表2
Figure BDA0002672913040000091
在第四模式时，第一组开关装置12可被截止、第二组开关装置16可被截止及第三组开关装置24可被导通，以将电容10、14及22设置为串联，及使匹配电路2提供第四模式的等效电容值b+(1/C1+1/C2+1/C3)-1。第四模式的等效电容值可依据电容值b、C1、C2及C3导出。举例而言，当电容值C1为a、电容值C2为2a及电容值C3为(2/3)a时，第四模式的等效电容值可为b+(1/3)a。
在第五模式时，第一组开关装置12可被截止，第二组开关装置16可被导通，及第三组开关装置24可被导通或截止，以将电容10及14设置为串联，及以使匹配电路2提供第五模式的等效电容值b+(1/C1+1/C2)-1。第五模式的等效电容值可依据电容值b、C1及C2导出。举例而言，当电容值C1为a及电容值C2为2a时，第五模式的等效电容值可为b+(2/3)a。第五模式的等效电容值(b+(2/3)a)大于第四模式的等效电容值(b+(1/3)a)。
在第六模式时，第一组开关装置12可被导通，第二组开关装置16可被导通或截止，第三组开关装置24可被导通或截止，以使匹配电路2提供第六模式的等效电容值b+C1。举例而言，当电容值C1为a时，第六模式的等效电容值可为(b+a)。第六模式的等效电容值(b+a)大于第五模式的等效电容值(b+(2/3)a)。当第一组开关装置12可被导通时，无论第二组开关装置14及第三组开关装置24被导通或截止，匹配电路2都可产生等效电容值(b+a)。
在一些实施例中，第三模式对应第三频率，及/或第三频率大于第二频率。举例而言，第一频率可为2.3GHz，第二频率可为2.4GHz，第三频率可为2.5GHz。当射频信号Srf为2.3GHz时，匹配电路2可被设置于第四模式以针对2.3GHz的射频信号Srf进行阻抗匹配；当射频信号Srf为2.4GHz时，匹配电路2可被设置于第五模式以针对2.4GHz的射频信号Srf进行阻抗匹配；当射频信号Srf为2.5GHz时，匹配电路2可被设置于第六模式以针对2.5GHz的射频信号Srf进行阻抗匹配。在另一些实施例中，亦可针对匹配电路2的前级电路之输出阻抗而分别设定匹配电路2的运作模式。
虽然匹配电路2从电容10及第一组开关装置12、电容14及第二组开关装置16、及电容22及第三组开关装置24三个阻抗分支中选择以提供三个等效电容值，在本发明的其他实施例中也可依据相同原则包含更多阻抗分支，及从所有阻抗分支中选择以提供更多个等效电容值。
与相关技术中从多条并联电容分支中进行选择以产生不同匹配阻抗的方式相比，匹配电路2中使用的总共晶体管数量(i+j+1)较少，因此可缩小晶体管大小，缩小匹配电路1的面积，及/或减低制造成本。
虽然上述实施例的匹配电路1与匹配电路2是以电容10、14、20与22作为说明，但在本发明的其他实施例中也可用其他的阻抗性组件代替电容，例如是电阻或电感。图3为本发明实施例中另一种匹配电路2的电路图。匹配电路3与匹配电路1的主要差异在于电容10、电容14分别以阻抗性组件30、阻抗性组件34取代。匹配电路1可包含输入端N1、输出端N2、阻抗性组件30、第一组开关装置12、阻抗性组件34及第二组开关装置16。输入端N1可耦接于信号源，及输出端N2可耦接于负载。阻抗性组件30包含第一端，耦接于输入端N1及输出端N2之间，及第二端。第一组开关装置12包含第一端，耦接于阻抗性组件30的第二端，及第二端，耦接于参考端N3。参考端N3可提供参考电压GND。阻抗性组件34包含第一端，耦接于阻抗性组件30的第二端与第一组开关装置12的第一端之间，及第二端。第二组开关装置16包含第一端，耦接于阻抗性组件34的第二端，及第二端，耦接于参考端N3。第一组开关装置12包含复数个彼此串联的第一晶体管M11至M1i，第二组开关装置16包含复数个彼此串联的第二晶体管M21至M2j，复数个第一晶体管的数量i与该复数个第二晶体管之数量j不同。在第一模式时，第一组开关装置12被截止以使匹配电路3提供一第一等效匹配阻抗；在第二模式时，第一组开关装置12被导通以使匹配电路3提供一第二等效匹配阻抗。第二等效匹配阻抗与第一等效匹配阻抗不同。匹配电路4与匹配电路2的主要差异在于电容10、电容14、电容22、电容20分别以阻抗性组件30、阻抗性组件34、阻抗性组件42、阻抗性组件50取代。阻抗性组件50包含第一端，耦接于输入端N1，及第二端，耦接于参考端N3。阻抗性组件42包含第一端，耦接于14阻抗性组件的第二端与第二组开关装置16的第一端之间，及第二端。第三组开关装置24包含第一端，耦接于阻抗性组件42的第二端，及第二端，耦接于参考端N3。第三组开关装置24包含至少一个第三晶体管M31或复数个彼此串联的第三晶体管M31至M3k，复数个第一晶体管的数量i、复数个第二晶体管的数量j与第三晶体管的数量k皆不同。在第四模式时，第一组开关装置12被截止及第二组开关装置16被截止以使匹配电路4提供第一等效匹配阻抗；在第五模式时，第一组开关装置12被截止及第二组开关装置16被导通以使匹配电路4提供第二等效匹配阻抗。在第六模式时，第一组开关装置12被导通以使匹配电路4提供第三等效匹配阻抗。第一等效匹配阻抗、第二等效匹配阻抗与第三等效匹配阻抗皆不同。阻抗性组件例如可为电容性组件、电阻性组件、或电感性组件及其组合，亦可达到前述实施例的功效。
以上所述仅为本发明的较佳实施例，凡依本发明申请权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种匹配电路，其特征在于，包含:
一输入端及一输出端；
一第一电容，包含一第一端，耦接于该输入端及该输出端之间，及一第二端；
一第一组开关装置，包含一第一端，耦接于该第一电容的该第二端，及一第二端，耦接于一参考端；
一第二电容，包含一第一端，耦接于该第一电容的该第二端与该第一组开关装置的该第一端之间，及一第二端；及
一第二组开关装置，包含一第一端，耦接于该第二电容的该第二端，及一第二端，耦接于该参考端；
其中该第一组开关装置包含复数个彼此串联的第一晶体管，该第二组开关装置包含复数个彼此串联的第二晶体管，该复数个第一晶体管的一数量与该复数个第二晶体管的一数量不同。
2.如权利要求1所述的匹配电路，其特征在于，其中该复数个第一晶体管的该数量大于该复数个第二晶体管的该数量。
3.如权利要求1所述的匹配电路，其特征在于，另包含:
一第三电容，包含一第一端，耦接于该输入端，及一第二端，耦接于该参考端。
4.如权利要求1所述的匹配电路，其特征在于，其中:
在一第一模式时，该第一组开关装置被截止以使该匹配电路提供一第一等效电容值；及
在一第二模式时，该第一组开关装置被导通以使该匹配电路提供一第二等效电容值，该第二等效电容值大于该第一等效电容值。
5.如权利要求4所述的匹配电路，其特征在于，其中该第一模式对应一第一频率，该第二模式对应一第二频率，该第二频率与该第一频率不同。
6.如权利要求1所述的匹配电路，其特征在于，另包含一第四电容，包含一第一端，耦接于该第二电容的该第二端与该第二组开关装置的该第一端之间，及一第二端。
7.如权利要求6所述的匹配电路，其特征在于，其中:
在一第四模式时，该第一组开关装置被截止及该第二组开关装置被截止以使该匹配电路提供一第一等效电容值；
在一第五模式时，该第一组开关装置被截止及该第二组开关装置被导通以使该匹配电路提供一第二等效电容值，该第二等效电容值大于该第一等效电容值；及
在一第六模式时，该第一组开关装置被导通以使该匹配电路提供一第三等效电容值，该第三等效电容值大于该第二等效电容值。
8.如权利要求7所述的匹配电路，其特征在于，其中:
在该第六模式时，该第一组开关装置被导通及该第二组开关装置被截止以使该匹配电路提供该第三等效电容值。
9.如权利要求7所述的匹配电路，其特征在于，其中:
在该第六模式时，该第一组开关装置被导通及该第二组开关装置被导通以使该匹配电路提供该第三等效电容值。
10.如权利要求7所述的匹配电路，其特征在于，其中该第四模式对应一第一频率，该第五模式对应一第二频率，该第六模式对应一第三频率，该第三频率与该第二频率不同，该第二频率与该第一频率不同。
11.如权利要求6所述的匹配电路，其特征在于，其中:
该第四电容的该第二端耦接于该参考端。
12.如权利要求6所述的匹配电路，其特征在于，其中:
该第四电容的该第二端耦接于一第三组开关装置。
13.如权利要求12所述的匹配电路，其特征在于，其中该第一组开关装置包含复数个彼此串联的第一晶体管，该第二组开关装置包含复数个彼此串联的第二晶体管，该第三组开关装置包含至少一个第三晶体管，其中该复数个第一晶体管的该数量或该复数个第二晶体管的该数量大于该至少一个第三晶体管的一数量。
14.如权利要求12所述的匹配电路，其特征在于，其中该第一组开关装置包含复数个彼此串联的第一晶体管，该第二组开关装置包含复数个彼此串联的第二晶体管，该第三组开关装置包含至少一个第三晶体管，其中该复数个第一晶体管的该数量与该复数个第二晶体管的该数量皆大于该至少一个第三晶体管的一数量。
15.一种匹配电路，其特征在于，包含:
一输入端及一输出端；
一第一阻抗性组件，包含一第一端，耦接于该输入端及该输出端之间，及一第二端；
一第一组开关装置，包含一第一端，耦接于该第一阻抗性组件的该第二端，及一第二端，耦接于一参考端；
一第二阻抗性组件，包含一第一端，耦接于该第一阻抗性组件的该第二端与该第一组开关装置的该第一端之间，及一第二端；及
一第二组开关装置，包含一第一端，耦接于该第二阻抗性组件的该第二端，及一第二端，耦接于该参考端；
其中该第一组开关装置包含复数个彼此串联的第一晶体管，该第二组开关装置包含复数个彼此串联的第二晶体管，该复数个第一晶体管的该数量与该复数个第二晶体管的该数量不同。
16.如权利要求15所述的匹配电路，其特征在于，另包含:
一第三阻抗性组件，包含一第一端，耦接于该输入端，及一第二端，耦接于该参考端。
17.如权利要求15所述的匹配电路，其特征在于，其中:
在一第一模式时，该第一组开关装置被截止以使该匹配电路提供一第一等效匹配阻抗；及
在一第二模式时，该第一组开关装置被导通以使该匹配电路提供一第二等效匹配阻抗，该第二等效匹配阻抗与该第一等效匹配阻抗不同。
18.如权利要求15所述的匹配电路，其特征在于，另包含一第四阻抗性组件，包含一第一端，耦接于该第二阻抗性组件的该第二端与该第二组开关装置的该第一端之间，及一第二端。
19.如权利要求18所述的匹配电路，其特征在于，其中:
该第四阻抗性组件的该第二端耦接于该参考端、或该第四阻抗性组件的该第二端耦接于一第三组开关装置。
20.如权利要求19所述的匹配电路，其特征在于，其中该第一组开关装置包含复数个彼此串联的第一晶体管，该第二组开关装置包含复数个彼此串联的第二晶体管，该第三组开关装置包含至少一个第三晶体管，其中该复数个第一晶体管的该数量、该复数个第二晶体管的该数量与该至少一个第三晶体管的该数量皆不同。
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