CN113992472B - 一种FlexRay总线IP核的工作方法及系统 - Google Patents

Abstract

本发明公开了一种FlexRay总线IP核的工作方法及系统，本发明通过设置时钟复位模块、寄存器配置模块、宏节拍模块、偏差测量模块、纠正值计算模块、协议控制模块、接收控制模块、发送控制模块和存储控制模块，实现了FlexRay总线的寄存器配置，实现了宏节拍控制和周期控制，实现了对传输偏差值的测量，实现了对纠偏值的计算；实现了总线的协议控制，并实现了数据的发送和接收，并且本发明能够应用到FPGA中，也可以应用到专用ASIC电路中。

Description

一种FlexRay总线IP核的工作方法及系统

技术领域

本发明属于集成电路设计领域，具体涉及一种FlexRay总线IP核的工作方法及系统。

背景技术

CAN总线作为一种通用的串行总线，自其从20世纪诞生以来，在工业领域、汽车领域、军事领域等多个领域发挥着巨大的作用。CAN总线基于ID的优先级的控制机制，可以使高优先级的ID首先进行发送，但是对于低优先级的节点，其信息的发送存在不可预估的不确定性。此外，CAN总线最大1Mbps的通信速率，在实际应用中经常接近饱和，因此，作为CAN总线的替代者，FlexRay总线应运而生。

FlexRay总线由FlexRay联盟与2000年左右提出，该总线的主要目的是提供一种高速率、高可靠和高实时性的总线，以解决CAN总线在某些场景难以满足需求的目的，同时满足现代通信系统中对速率和实时性的要求，尤其是车载网络中线控系统的要求。FlexRay总线将基于时间触发和基于事件触发的方式相结合，使消息在发送时可以进行更为灵活的控制。

FlexRay总线是A、B双通道结构，单通道速率最高为10Mbps，A通道和B通道即可以独立发送，又可以以双通道冗余的方式发送，双通道通信速率最高可达20Mbps。

现有文献中，对FlexRay IP核的描述中，没有区分A通道和B通道，没有对纠偏值进行计算，没有对发送模块和接收模块进行说明。

发明内容

本发明的目的在于克服上述不足，提供一种FlexRay总线IP核的工作方法及系统，能够实现宏节拍控制和周期控制。

为了达到上述目的，一种FlexRay总线IP核的工作方法，包括以下步骤：

S1，缺省配置状态时，接收进入配置状态的命令，进入配置状态，此时可以配置协议参数以及接收和发送的时隙；

S2，配置完成后进入准备状态；

S3，根据配置和总线上的数据状态完成启动过程；

S4，进入主动通信状态，开始对总线上的数据进行接收和发送。

一种FlexRay总线IP核系统，包括时钟复位模块、寄存器配置模块、宏节拍模块、偏差测量模块、纠正值计算模块、协议控制模块、接收控制模块、发送控制模块和存储控制模块，时钟复位模块、寄存器配置模块、宏节拍模块、偏差测量模块、纠正值计算模块、协议控制模块、接收控制模块、发送控制模块和存储控制模块均通过内部总线进行互连；

时钟复位模块用于提供时钟信号和复位信号；

寄存器配置模块用于对FlexRay总线的通信速率、参数以及发送时隙和接收时隙进行配置；

宏节拍控制模块用于根据配置生成微节拍uT、宏节拍MT，并生成时隙信息和周期信息；

偏差测量模块用于根据解码信息，计算实际的发送时间动作点action point，并计算偏差值；

纠正值计算模块用于根据计算的偏差值，计算用于时隙纠正的rate值和offset值，并计算同步结果zSyncCalcResult；

协议控制模块用于控制总线在默认配置状态、配置状态、启动状态的转换，并最终进入主动通信状态；

接收控制模块用于对接收端RX进行解析，并生成第二参考点等标记信息，同时对接收端的数据进行串并转换和校验；

发送控制模块用于根据配置信息进行符号帧CAS、数据帧的编码和发送；

存储控制模块用于保存接收控制模块的接收数据，并将需要发送的数据读出，送至发送控制模块。

时钟复位模块的复位信息低有效，输入时钟固定为80MHz。

寄存器配置模块配置总线的波特率为10Mbps、5Mbps或者2.5Mbps。

寄存器配置模块用于配置FlexRay总线的全局参数和局部参数，包括周期长度、时隙长度和时隙个数。

宏节拍控制模块用于根据配置信息生成微节拍uT，并控制生成宏节拍MT以及周期，并将纠正值offset和rate应用于每个周期的时钟修正之中。

偏差计算模块用于分别对通道A和通道B的偏差值进行测量和计算，记录动作点action point的时间点，根据第二参考时间点的信号，记录第二参考时间点的时间信息，并计算得到每个同步时隙的对端节点与本地节点的时间偏差值。

协议控制模块用于根据寄存器模块发出的命令，控制系统从缺省配置状态到配置状态，准备状态，启动状态，最终根据同步结果zSyncCalcResult从启动状态startup状态进入主动通信状态normal active状态。

接收控制模块包括通道A接收模块和通道B接收模块，A接收模块和通道B接收模块分别用于对通道A和通道B上的数据进行采样和解析，实现对CAS帧、和正常数据帧的解析；对于数据帧，对解析的数据进行校验和存储。

发送控制模块用于根据配置信息，在总线启动状态时，发送起始帧；当总线进入主动通信状态后，查询寄存器模块的配置信息，在配置的时隙进行数据帧的编码和发送。

与现有技术相比，本发明通过设置时钟复位模块、寄存器配置模块、宏节拍模块、偏差测量模块、纠正值计算模块、协议控制模块、接收控制模块、发送控制模块和存储控制模块，实现了FlexRay总线的寄存器配置，实现了宏节拍控制和周期控制，实现了对传输偏差值的测量，实现了对纠偏值的计算；实现了总线的协议控制，并实现了数据的发送和接收，并且本发明能够应用到FPGA中，也可以应用到专用ASIC电路中。

附图说明

图1为本发明的系统框图；

图2为主导冷启动节点的startup过程流程图；

图3为主导非冷启动节点的startup过程流程图；

图4为本发明的流程图。

具体实施方式

下面结合附图对本发明做进一步说明。

参见图1，本发明包括时钟复位模块、寄存器配置模块、宏节拍控制模块、偏差测量模块、纠正值计算模块、协议控制模块、接收模块、发送模块和存储控制模块。

时钟复位模块控制系统的时钟和复位，复位信号是低有效，时钟输入固定是80MHz。

接收模块包含通道A接收模块和通道B接收模块。分别对通道A和通道B上的数据进行采样和解析，实现对CAS帧、和正常数据帧的解析；对于数据帧，对解析的数据进行校验和存储。

发送模块包含通道A发送模块和通道B发送模块。根据配置信息，在总线启动状态时，发送起始帧；当总线进入主动通信状态后，查询寄存器模块的配置信息，在配置的时隙进行数据帧的编码和发送。

寄存器配置模块配置协议中的所有全局参数和局部参数，同步时隙以及发送时隙和接收时隙。全局参数包括周期长度gMacroPerCyle、静态段时隙长度gdStaticSlot、静态段时隙个数gNumberofStaticSlots、采样周期gdSampleClockPeriod等，静态段动作点gActionPointOffset等，该部分参数用于网络内所有节点的时隙配置；局部参数包括总线监听时间pdListenTimeout、启动同步帧pKeySlotId、微节拍采样次数pSamplesPerMicrotick、禁止同步vColdStartInhibit等信息，用于控制本地节点的同步控制。寄存器配置模块配置发送的帧ID、帧头CRC、发送的通道信息和发送的周期信息；配置接收的帧ID、接收的通道信息和接收的周期信息。寄存器配置模块配置总线的控制命令，包括进入配置状态，启动时钟同步等信息。寄存器配置模块能够对FlexRay总线的通信速率、参数以及发送时隙和接收时隙进行配置，配置总线的波特率为10Mbps、5Mbps或者2.5Mbps；配置FlexRay总线的全局参数和局部参数，包括周期长度、时隙长度、时隙个数等信息；同时配置发送时隙和接收时隙，配置总线的命令等。

宏节拍控制模块控制生成微节拍uT、宏节拍MT、周期信息。初始化时ut、MT和时隙周期均为0，首先根据ut的配置信息，即采样周期gdSampleClockPeriod和微节拍采样次数pSamplesPerMicrotick，生成ut的工作时钟clk_ut，当每个clk_ut的上升沿到来时，ut的计数值加1；然后根据配置的pMicroPerCycle和gMacroPerCyle，生成宏节拍MT。宏节拍MT计数达到gdstaticSlot时，时隙计数加1；宏节拍MT计数达到gMacroPerCyle时，周期计数值加1，uT和MT赋值为0，时隙计数赋值为0；周期计数值达到63时，周期计数值赋值为0。同时将rate纠正值和offset纠正值用于周期长度控制中。

偏差计算模块根据uT、MT以及接收模块输出的第二时间参考点、帧ID等信息，计算生成tPrimary信息，包含通道A偏差计算模块和通道B偏差计算模块，记录动作点actionpoint的时间点，然后根据第二参考时间点的信号，记录第二参考时间点的时间信息，并计算得到每个同步时隙的对端节点与本地节点的时间偏差值。首先记录判断MT的值与gdActionPoint相等时，将当前MT的值进行保存至T1；当检测到第二时间参考点时，将MT的值保存至T2中，则偏差值为(T2-T1-协议参数建模误差)，其中协议参数建模误差为(pDecodingCorrection+pDelayCompensation)，通道A和通道B的pDelayCompensation可以使用相同的值，也可以使用不同的值。

纠正值计算模块对通道A和通道B的偏差值进行存储和计算，首先对2个通道的偏差值及其大小关系进行预修正，然后使用容错中值算法进行计算，并对计算结果进行修正，最终得到用于时隙纠正的rate纠正值和offset纠正值。纠正值计算模块可以处理如下三种情况纠正值的计算，即仅通道A上进行通信、仅通道B上进行通信以及通道A和通道B同时通信的情况。所述纠正值计算模块，判断纠正值与协议参数的关系，如果其在协议允许的纠正范围之内，则时钟同步结果zSyncCalcResult为WITHIN_BOUNDS；如果其超出协议允许的纠正范围之内，则时钟同步结果为EXCEEDS_BOUNDS；如果无法计算，则则时钟同步结果zSyncCalcResult为MISSING_TERM；

协议控制模块，根据寄存器模块的命令以及总线上的数据状态控制系统各个状态之间的转换。默认状态为缺省配置状态即default config状态。当收到寄存器配置模块的进入配置状态时，则进入配置状态即config状态，此时可以对协议中的寄存器进行配置；当收到配置完成命令时，则进入准备状态即ready状态。当收到进入启动状态时，则进入启动状态即startup状态。

参见图2，在主导冷启动节点的startup过程时，在startup状态，默认子状态为undefined状态，如果节点配置了pKeySlotID且允许同步时，则进入coldstart listen状态；如果总线上是空闲状态且持续pdListenTimeout时，，启动同步帧pKeySlotID的发送，然后进入coldstart collision resolution状态；在coldstart collision resolution状态，如果收到同步帧并且时钟同步结果zSyncCalcResult为WITHIN_BOUNDS且持续4个周期时，则状态机进入coldstart consistency check状态；在coldstart consistency check，如果周期为偶数，则进入主动通信状态即normal active状态，同步过程结束。

参见图3，在主导非冷启动节点的startup过程时，在startup状态，如果节点没有配置pKeySlotID，当检测到到总线有同步帧时，从undefined状态调入integration listen状态；在integration listen状态，如果收到同步帧，则进入initial schedule状态；在initial schedule状态；如果再次收到同步帧，则进入integration consistency check状态；在integration consistency check，如果收到2个同步帧，并且持续4个周期时，则状态机进入主动通信状态即normal active状态，同步过程结束。

接收模块包通道A接收模块和通道B接收模块，分别对通道A和通道B上的数据进行采样和解析，实现对符号帧和数据帧的解析，并实现对数据帧的存储。

接收模块的初始状态为idle状态，当检测到总线为0时，状态机进入TSS状态；在TSS状态，当检测到总线为1时，则进入BSS状态；同时置位TSS_Rec为1，表示接收到TSS信号；如果持续检测到0并且其持续时间大于cdCASRxLowMin时，则表示收到CAS帧，否则返回空闲。

在BSS状态，如果检测到总线为0，则标记该时刻为第二参考时间点，然后状态机进入DATA状态，继续对总线进行采样。将连续8次采样得到的数据进行存储；如果此时再次检测到总线为1，则返回BSS状态；如果采样得到0，则进入FES状态，在FES状态，如果采样得到1，表示本次帧接收结束，状态机返回idle状态。

发送模块能够根据总线上的状态和配置信息进行帧的编码和发送，发送模块包括通道A发送模块和通道B发送模块。如果配置了pKeySlotID，当总线处于启动状态即startup状态时，在当前时隙计数与pKeySlotID相等时且当前时隙MT计数值与gdActionPointOffset相等时，启动该同步帧的发送，依次发送TSS、BSS和DATA，最后发送FES；如果配置了发送CAS帧，则直接启动CAS帧的发送：首先将TX和TX_EN设置为0，当计数器长度达到协议参数gdTSSTransmitter+cdCAS时，将TX和TX_EN设置为1。当总线处于正常通信状态即normal active状态时，在每个时隙的开始，检测是否配置了该时隙的发送。如果配置了发送，则在该时隙的MT计数值与gdActionPointOffset相等时，启动该数据帧的发送，依次发送TSS、BSS和DATA，最后发送FES。

存储控制模块，在接收时隙，将接收解析后的数据进行保存；在发送时隙，将发送数据读出，传递给发送模块。

参见图4，本发明的工作流程如下：

默认状态为缺省配置状态，当收到寄存器配置模块发出的进入配置状态的命令时，进入配置状态，此时可以配置协议参数以及接收和发送的时隙；然后配置寄存器发出进入准备状态，进入准备状态；然后配置寄存器发出启动命令，本发明中的协议控制器根据配置和总线上的数据状态完成启动过程，最终进入主动通信状态，开始对总线上的数据进行接收和发送。

本发明已经在多款SoC电路中进行实测。本发明可以与多款集成有FlexRay总线的电路完成启动过程并进入主动通信状态，并进行数据的接收和发送。

Claims (8)

1.一种FlexRay总线IP核系统，其特征在于，包括时钟复位模块、寄存器配置模块、宏节拍模块、偏差测量模块、纠正值计算模块、协议控制模块、接收控制模块、发送控制模块和存储控制模块，时钟复位模块、寄存器配置模块、宏节拍模块、偏差测量模块、纠正值计算模块、协议控制模块、接收控制模块、发送控制模块和存储控制模块均通过内部总线进行互连；

时钟复位模块用于提供时钟信号和复位信号；

寄存器配置模块用于对FlexRay总线的通信速率、参数以及发送时隙和接收时隙进行配置；

宏节拍控制模块用于根据配置生成微节拍uT、宏节拍MT，并生成时隙信息和周期信息；

偏差测量模块用于根据解码信息，计算实际的发送时间动作点action point，并计算偏差值；

纠正值计算模块用于根据计算的偏差值，计算用于时隙纠正的rate值和offset值，并计算同步结果zSyncCalcResult；

协议控制模块用于控制总线在默认配置状态、配置状态、启动状态的转换，并最终进入主动通信状态；

接收控制模块用于对接收端RX进行解析，并生成第二参考点标记信息，同时对接收端的数据进行串并转换和校验；接收控制模块包括通道A接收模块和通道B接收模块，A接收模块和通道B接收模块分别用于对通道A和通道B上的数据进行采样和解析，实现对CAS帧、和正常数据帧的解析；对于数据帧，对解析的数据进行校验和存储；

发送控制模块用于根据配置信息进行符号帧CAS、数据帧的编码和发送；发送控制模块用于根据配置信息，在总线启动状态时，发送起始帧；当总线进入主动通信状态后，查询寄存器模块的配置信息，在配置的时隙进行数据帧的编码和发送；

存储控制模块用于保存接收控制模块的接收数据，并将需要发送的数据读出，送至发送控制模块。

2.根据权利要求1所述的一种FlexRay总线IP核系统，其特征在于，时钟复位模块的复位信息低有效，输入时钟固定为80MHz。

3.根据权利要求1所述的一种FlexRay总线IP核系统，其特征在于，寄存器配置模块配置总线的波特率为10Mbps、5Mbps或者2.5Mbps。

4.根据权利要求1所述的一种FlexRay总线IP核系统，其特征在于，寄存器配置模块用于配置FlexRay总线的全局参数和局部参数，包括周期长度、时隙长度和时隙个数。

5.根据权利要求1所述的一种FlexRay总线IP核系统，其特征在于，宏节拍控制模块用于根据配置信息生成微节拍uT，并控制生成宏节拍MT以及周期，并将纠正值offset和rate应用于每个周期的时钟修正之中。

6.根据权利要求1所述的一种FlexRay总线IP核系统，其特征在于，偏差计算模块用于分别对通道A和通道B的偏差值进行测量和计算，记录动作点action point的时间点，根据第二参考时间点的信号，记录第二参考时间点的时间信息，并计算得到每个同步时隙的对端节点与本地节点的时间偏差值。

7.根据权利要求1所述的一种FlexRay总线IP核系统，其特征在于，协议控制模块用于根据寄存器模块发出的命令，控制系统从缺省配置状态到配置状态，准备状态，启动状态，最终根据同步结果zSyncCalcResult从启动状态startup状态进入主动通信状态normalactive状态。

8.一种权利要求1所述的FlexRay总线IP核系统的工作方法，其特征在于，包括以下步骤：

S1，缺省配置状态时，接收进入配置状态的命令，进入配置状态，此时可以配置协议参数以及接收和发送的时隙；

S2，配置完成后进入准备状态；

S3，根据配置和总线上的数据状态完成启动过程；

S4，进入主动通信状态，开始对总线上的数据进行接收和发送。

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