CN108880686B - 面向多应用pon的fpga收发器的单芯片onu - Google Patents

面向多应用pon的fpga收发器的单芯片onu Download PDF

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Abstract

一种面向多应用PON的FPGA收发器的单芯片ONU，包括：MAC模块、物理接口模块、收发器模块，发送方向上MAC模块进行成帧处理，对用户待发送数据包添加前导码与检验和，传输给物理接口模块根据线路编码格式进行字符集转换，突发缓存，传输给收发器模块进行并串转换；接收方向上通过收发器模块将接收到的数据串并转换，传输给物理接口模块进行数据重对齐并控制字符删除，传输给MAC模块过滤并解析出有效数据；上述ONU，以收发器为基础的通用分层模型，提供的物理接口层完成采用不同线路编码方案和同步性能存在差异的收发器的统一兼容；利用物理接口层屏蔽高速收发器间的差异，以兼容不同的编码格式和同步性能存在差异的收发器。

Description

面向多应用PON的FPGA收发器的单芯片ONU
技术领域
本发明涉及通讯领域，特别涉及一种面向多应用PON的FPGA收发器的单芯片ONU。
背景技术
为应对日益增长的带宽需求，PON(Passive Optical Network：无源光纤网络)特有的的点对多点(P2MP)结构使其成为有效的接入网解决方案。目前常用的标准为EPON和GPON，GPON有较强的业务兼容性，更适合电信行业。但EPON结构简单且可直接承载以太网业务，适用于如今的物联网系统。目前在工业自动化控制、视频监控系统以及多点传感器数据采集等主从模式通信网络中，EPON有广阔的应用前景。
FPGA(Field－Programmable Gate Array，现场可编程门阵列)具有通信密集型和计算密集型等特点，比专用集成电路(ASIC)更灵活高效。其中很多FPGA芯片已集成了高速串行收发器硬核，单通道速率工作在几Gbps到数十Gbps不等，内置的预加重和均衡等高级功能可以保证数据可靠的传输。目前已有FPGA收发器集成了突发模式时钟数据恢复(CDR)串行解串器(SERDES)，可支持10G-EPON突发模式CDR规范(<400ns)，因此可以构建基于串行收发器的单芯片PON系统。
传统EPON设备为了尽量不改动以太网媒介访问控制(MAC)层，在其下的协调(RS)层添加和删除每个ONU唯一的逻辑链路标识(LLID)从而实现多点接入，因此在MAC和RS层均对前导码进行处理和解析。
发明内容
基于此，有必要提供一种可满足突发传输模式要求的面向多应用PON的FPGA收发器的单芯片ONU。
一种面向多应用PON的FPGA收发器的单芯片ONU，包括：MAC模块、与所述MAC模块通信连接的物理接口模块、及与所述物理接口模块通信连接的收发器模块，
发送方向上MAC模块进行成帧处理，对用户待发送数据包添加前导码与检验和，传输给所述物理接口模块根据线路编码格式进行字符集转换，进行突发缓存，传输给所述收发器模块进行并串转换；
接收方向上通过收发器模块将接收到的数据进行串并转换，传输给所述物理接口模块进行数据重对齐并控制字符删除，传输给MAC模块通过其接收通道过滤并解析出有效数据；
所述物理接口模块在发送方向上根据帧结构要求添加同步对齐符、帧头符、帧尾符、无效空闲符，包头指示信号拉高或发送头域状态下tx_rdy均拉低限制数据进入，此阶段内发送填充头部，若为发送上行时隙起始时刻则先发送同步对齐符，再发送帧头符；若不是上行起始时刻仅发送帧头符；
在接收方向上移除发送方向添加的控制字符集，还原头尾标识。
在优选的实施例中，所述ONU的RS层合并到MAC层。
在优选的实施例中，所述MAC模块的数据帧处理采用双先进先出缓存架构，其中一个为数据FIFO用于缓存数据，另一个为信息FIFO用于写侧和读侧信息传递；发送方向上，所述MAC模块的缓存完整数据包后，依次发送前导码、负载以及FCS；接收方向上所述MAC模块过过滤并解析出有效数据包括：首先检测前导码的CRC值，若不为全1则丢弃该帧，进一步检测LLID和长度标识位数值，若LLID不符合时隙要求则丢弃该帧，若正确则缓存完整帧并检测FCS，当所有检测条件满足，则输出有效数据包。
在优选的实施例中，丢弃帧通过拉低输出数据包的有效指示信号实现；
所述MAC模块还包括：
事件统计单元：轮询输出帧发送和接收过程中的处理结果计数值。
在优选的实施例中，发送方向上所述MAC模块先缓存完整数据包以检测长度是否符合用户包长度要求，若过短则丢弃，若过长则截断为最长包；
写侧将包头包尾标识位以及数据一并写入数据FIFO，同时进行信息提取和校验计算，接收完整数据包或长度达到上限后，写入信息FIFO；
读侧检测到信息FIFO非空则启动发送控制状态机：初始状态为空闲状态，当检测到信息FIFO非空，则于两个时钟周期后进入发送前导码状态进行发送前导码，前导码计数器计数完成后进入发送数据状态进行读取数据FIFO，若读侧出现包尾标识位则进入发送帧尾校验域状态发送校验和。
在优选的实施例中，用户数据包括大小设置为19-379个32bit位宽数据，过短丢弃，过长则截断发送前379个数据，所述前导码包括：信息头、以及检验和，
帧开始第一个数据为信息位，包含帧长度标识位和无效字节数，以及LLID信息，前导码校验与FCS采用CRC32算法，其生成多项式为：
G(x)＝x32+x26+x23+x22+x16+x12+x11+x10+x8+x7+x5+x4+x2+x1+1，CRC32采用并行结构设计，每个时钟周期完成一个32bit位宽数据的CRC值计算，下一个周期内，将上一拍CRC值作为计算初值继续计算，依次类推计算到帧尾。
在优选的实施例中，所述物理接口包括：字符转换单元、字节对齐单元、突发控制单元，所述字符转换单元通过物理接口模块接收端采用特殊的控制字comma码来识别出字节边界，检测到字符边界后串并转换的数据会发生错位，利用字节对齐单元检测错位方式并重排；
发送数据帧时，将32bit数据最低字节作为comma码，接收端根据恢复出数据的控制字指示信号中1的位置找出错位方式，进而重排。
在优选的实施例中，还包括：光模块，所述ONU以突发模式发送上行数据，在非上行时隙使光模块发送禁止信号，上行时隙起始点发送对齐符使接收端重新锁定相位，突发控制单元配置选择缓存连续空闲符个数，当收到非空闲符时表明上行时隙到达，此时拉低光模块发送禁止信号，发送之前缓存的N个空闲符，再发送有效帧，检测到连续空闲符时使发送禁止信号并停止数据写入到物理接口的突发控制单元。
在优选的实施例中，所述收发器模块为高速串行收发器，包括物理层的物理编码子层、物理媒介附加层，所述物理编码子层进行线路编码，所述物理媒介附加层进行并行数据与串行数据直接的相互转换，所述收发器模块接收端通过内置时钟数据恢复单元从数据跳变中恢复时钟完成同步，发送端周期性发送特殊控制字符，接收端不断检测弹性缓冲区读写指针偏移速率，若读指针偏移较快则复制填充控制字符，否则删除控制字符从而使缓冲区数据量保持动态平衡的状态。
上述的面向多应用PON的FPGA收发器的单芯片ONU，以收发器为基础的通用分层模型，提供的物理接口层完成采用不同线路编码方案和同步性能存在差异的收发器的统一兼容。本发明利用物理接口层屏蔽高速收发器间的差异，以兼容不同的编码格式和同步性能存在差异的收发器。采用MAC层与RS层合并处理，简化逻辑设计。无需外接物理层芯片，单芯片即可搭建PON通信系统，减小PCB面积。
本发明基于FPGA内嵌高速串行收发器硬核，利用VerilogHDL编写帧控制逻辑，满足了突发传输模式要求。利用改进的ONU分层设计模型和突发同步序列长度在线配置机制，不仅降低设计复杂度，对不同物理层特性收发器以及其它如64B/66B编码方式均有很好的兼容性。仿真与系统测试结果表明，若采用集成了突发模式CDR SERDES的FPGA芯片作为OLT设备，在收发两端保持一致的线速率和线路编码格式的情况下，利用该方案可高效完成P2MP数据传输。
附图说明
图1为本发明一实施例的面向多应用PON的FPGA收发器的单芯片ONU的系统设计结构图
图2为本发明一实施例的ONU采用双FIFO架构实现把数据包缓存处理流程示意图；
图3为本发明一实施例的ONU的读侧检测到信息FIFO非空时启动发送控制状态示意图；
图4为发送逻辑单元中采用并行结构实现CRC校验算法的示意图；
图5为本发明一实施例的接收逻辑单元的控制状态跳转示意图；
图6为本发明一实施例的字符转换单元发送填充字符控制状态示意图；
图7为本发明一实施例的字符转换单元发送状态时序波形图；
图8为本发明一实施例的字符转换单元接收状态时序波形图；
图9为本发明一实施例的上行突发数据帧结构示意图；
图10为本发明一实施例的ONU的背靠背误码测试结果图；
图11为ILA抓取的上行数据帧波形图；
图12为ILA抓取的ONU RX方向恢复数据包波形图。
具体实施方式
如图1所示，本发明一实施例的面向多应用PON的FPGA收发器的单芯片ONU100，包括：MAC模块20、与MAC模块20通信连接的物理接口(PHY_INF)模块40、及与物理接口模块40通信连接的收发器模块60。
发送方向上MAC模块20进行成帧处理，对用户待发送数据包添加前导码与检验和，传输给物理接口模块40根据线路编码格式进行字符集转换，进行突发缓存，传输给收发器模块60进行并串转换；
接收方向上通过收发器模块60将接收到的数据进行串并转换，传输给物理接口模块40进行数据重对齐并控制字符删除，传输给MAC模块20通过其接收通道过滤并解析出有效数据。
本实施例的MAC层以上由标准多点控制协议(MPCP)配合OLT完成时分多址传输，其与底层特性无关所以不用做出改动。
MAC模块20根据不同的功能处理包括：用户接口缓存单元202、发送逻辑单元204、接收逻辑单元206、事件统计单元208。
用户接口缓存单元202用于缓存用户数据包。优选的本实施例的缓存容量为5个最长包，再次写入丢弃后续包。用户数据包长度范围是19～379个32bit位宽数据。利用同步FIFO IP核缓存数据。
发送逻辑单元204在发送方向，发送逻辑先缓存完成数据包以检测长度是否符合用户包长度要求，若过短直接丢弃，过长截断为最长包。之后为待发送数据包添加前导码与帧尾校验和。采用双FIFO架构实现数据包缓存处理。
接收逻辑单元206的接收逻辑与发送逻辑结构相同，均采用双FIFO架构做缓存处理。缓存完整数据帧的过程中依次完成前导码CRC校验，前导码信息位过滤以及帧尾CRC校验检测。
事件统计单元208：轮询输出帧发送和接收过程中的处理结果计数值。
进一步，本实施例的ONU的RS层合并到MAC层。
如图2所示，进一步，本实施例的MAC模块的数据帧处理采用双先进先出缓存架构，其中一个为数据FIFO(First Input First Output先入先出队列)用于缓存数据，另一个为信息FIFO用于写侧和读侧信息传递。发送方向上，MAC模块的缓存完整数据包后，依次发送前导码、负载以及FCS(Frame Check Sequence帧校验序列，俗称帧尾)。
接收方向上MAC模块过过滤并解析出有效数据包括：首先检测前导码的CRC值，若不为全1则丢弃该帧，进一步检测LLID和长度标识位数值，若LLID不符合时隙要求则丢弃该帧，若正确则缓存完整帧并检测FCS，当所有检测条件满足，则输出有效数据包。
进一步，本实施例的丢弃帧通过拉低输出数据包的有效指示信号实现。
进一步，发送方向上MAC模块先缓存完整数据包以检测长度是否符合用户包长度要求，若过短则丢弃，若过长则截断为最长包。
写侧将包头包尾标识位以及数据一并写入数据FIFO，同时进行信息提取和校验计算，接收完整数据包或长度达到上限后，写入信息FIFO。
读侧检测到信息FIFO非空则启动发送控制状态机：初始状态为空闲状态，当检测到信息FIFO非空，则于两个时钟周期后进入发送前导码状态进行发送前导码，前导码计数器计数完成后进入发送数据状态进行读取数据FIFO，若读侧出现包尾标识位则进入发送帧尾校验域状态发送校验和。
如图3所示，读侧检测到信息FIFO非空则启动发送控制状态机：IDLE TX_PRE TX_DATA和TX_FCS分别为空闲状态，发送前导码状态，发送数据状态和发送帧尾校验域状态。初始状态为IDLE，当检测到信息FIFO非空则两个时钟周期后进入TX_PRE发送前导码，前导码计数器计数完成后进入TX_DATA读取数据FIFO，若读侧出现包尾标志位则进入TX_FCS发送校验和。
进一步，本实施例的用户数据包括大小设置为19-379个32bit位宽数据，过短丢弃，过长则截断发送前379个数据。前导码包括：信息头、以及检验和。
帧开始第一个数据为信息位，包含帧长度标识位和无效字节数，以及LLID信息，前导码校验与FCS采用CRC32算法，其生成多项式为：
G(x)＝x32+x26+x23+x22+x16+x12+x11+x10+x8+x7+x5+x4+x2+x1+1，CRC32采用并行结构设计，每个时钟周期完成一个32bit位宽数据的CRC值计算，下一个周期内，将上一拍CRC值作为计算初值继续计算，依次类推计算到帧尾。
本发明中采用并行结构实现CRC校验算法，从而满足每个时钟周期计算一个多比特数据校验值的要求。
如图4所示，串行结构根据生成多项式连接线性反馈移位寄存器结构，但有N比特数据需要N个时钟周期。在并行实现方式中，直接根据移位好的寄存器值在下一拍送出。
如图5所示，接收逻辑单元206的接收逻辑与发送逻辑结构相同，均采用双FIFO架构做缓存处理。缓存完整数据帧的过程中依次完成前导码CRC校验，前导码信息位过滤以及帧尾CRC校验检测。控制状态跳转如下：控制状态依次为空闲状态IDLE，检测前导码状态CHK_PRE和检测帧状态CHK_FRAME。若两部分检测均无误，则拉高帧有效标志位vld_flag，此时输出数据包为有效数据包。
事件统计单元通过多个并行计数器记录各个事件发送的次数，并通过同一个接口轮询送出，进而方便用户调试排查问题。各事件之间通过事件标识符数值区分。统计事件及标识符如表：
Figure GDA0002373230400000071
接收方向统计量 编号
接收数据帧总数(包含无效) 0
接收FCS校验失败帧个数 1
接收前导码CRC校验失败帧个数 2
长度标识过短帧个数 3
长度标识过长帧个数 4
LLID不符帧个数 5
如图6所示，进一步，本实施例的物理接口模块在发送方向上根据帧结构要求添加同步对齐符、帧头符、帧尾符、无效空闲符，
在接收方向移除填充字符，并还原头尾标识，从而便于MAC接收逻辑后续处理。发送填充字符控制状态如图所6示：状态包括空闲状态IDLE，发送头域状态TX_HEAD，发送数据状态TX_DATA和发送尾域状态TX_TAIL。具体时序波形图如图7所示。
包头指示信号拉高或发送头域TX_HEAD状态下tx_rdy均拉低限制数据进入，此阶段内发送填充头部，若为发送上行时隙起始时刻则先发送同步对齐符，再发送帧头符；若不是上行起始时刻仅发送帧头符。利用此方式便于接收端重新锁定相位。
在接收方向上移除发送方向添加的控制字符集，还原头尾标识。具体时序波形图如图8所示。运用此方式可以提取出帧负荷部分。
控制字符集见表(以8B/10B编码为例)：
控制符 编码
同步对齐符 32’hff_55_55_bc
帧头符 32’hff_ff_01_bc
帧尾符 32’hff_ff_02_bc
空闲符 32’hff_ff_ff_bc
进一步，本实施例的物理接口模块40包括：字符转换单元402、字节对齐单元404、突发控制单元406，所述字符转换单元通过物理接口模块接收端采用特殊的控制字comma码来识别出字节边界，检测到字符边界后串并转换的数据会发生错位，利用字节对齐单元检测错位方式并重排；
发送数据帧时，将32bit数据最低字节作为comma码，接收端根据恢复出数据的控制字指示信号中1的位置找出错位方式，进而重排。
进一步，本实施例的面向多应用PON的FPGA收发器的单芯片ONU，还包括：光模块。
ONU以突发模式发送上行数据，在非上行时隙使光模块发送禁止信号，上行时隙起始点发送对齐符使接收端重新锁定相位，突发控制单元配置选择缓存连续空闲符个数，当收到非空闲符时表明上行时隙到达，此时拉低光模块发送禁止信号，发送之前缓存的N个空闲符，再发送有效帧，检测到连续空闲符时使发送禁止信号并停止数据写入到物理接口的突发控制单元。
进一步，本实施例的收发器模块为高速串行收发器，包括物理层的物理编码子层、物理媒介附加层。
物理编码子层进行线路编码。物理媒介附加层进行并行数据与串行数据直接的相互转换。
收发器模块接收端通过内置时钟数据恢复单元从数据跳变中恢复时钟完成同步，发送端周期性发送特殊控制字符，接收端不断检测弹性缓冲区读写指针偏移速率，若读指针偏移较快则复制填充控制字符，否则删除控制字符从而使缓冲区数据量保持动态平衡的状态。
本实施例的收发器模块采用7系列芯片中GTP，速率最高可达6.6Gbps。TX(发送)主要进行线路编码和并串转换，RX(接收)则完成CDR，串并转换和线路解码。其中线路编码可以保证直流平衡，防止有用信号被交流耦合电容过滤，另一方面提供足够的时钟跳变沿，便于RX端CDR。同时K字符集专用于控制功能，comma码被RX端唯一识别以完成串行数据的字对齐。
本文配置收发器用户数据位宽为32bit，速率为3.125Gbps。经8B/10B编码后有效带宽为2.5Gbps。将K28.5作为comma码的同时，TX端通过周期性发送8’b1111_0111这一K字符启动时钟修正功能，RX端不断检测弹性缓冲区读写指针偏移速率，通过删除或复制填充时钟修正字符的方式使缓存数据量保持动态平衡，进而补偿收发两端时钟频率的细微差异。
设定控制符包括同步对齐符、帧头符、帧尾符、空闲符，分别为：32’hff_55_55_bc、32’hff_ff_01_bc、32’hff_ff_02_bc、32hff_ff_ff_bc。将最低字节均设为comma码减小对齐周期。用于突发同步的对齐符个数可由外部控制端口根据收发器用户时钟频率灵活选择，范围是100-500000个，实现从μs级到ms级同步延迟，使系统兼容具有不同突发同步性能的收发器，其帧结构如图9所示。
进一步，本实施例的光模块提供电到光信号和光到电信号之间的转换，使电通信设备可以方便利用光纤传输媒介进行高速远距离通信。光模块提供统一透明接口，所连接设备对物理层模拟波形不可见，信号调制解调相关功能均封装在模块内部，极大降低了使用难度。
本设计采用SFP+封装ONU光模块，最大支持10Gbps对称速率传输，上下行波长分别为1270nm和1577nm。传输距离可达到20Km。
光模块内部主要包括：光发射组件、激光驱动器、光接收组件、限幅放大器和控制器。发送组件将数字信号调制到激光器的光载波上送入光纤。接收端利用光电探测器将光信号转变为电信号。
由于收发器数据位宽均支持32bit，故设置此值作为用户数据位宽。为兼容以太网数据，用户数据包大小设置为19～379个32bit位宽数据，过短丢弃，过长则截断发送前379个数据。前导码由信息头以及校验和组成。帧开始第一个数据为信息位，包含帧长度标志位(01正确，10过短，11过长)和无效字节数，以及LLID信息。前导码校验以及FCS均采用CRC32算法，其生成多项式为：
G(x)＝x32+x26+x23+x22+x16+x12+x11+x10+x8+x7+x5+x4+x2+x1+1
进一步，为了减小处理时延，CRC32采用并行结构设计，这样可以充分发挥FPGA的并行实时处理优势。每个时钟周期完成一个32bit位宽数据的CRC值计算，下一个时钟周期内，将上一拍CRC值作为计算初值继续计算，依次类推支持计算到帧尾。
数据帧处理采用双先进先出(FIFO)缓存架构，一个FIFO缓存数据，另一个FIFO用于写侧和读侧信息传递，从而保证数据与信息同步。TX侧的处理逻辑较为简单，缓存完整数据包后依次发送前导码、负载以及FCS。RX侧首先检测前导码CRC值，若不为全1丢弃该帧。其次进一步检测LLID和长度标志位数值，若LLID不符合时隙要求同样丢弃该帧，若正确则缓存完整帧并检测FCS。当所有检测条件满足，输出有效数据包。丢弃帧可以通过拉低输出数据包的有效指示信号(vld)来实现。模块内部添加事件统计模块，可轮询输出帧发送和接收过程中的各处理结果计数值，便于板级调试。
本发明优选的采用XILINX的7系列FPGA芯片XC7A100TFGG484-2，光模块采用SFP封装的PON光模块，可支持速率高达10Gbps的突发传输。利用VIVADO IDE带有的串行IO分析仪配合IBERT(Integrated Bit Error Ratio Tester)IP核，发送伪随机序列(PRBS-31)验证包含收发器，光模块以及光纤的通信链路是否畅通。扫描眼图及误码测试解构如图10所示。发送825.7Gbits。测试结果无误码，且眼图对称张开，证明硬件链路工作正常。
为验证PON系统中帧处理逻辑功能，接下来利用ILA(Integrated LogicAnalyzer)IP核完成板级验证。ONU RX方向数据传输方式与点对点(P2P)类似，故采用持续使能光模块激光器的方式发送数据，通过光纤跳线环回来测试ONU的RX方向逻辑功能。而TX方向仅在发送对齐符开始使能激光器，使能激光器方式为拉低光模块发送禁止信号。
实验时设定上行突发同步对齐符个数设置为500，数据部分为长度200的递增序列。ONU的TX方向突发数据帧及RX方向恢复用户数据局部波形如图11和图12所示。
上行时隙开始依次发送突发同步符、帧头符、信息位、CRC以及数据部分，下行RX方向用户输出端口正确解析出从0开始的递增序列。图12中从app_rx_sop信号拉高开始即为图12发送帧的数据部分，上板验证结果表明系统能够正常工作。
传统EPON中ONU设备为最小改动以太网分层模式，将MAC层与RS层分离，也就是在MAC层以下完成逻辑链路标识(LLID)的处理。且需要控制器外接物理层芯片的方式搭建PON通信设备。
目前已有FPGA收发器集成了突发模式时钟数据恢复(CDR)串行解串器(SERDES)，可支持10G-EPON突发模式CDR规范(<400ns)，因此可以构建基于串行收发器的单芯片PON系统。
由于数据位宽存在差异，导致以太网MAC已不再适用于基于收发器的PON系统。故本发明提供了以收发器为基础的通用分层模型。并且ONU系统中只有一个MAC层实例和与之对应的一个RS层实例，两者均对前导码进行处理，因此设计中将RS层功能合并到MAC层中简化设计。提供的物理接口层完成采用不同线路编码方案和同步性能存在差异的收发器的统一兼容。综上，本发明利用物理接口层屏蔽高速收发器间的差异，以兼容不同的编码格式和同步性能存在差异的收发器。采用MAC层与RS层合并处理，简化逻辑设计。无需外接物理层芯片，单芯片即可搭建PON通信系统，减小PCB面积。
本发明在Xilinx 7系列高速串行收发器基础上，利用其协议无关特性自定义帧结构和相应控制逻辑，设计出适用于多应用场合PON的ONU系统。
本发明基于FPGA内嵌高速串行收发器硬核，利用VerilogHDL编写帧控制逻辑，满足了突发传输模式要求。利用改进的ONU分层设计模型和突发同步序列长度在线配置机制，不仅降低设计复杂度，对不同物理层特性收发器以及其它如64B/66B编码方式均有很好的兼容性。仿真与系统测试结果表明，若采用集成了突发模式CDR SERDES的FPGA芯片作为OLT设备，在收发两端保持一致的线速率和线路编码格式的情况下，利用该方案可高效完成P2MP数据传输。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种面向多应用PON的FPGA收发器的单芯片ONU，其特征在于，包括：
MAC模块、与所述MAC模块通信连接的物理接口模块、及与所述物理接口模块通信连接的收发器模块，
发送方向上MAC模块进行成帧处理，对用户待发送数据包添加前导码与检验和，传输给所述物理接口模块根据线路编码格式进行字符集转换，进行突发缓存，传输给所述收发器模块进行并串转换；
接收方向上通过收发器模块将接收到的数据进行串并转换，传输给所述物理接口模块进行数据重对齐并控制字符删除，传输给MAC模块通过其接收通道过滤并解析出有效数据；
所述物理接口模块在发送方向上根据帧结构要求添加同步对齐符、帧头符、帧尾符、无效空闲符，包头指示信号拉高或发送头域状态下tx_rdy均拉低限制数据进入，此阶段内发送填充头部，若为发送上行时隙起始时刻则先发送同步对齐符，再发送帧头符；若不是上行起始时刻仅发送帧头符；
在接收方向上移除发送方向添加的控制字符集，还原头尾标识。
2.根据权利要求1所述的面向多应用PON的FPGA收发器的单芯片ONU，其特征在于，所述ONU的RS层合并到MAC层。
3.根据权利要求1所述的面向多应用PON的FPGA收发器的单芯片ONU，其特征在于，所述MAC模块的数据帧处理采用双先进先出缓存架构，其中一个为数据FIFO用于缓存数据，另一个为信息FIFO用于写侧和读侧信息传递；发送方向上，所述MAC模块的缓存完整数据包后，依次发送前导码、负载以及FCS；接收方向上所述MAC模块过滤并解析出有效数据包括：首先检测前导码的CRC值，若不为全1则丢弃该帧，进一步检测LLID和长度标识位数值，若LLID不符合时隙要求则丢弃该帧，若正确则缓存完整帧并检测FCS，当所有检测条件满足，则输出有效数据包。
4.根据权利要求3所述的面向多应用PON的FPGA收发器的单芯片ONU，其特征在于，丢弃帧通过拉低输出数据包的有效指示信号实现；
所述MAC模块还包括：
事件统计单元：轮询输出帧发送和接收过程中的处理结果计数值。
5.根据权利要求3所述的面向多应用PON的FPGA收发器的单芯片ONU，其特征在于，发送方向上所述MAC模块先缓存完整数据包以检测长度是否符合用户包长度要求，若过短则丢弃，若过长则截断为最长包；
写侧将包头包尾标识位以及数据一并写入数据FIFO，同时进行信息提取和校验计算，接收完整数据包或长度达到上限后，写入信息FIFO；
读侧检测到信息FIFO非空则启动发送控制状态机：初始状态为空闲状态，当检测到信息FIFO非空，则于两个时钟周期后进入发送前导码状态进行发送前导码，前导码计数器计数完成后进入发送数据状态进行读取数据FIFO，若读侧出现包尾标识位则进入发送帧尾校验域状态发送校验和。
6.根据权利要求5所述的面向多应用PON的FPGA收发器的单芯片ONU，其特征在于，用户数据包括大小设置为19-379个32bit位宽数据，过短丢弃，过长则截断发送前379个数据，所述前导码包括：信息头、以及检验和，帧开始第一个数据为信息位，包含帧长度标识位和无效字节数，以及LLID信息，前导码校验与FCS采用CRC32算法，其生成多项式为：G(x)＝x32+x26+x23+x22+x16+x12+x11+x10+x8+x7+x5+x4+x2+x1+1，CRC32采用并行结构设计，每个时钟周期完成一个32bit位宽数据的CRC值计算，下一个周期内，将上一拍CRC值作为计算初值继续计算，依次类推计算到帧尾。
7.根据权利要求1至6任意一项所述的面向多应用PON的FPGA收发器的单芯片ONU，其特征在于，所述物理接口模块包括：字符转换单元、字节对齐单元、突发控制单元，所述字符转换单元通过物理接口模块接收端采用特殊的控制字comma码来识别出字节边界，检测到字符边界后串并转换的数据会发生错位，利用字节对齐单元检测错位方式并重排；
发送数据帧时，将32bit数据最低字节作为comma码，接收端根据恢复出数据的控制字指示信号中1的位置找出错位方式，进而重排。
8.根据权利要求7所述的面向多应用PON的FPGA收发器的单芯片ONU，其特征在于，还包括：光模块，所述ONU以突发模式发送上行数据，在非上行时隙使光模块发送禁止信号，上行时隙起始点发送对齐符使接收端重新锁定相位，突发控制单元配置选择缓存连续空闲符个数，当收到非空闲符时表明上行时隙到达，此时拉低光模块发送禁止信号，发送之前缓存的N个空闲符，再发送有效帧，检测到连续空闲符时使发送禁止信号并停止数据写入到物理接口模块的突发控制单元。
9.根据权利要求7所述的面向多应用PON的FPGA收发器的单芯片ONU，其特征在于，所述收发器模块为高速串行收发器，包括物理层的物理编码子层、物理媒介附加层，所述物理编码子层进行线路编码，所述物理媒介附加层进行并行数据与串行数据直接的相互转换，所述收发器模块接收端通过内置时钟数据恢复单元从数据跳变中恢复时钟完成同步，发送端周期性发送特殊控制字符，接收端不断检测弹性缓冲区读写指针偏移速率，若读指针偏移较快则复制填充控制字符，否则删除控制字符从而使缓冲区数据量保持动态平衡的状态。
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