CN113726753B - 一种PCIe IP核数据传输方法、装置、设备及介质 - Google Patents

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Abstract

本申请公开了一种PCIe IP核数据传输方法、装置、设备及介质，包括：接收PCIe IP核发送的控制信息和第一数据包，并在接收所述第一数据包的过程中，基于写数据选通信号以DW为单位进行数据计数，得到相应的数据计数值；将所述控制信息和所述第一数据包按照预设格式进行打包，得到第二数据包；其中所述第二数据包包括数据包头部和数据部分；将所述计数值插入到所述数据包头部中的相应位置，发送至数据包存储模块。这样，能够保障PCIe IP核数据接收时数据计数的准确性，从而避免存储数据包时出现错误，影响数据包存储模块对相应数据的使用。

Description

一种PCIe IP核数据传输方法、装置、设备及介质
技术领域
本申请涉及芯片设计技术领域，特别涉及一种PCIe IP核数据传输方法、装置、设备及介质。
背景技术
在接收PCIe(即eripheral component interconnect express，高速串行计算机扩展总线标准)IP(即intellectual property core，知识产权核)核的数据包时，需要对数据包里的数据进行计数，然后打包得到新的数据包，并在存储接收到该数据包前，将该计数值填入该数据包的包头中。传统的PCIe IP核数据包接收流程如图1所示，PCIe IP核和数据包接收模块之间通过AXI(即Advanced eXtensible Interface，高级可扩展接口)总线协议进行数据交互。PCIe IP核作为AXI总线的主设备，向数据包接收模块传输数据包和控制信息。数据包接收模块作为从设备，在接收到数据包后返回写响应信号，指示成功接收到了PCIe IP核发来的数据包。数据包接收模块会将接收到的数据包和控制信息打包发送至数据包存储模块。
PCIe IP核的AXI写数据宽度被配置为64bit，在AXI总线的burst(突发传输)模式中，在地址总线上传输一次地址后，进行多次数据传输，次数由axi_wr_addr_len指定。axi_wr_data_strb[7:0]是写数据选通信号,这8位选通信号分别用于指示64bit宽度的数据中8个字节的有效性。传统的方式中基于axi_wr_addr_len对数据进行计数，当axi_wr_data_strb[7:0]的8位都为1时，数据中8个字节都有效，那么一次burst传输的数据包大小为axi_wr_addr_len*64bit。但当axi_wr_data_strb[7:0]的8位不全为1时,一次burst传输的数据包大小用axi_wr_addr_len*64bit是不准确的，造成对数据包的数据计数不准确，可能导致在存储数据包时出现错误，影响下一级对这些数据的使用。
发明内容
有鉴于此，本申请的目的在于提供一种PCIe IP核数据传输方法、装置、设备及介质，能够保障PCIe IP核数据接收时数据计数的准确性，从而避免存储数据包时出现错误，影响数据包存储模块对相应数据的使用。其具体方案如下：
第一方面，本申请公开了一种PCIe IP核数据传输方法，包括：
接收PCIe IP核发送的控制信息和第一数据包，并在接收所述第一数据包的过程中，基于写数据选通信号以DW为单位进行数据计数，得到相应的数据计数值；
将所述控制信息和所述第一数据包按照预设格式进行打包，得到第二数据包；其中所述第二数据包包括数据包头部和数据部分；
将所述计数值插入到所述数据包头部中的相应位置，发送至数据包存储模块。
可选的，所述将所述控制信息和所述第一数据包按照预设格式进行打包，得到第二数据包之后，还包括：
将所述第二数据包写入数据包缓存模块。
可选的，所述将所述计数值插入到所述数据包头部中的相应位置，发送至数据包存储模块，包括：
从所述数据包缓存模块中读取所述数据包头，将所述计数值插入到所述数据包头部中的相应位置，发送至数据包存储模块。
可选的，所述将所述计数值插入到所述数据包头部中的相应位置，发送至数据包存储模块之后，还包括：
根据所述计数值将所述数据部分发送至所述数据包存储模块。
可选的，所述根据所述计数值将所述数据部分发送至所述数据包存储模块之后，还包括：
向所述PCIe IP核发送写响应信号，以便通知所述PCIe IP核所述第一数据包接收并处理完成。
可选的，接收PCIe IP核发送的第一数据包，包括：
监测写数据有效信号，当监测到所述写数据有效信号有效时，则开始接收PCIe IP核发送的第一数据包。
可选的，所述在接收所述第一数据包的过程中，基于写数据选通信号以DW为单位进行数据计数，得到相应的数据计数值，包括：
在接收所述第一数据包的过程中，根据写数据结束信号判断所述第一数据包是否写入结束，并在第一数据包写入结束前，以DW为单位进行数据计数，得到相应的数据计数值。
第二方面，本申请公开了一种PCIe IP核数据传输装置，包括：
数据包接收模块，用于接收PCIe IP核发送的控制信息和第一数据包，并在接收所述第一数据包的过程中，基于写数据选通信号以DW为单位进行数据计数，得到相应的数据计数值；将所述控制信息和所述第一数据包按照预设格式进行打包，得到第二数据包；其中所述第二数据包包括数据包头部和数据部分；
数据包计数控制模块，用于将所述计数值插入到所述数据包头部中的相应位置，发送至数据包存储模块。
第三方面，本申请公开了一种电子设备，包括：
存储器，用于保存计算机程序；
处理器，用于执行所述计算机程序，以实现前述的PCIe IP核数据传输方法。
第四方面，本申请公开了一种计算机可读存储介质，用于保存计算机程序，所述计算机程序被处理器执行时实现前述的PCIe IP核数据传输方法。
可见，本申请接收PCIe IP核发送的控制信息和第一数据包，并在接收所述第一数据包的过程中，基于写数据选通信号以DW为单位进行数据计数，得到相应的数据计数值；将所述控制信息和所述第一数据包按照预设格式进行打包，得到第二数据包；其中所述第二数据包包括数据包头部和数据部分；将所述计数值插入到所述数据包头部中的相应位置，发送至数据包存储模块。也即，本申请在接收PCIe IP核发送的第一数据包时，写数据选通信号以DW为单位进行数据计数，得到相应的数据计数值，能够保障PCIe IP核数据接收时数据计数的准确性，将计数值插入到数据包头部中的相应位置，发送至数据包存储模块，数据包存储模块接收到准确的计数值，避免了存储数据包时出现错误，影响数据包存储模块对相应数据的使用。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术公开的一种PCIe IP核数据传输示意图；
图2为本申请公开的一种PCIe IP核数据传输方法流程图；
图3为本申请公开的一种具体的PCIe IP核数据传输方法流程图；
图4为本申请公开的一种具体的PCIe IP核数据传输方法流程图；
图5为本申请公开的一种PCIe IP核数据传输装置结构示意图；
图6为本申请公开的一种电子设备结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
传统的PCIe IP核数据包接收流程中，对数据包的计数存在不准确的问题，影响下一级对这些数据的使用。为此，本申请提供了一种PCIe IP核数据传输方法、装置、设备及介质，能够保障PCIe IP核数据接收时数据计数的准确性，从而避免影响数据包存储模块对相应数据的使用。
参见图2所示，本申请实施例公开了一种PCIe IP核数据传输方法，包括：
步骤S11：接收PCIe IP核发送的控制信息和第一数据包，并在接收所述第一数据包的过程中，基于写数据选通信号以DW(即double words，双字)为单位进行数据计数，得到相应的数据计数值。
在具体的实施方式中，可以监测写数据有效信号，当监测到所述写数据有效信号有效时，则开始接收PCIe IP核发送的第一数据包。
也即，监测axi_wr_data_valid信号，当该信号有效时，表示主设备PCIe IP核的写数据有效，从设备开始接收数据。
在具体的实施方式中，在接收所述第一数据包的过程中，根据写数据结束信号判断所述第一数据包是否写入结束，并在第一数据包写入结束前，以DW为单位进行数据计数，得到相应的数据计数值。
步骤S12：将所述控制信息和所述第一数据包按照预设格式进行打包，得到第二数据包；其中所述第二数据包包括数据包头部和数据部分。
在具体的实施方式中，将第一数据包按照TLP格式进行打包，得到第二数据包。TLP格式的数据部分每个数据的宽度为32位。
步骤S13：将所述计数值插入到所述数据包头部中的相应位置，发送至数据包存储模块。
需要指出的是，接收到第一数据包需要将第一数据包和控制信息按照TLP格式打包，在向数据包存储模块发送TLP(即Transaction Layer Packet，事务层包)包时先发header(数据包头部)，再发数据部分，其中，数据包头部中有10位是数据长度信息，长度信息的单位是DW，为32bits。所以在发送数据前，需统计出第一数据包的数据长度是多少DW，将这个计数值填到数据包头部中，然后将数据包头部发送给数据包存储模块，再发送数据部分。axi_wr_addr_len的单位是64bits，即两个双字，当axi_wr_data_strb[7:0]的8位不全为1时，用axi_wr_addr_len*64bit来表示数据长度是不准确的，因此，本申请实施例在第一数据包接收的过程中，基于写数据选通信号以DW(即double words，双字)为单位进行数据计数，得到所述第对应的数据计数值，也即第二数据包中数据部分的长度为多少DW。避免发送给存储模块的数据包头部中的内容不正确。
可见，本申请实施例接收PCIe IP核发送的控制信息和第一数据包，并在接收所述第一数据包的过程中，基于写数据选通信号以DW为单位进行数据计数，得到相应的数据计数值；将所述控制信息和所述第一数据包按照预设格式进行打包，得到第二数据包；其中所述第二数据包包括数据包头部和数据部分；将所述计数值插入到所述数据包头部中的相应位置，发送至数据包存储模块。也即，本申请实施例在接收PCIe IP核发送的第一数据包时，写数据选通信号以DW为单位进行数据计数，得到相应的数据计数值，能够保障PCIe IP核数据接收时数据计数的准确性，将计数值插入到数据包头部中的相应位置，发送至数据包存储模块，数据包存储模块接收到准确的计数值，避免了存储数据包时出现错误，影响数据包存储模块对相应数据的使用。
参见图3所示，本申请实施例公开了一种PCIe IP核数据传输方法，包括：
步骤S21：接收PCIe IP核发送的控制信息和第一数据包，并在接收所述第一数据包的过程中，基于写数据选通信号以DW为单位进行数据计数，得到相应的数据计数值。
步骤S22：将所述控制信息和所述第一数据包按照预设格式进行打包，得到第二数据包，将所述第二数据包写入数据包缓存模块；其中所述第二数据包包括数据包头部和数据部分。
在具体的实施方式中，可以预先设置数据包缓存模块的fifo(即First In FirstOut，先进先出)读数据端口和写数据端口的宽度，以及数据深度，具体的，可以基于第二数据包大小设置数据深度，因为缓存在fifo中的数据会及时被读出，fifo中最多会有一包数据，所以数据深度只需大于一包第二数据包的大小即可。
比如，设置数据包缓存模块的fifo读数据端口和写数据端口的宽度为32bit，深度为1024。
步骤S23：从所述数据包缓存模块中读取所述数据包头，将所述计数值插入到所述数据包头部中的相应位置，发送至数据包存储模块。
步骤S24：根据所述计数值将所述数据部分发送至所述数据包存储模块。
也即，根据计数值确定向数据包存储模块发送多少数据。
进一步的，本申请实施例可以向所述PCIe IP核发送写响应信号，以便通知所述PCIe IP核所述第一数据包接收并处理完成。
可见，本申请实施例，通过将从PCIe IP接收到的数据包进行计数，并添加一级数据缓存逻辑来缓存数据，将计数和缓存数据组合打包，然后发送给存储模块。能够精确地统计出一个数据包中有多少个DW的数据，并维持了先发数据包头部后发数据的次序，符合TLP格式的要求。
例如，参见图4所示，本申请实施例公开了一种具体的PCIe IP核数据传输流程图。通过数据包接收模块将PCIe IP核发送的第一数据包按预设格式打包，得到第二数据包，并统计数据包的DW数，得到DW计数值，将打包好的数据存入数据包缓存模块，将DW计数值发送给数据包计数控制模块。缓存完一包第一数据包的数据后，通过数据包计数控制模块从数据缓存模块中读取数据，将接收到的DW计数值插入设定的位置，组成完整的TLP包发送给数据包存储模块。
具体的，通过数据包接收模块监测axi_wr_data_valid信号，当axi_wr_data_valid信号有效时，表示主设备PCIe IP核的写数据有效，从设备数据包接收模块开始接收数据，数据axi_wr_data的宽度是64位，axi_wr_length指示此数据包中有多少个64位的数据，将接收到的数据axi_wr_data和控制信息按要求打包，并写入数据包缓存模块。并且，根据axi_wr_data_last判断写数据包是否结束，在写数据包结束前根据axi_wr_data_strb[7:0]写选通信号进行以DW为单位的精确计数，并赋值给dw_length信号。进一步的，burst_done信号指示一包第一数据包的数据接收结束，并已经将这包数据缓存在了数据包缓存模块，在第一数据包接收结束后向数据包计数控制模块发送burst_done信号和数据计数值dw_length。通过数据包计数控制模块监测burst_done信号，当监测到burst_done有效时，表示一包第一数据包的数据接收并缓存成功，可以去数据包缓存模块读数据了。从缓存模块首先读出的数据为header部分，将接收到的精确计数值dw_length插入到header的相应位置，发送给数据包存储模块，然后将后续的数据部分从缓存中依次读出，发送给数据包存储模块。其中，可以根据dw_length值判断需要从数据包缓存模块中读出多少数据，在读完一包第二数据包的数据并发送给数据包存储模块后，发送buffer_done信号给数据包接收模块，此信号有效后数据包接收模块发送写响应信号给PCIe IP核，代表一包第一数据包接收并处理完成。也即，数据包缓存模块的数据由数据包接收模块写入，由数据包计数控制模块读出。
下面，对本申请实施例涉及到的信号进行解释：
axi_wr_data：AXI总线中主设备向从设备写的数据。
axi_wr_data_valid：AXI总线中主设备向从设备写数据的有效信号，当写数据准备好时，该信号为1，否则为0。
burst：突发，是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输的周期数就是突发长度。
axi_wr_data_last：AXI总线中指示主设备向从设备写一次burst里的最后一个数据。
axi_wr_data_strb:AXI总线中主设备向从设备写数据的选通信号。
axi_wr_addr_len:AXI总线中主设备向从设备突发写数据的长度，传输数据的个数。
header：数据包报头，指的是在网络协议通讯中，用于控制信息的运载和传输的特殊保留字段，被附加到数据包前面的定义位长度的。
dw_length：在一次突发数据传输中，以DW为单位，对数据的精确计数值。
burst_done：指示AXI总线一次突发写的数据被接收完成。
buffer_done：表示数据包控制模块已经将精确计数值放置到TLP包的相应位置，并将此数据包写入了数据包存储模块。
并且，本申请实施例可以通过Verilog代码设计实现。
参见图5所示，本申请实施例公开了一种PCIe IP核数据传输装置，包括：
数据包接收模块11，用于接收PCIe IP核发送的控制信息和第一数据包，并在接收所述第一数据包的过程中，基于写数据选通信号以DW为单位进行数据计数，得到相应的数据计数值；将所述控制信息和所述第一数据包按照预设格式进行打包，得到第二数据包；其中所述第二数据包包括数据包头部和数据部分；
数据包计数控制模块12，用于将所述计数值插入到所述数据包头部中的相应位置，发送至数据包存储模块。
可见，本申请实施例接收PCIe IP核发送的控制信息和第一数据包，并在接收所述第一数据包的过程中，基于写数据选通信号以DW为单位进行数据计数，得到相应的数据计数值；将所述控制信息和所述第一数据包按照预设格式进行打包，得到第二数据包；其中所述第二数据包包括数据包头部和数据部分；将所述计数值插入到所述数据包头部中的相应位置，发送至数据包存储模块。也即，本申请实施例在接收PCIe IP核发送的第一数据包时，写数据选通信号以DW为单位进行数据计数，得到相应的数据计数值，能够保障PCIe IP核数据接收时数据计数的准确性，将计数值插入到数据包头部中的相应位置，发送至数据包存储模块，数据包存储模块接收到准确的计数值，避免了存储数据包时出现错误，影响数据包存储模块对相应数据的使用。
并且，所述装置还包括数据包缓存模块；
其中，所述数据包接收模块11在将所述将所述控制信息和所述第一数据包按照预设格式进行打包，得到第二数据包之后，将所述第二数据包写入数据包缓存模块。
所述数据包计数控制模块12，具体用于从所述数据包缓存模块中读取所述数据包头，将所述计数值插入到所述数据包头部中的相应位置，发送至数据包存储模块。
进一步，所述数据包计数控制模块12，还用于将所述计数值插入到所述数据包头部中的相应位置，发送至数据包存储模块之后，根据所述计数值将所述数据部分发送至所述数据包存储模块。
数据包接收模块11，还用于向所述PCIe IP核发送写响应信号，以便通知所述PCIeIP核所述第一数据包接收并处理完成。
数据包接收模块11，具体用于监测写数据有效信号，当监测到所述写数据有效信号有效时，则开始接收PCIe IP核发送的第一数据包。在接收所述第一数据包的过程中，根据写数据结束信号判断所述第一数据包是否写入结束，并在第一数据包写入结束前，以DW为单位进行数据计数，得到相应的数据计数值。
参见图6所示，本申请实施例公开了一种电子设备，包括处理器21和存储器22；其中，所述存储器22，用于保存计算机程序；所述处理器21，用于执行所述计算机程序，以实现前述实施例公开的针对PCIe IP核数据传输方法。
关于上述针对PCIe IP核数据传输方法的具体过程可以参考前述实施例中公开的相应内容，在此不再进行赘述。
进一步的，本申请实施例还公开了一种计算机可读存储介质，用于保存计算机程序，其中，所述计算机程序被处理器执行时实现前述实施例公开的针对PCIe IP核数据传输方法。
关于针对PCIe IP核数据传输方法的具体过程可以参考前述实施例中公开的相应内容，在此不再进行赘述。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上对本申请所提供的一种PCIe IP核数据传输方法、装置、设备及介质进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (7)

1.一种PCIe IP核数据传输方法，其特征在于，包括：
接收PCIe IP核发送的控制信息和第一数据包，并在接收所述第一数据包的过程中，基于写数据选通信号以DW为单位进行数据计数，得到相应的数据计数值；写数据选通信号用于指示64bit宽度的数据中8个字节的有效性；其中，DW为双字；
将所述控制信息和所述第一数据包按照预设格式进行打包，得到第二数据包；将所述第二数据包写入数据包缓存模块；其中，所述第二数据包包括数据包头部和数据部分；数据包缓存模块的fifo的数据深度为基于第二数据包大小预先设置的；预设格式为事务层包格式；
将所述计数值插入到所述数据包头部中的相应位置，发送至数据包存储模块；
其中，所述将所述计数值插入到所述数据包头部中的相应位置，发送至数据包存储模块，包括：从所述数据包缓存模块中读取所述数据包头部，将所述计数值插入到所述数据包头部中的相应位置，发送至数据包存储模块；
相应的，所述方法还包括：根据所述计数值将所述数据部分发送至所述数据包存储模块。
2.根据权利要求1所述的PCIe IP核数据传输方法，其特征在于，所述根据所述计数值将所述数据部分发送至所述数据包存储模块之后，还包括：
向所述PCIe IP核发送写响应信号，以便通知所述PCIe IP核所述第一数据包接收并处理完成。
3.根据权利要求1所述的PCIe IP核数据传输方法，其特征在于，接收PCIe IP核发送的第一数据包，包括：
监测写数据有效信号，当监测到所述写数据有效信号有效时，则开始接收PCIe IP核发送的第一数据包。
4.根据权利要求1所述的PCIe IP核数据传输方法，其特征在于，所述在接收所述第一数据包的过程中，基于写数据选通信号以DW为单位进行数据计数，得到相应的数据计数值，包括：
在接收所述第一数据包的过程中，根据写数据结束信号判断所述第一数据包是否写入结束，并在第一数据包写入结束前，以DW为单位进行数据计数，得到相应的数据计数值。
5.一种PCIe IP核数据传输装置，其特征在于，包括：
数据包接收模块，用于接收PCIe IP核发送的控制信息和第一数据包，并在接收所述第一数据包的过程中，基于写数据选通信号以DW为单位进行数据计数，得到相应的数据计数值；写数据选通信号用于指示64bit宽度的数据中8个字节的有效性；将所述控制信息和所述第一数据包按照预设格式进行打包，得到第二数据包；将所述第二数据包写入数据包缓存模块；其中所述第二数据包包括数据包头部和数据部分；数据包缓存模块的fifo的数据深度为基于第二数据包大小预先设置的；其中，DW为双字；预设格式为事务层包格式；
数据包计数控制模块，用于将所述计数值插入到所述数据包头部中的相应位置，发送至数据包存储模块；
其中，所述数据包计数控制模块，具体用于从所述数据包缓存模块中读取所述数据包头，将所述计数值插入到所述数据包头部中的相应位置，发送至数据包存储模块；根据所述计数值将所述数据部分发送至所述数据包存储模块。
6.一种电子设备，其特征在于，包括：
存储器，用于保存计算机程序；
处理器，用于执行所述计算机程序，以实现如权利要求1至4任一项所述的PCIe IP核数据传输方法。
7.一种计算机可读存储介质，其特征在于，用于保存计算机程序，所述计算机程序被处理器执行时实现如权利要求1至4任一项所述的PCIe IP核数据传输方法。
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