CN103034609B - 一种四通道FlexRay总线通信模块 - Google Patents

Abstract

本发明公开了一种四通道FlexRay总线通信模块，包括FlexRay总线接口电路，微处理器以及分别连接微处理器的调试及测试接口电路、电源电路、时钟电路、复位电路、LED电路。其中：FlexRay总线接口电路为四路，包括与FlexRay总线连接的总线收发器、连接微处理器和总线收发器的通信控制器。FlexRay总线接口电路通过总线收发器接收外部数据信息，并在通信控制器的作用下将数据信息传输到微处理器，数据经过微处理器处理后经FlexRay总线接口电路传到外部设备。本发明的总线通信模块中采用微处理器MPC565，具有四路FlexRay总线输出能力，扩大了FlexRay的应用范围。

Description

一种四通道FlexRay总线通信模块

技术领域

本发明属于网络通信技术领域，特别是涉及一种四通道FlexRay总线通信模块。

背景技术

FlexRay是一种比较新型的总线通信系统，是以未来汽车上的线控系统（X-by-Wire）为应用背景研发出来的。2000年，宝马、奔驰、通用等七家公司成立了FlexRay通信联盟，并在此基础上于2001年形成了FlexRay V1.0通信协议，经过十余年的发展，历经百来个版本的升级，目前FlexRay通信协议已更新至V3.0版。2006年，宝马X5、X7等高档汽车上成功应用了FlexRay标志着FlexRay趋近成熟。

FlexRay做为一种新型总线技术，数据传输率最高可达20 Mbit/s，是CAN的20倍，数据传输效率可高达96.9%，是CAN的1.6倍，具有可靠性高和实时性好等优点，能满足大容量实时通信要求。目前国内对于FlexRay的研究还处于起步阶段，大部分还停留在理论研究阶段，目前FlexRay通信控制器都是16位，面向的对象主要是16位单片机，且FlexRay总线节点大部分采用双通道通信结构，制约了FlexRay的应用范围。

发明内容

针对上述现有技术，本发明所要解决的技术问题是提供一种四通道FlexRay总线通信模块，该通信模块具有四路FlexRay总线输出能力，可以随意配置成星型或总线型网络拓扑结构，扩大了FlexRay的应用范围。

本发明为解决上述技术问题采用如下技术方案：

一种四通道FlexRay总线通信模块，包括微处理器，以及用于供电的电源电路。还包括FlexRay总线接口电路；所述FlexRay总线接口电路包括总线收发单元、通信控制单元；其中，所述总线收发单元通过四路FlexRay总线接收外部设备数据信息，并将接收到的数据信息经过通信控制单元传输到微处理器，微处理器对接收到的数据信息进行处理后，将处理结果依次经通信控制单元、总线收发单元、四路FlexRay总线返回到外部设备。

作为本发明的改进，所述通信控制单元包括第一、第二通信控制器，所述总线收发单元第一、第二、第三、第四总线收发器；其中所述第一、第二总线收发器分别连接第一通信控制器，所述第三、第四总线收发器分别连接第二通信控制器；所述第一、第二通信控制器分别连接所述微处理器；所述第一、第二、第三、第四总线收发器分别与四路FlexRay总线相连接。

作为本发明的改进，所述电源电路分别提供电压为+12V、+5V、+3.3V、+2.6V的电压端。

作为本发明的改进，还包括一个与所述微处理器连接的RS232总线电路；数据信息经微处理器处理后通过所述RS232总线电路发送给上位计算机。

作为本发明的改进，还包括一个与所述微处理器连接的外部扩展存储器模块；所述外部扩展存储器模块包括SRAM芯片、FLASH芯片；数据信息经微处理器处理后存入所述外部扩展存储器模块。

作为本发明的改进，所述微处理器采用32位微处理器MPC565；所述第一、第二通信控制器均采用通信控制器MFR4310；所述第一至第四总线收发器均采用总线收发器TJA1080A。

作为本发明的进一步改进，还包括一个与微处理器连接的时钟电路；所述时钟电路包括磁珠、有源晶振、第一电容、第一电阻；其中所述磁珠的一端连接所述电源电路提供的+3.3V电压端，所述磁珠的另一端分别连接所述第一电容的一端和有源晶振的VCC引脚，所述有源晶振的GND引脚连接所述第一电容的另一端并接地，所述有源晶振的OUT引脚串联所述第一电阻后连接所述微处理器的CLK引脚。

作为本发明的进一步改进，还包括一个与微处理器连接的复位电路；所述复位电路包括上电复位电路和外部软硬件复位电路；所述上电复位电路包括电源管理芯片TPS3307-33、第二至第六电阻、第二至第五电容、按钮开关；其中，所述电源管理芯片TPS3307-33的SENSE1引脚依次串联第二电阻、第二电容后接地，所述电源管理芯片TPS3307-33的SENSE2引脚依次串联第三电阻、第三电容后接地，所述第二电阻和第二电容的连接节点接所述电源电路提供的+5V电压端，所述第三电阻和第三电容的连接节点接所述电源电路提供的+3.3V电压端；所述电源管理芯片TPS3307-33的SENSE3引脚分别连接所述第四、第五电阻的一端，所述第四电阻的另一端分别连接所述第四电容的一端以及电源电路提供的+2.6V电压端，所述第四电容的另一端分别与所述第五电阻的另一端以及接地端连接；所述电源管理芯片TPS3307-33的VCC引脚分别连接所述第六电阻的一端以及电源电路提供的+2.6V电压端；所述电源管理芯片TPS3307-33的/MR引脚分别连接所述第六电阻的另一端、第五电容的一端、按钮开关的一端，所述按钮开关的另一端、第五电容的另一端接地；所述电源管理芯片TPS3307-33的RST引脚连接所述微处理器的PORESET引脚。

作为本发明的更进一步改进，所述SRAM芯片采用1M×16位高速异步CMOS静态随机存储器IS61WV102416。

作为本发明的再进一步改进，所述FLASH芯片采用4M×16位NOR型FLASH芯片S29GL032N。

本发明具有如下有益效果：

 1.本四通道FlexRay总线通信模块中采用32位微处理器MPC565作为主机处理器，具有四路FlexRay总线输出能力，基于MPC565的四通道FlexRay总线节点可以任意组网，可以选取任意一通道与其他节点构成总线型网络拓扑结构，也可以配置成主动星型网络结构的星节点，扩大了FlexRay的应用范围。

2. 本四通道FlexRay总线通信模块还包括连接微处理器的RS232总线电路和外部扩展存储器模块。RS232总线电路用于本总线通信模块连接上位电脑，进一步扩大了FlexRay的应用范围。由于MPC565微处理器片内仅有36KB的SRAM和IMB的FLASH，外扩2MB的SRAM和4MB的FLASH储存器，其中外扩的FLASH存储器用于存储算法控制软件，BootLoader启动代码和运算结算后的备用数据，外扩SRAM则用于运行算法控制软件，提高程序的运行效率。

3. 本四通道FlexRay总线通信模块中的复位系统电路采用专门的电源管理芯片TPS3307-33来设计，相比传统阻容复位电路，本复位系统稳定性更高。

4. 本四通道FlexRay总线通信模块中的时钟电路为MPC565提供4MHz的时钟信号，并且可以通过MPC565内部相位锁定环路（SPLL）倍频来获得40MHz的工作频率，使得系统运行更快。在时钟电路中，在电源的输入端串联一个磁珠，可以有效滤除信号线、电源线上的高频噪声，降低尖峰干扰对系统的影响，还具有吸收静电脉冲的能力。同时在3.3V的电源和地之间外接一个滤波电容来滤除低频信号的干扰。并且在输出端串联一个22Ω的电阻来过滤信号，减小因反射波叠加而引起的过冲。这样保证时钟电路输出稳定的高电平为3.3V、占空比为50%的4MHz时钟信号。

附图说明

图1 是本发明整体结构框图；

图2 是主机微控制器MPC565与通信控制器MFR4310 I接口框图；

图3 是通信控制器MFR4310 I与总线监控器TJA1080接口框图；

图4 是供电系统电路图；

图5 是复位系统电路图；

图6 是时钟电路图；

图7 是BDM调试电路图；

图8 是RS232总线电路图；

图9是LED电路图；

图10是MPC565存储器体系结构图；

图11是整个通信模块的程序流程图。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图对本发明的具体实施方式进行详细的说明。

一种四通道FlexRay总线通信模块，包括微处理器，以及用于供电的电源电路。还包括FlexRay总线接口电路。 FlexRay总线接口电路包括总线收发单元、通信控制单元。其中，总线收发单元通过四路FlexRay总线接收外部设备数据信息，并将接收到的数据信息经过通信控制单元传输到微处理器，微处理器对接收到的数据信息进行处理后，将处理结果依次经通信控制单元、总线收发单元、四路FlexRay总线返回到外部设备。

通信控制单元包括第一、第二通信控制器，总线收发单元第一、第二、第三、第四总线收发器。其中第一、第二总线收发器分别连接第一通信控制器，第三、第四总线收发器分别连接第二通信控制器。第一、第二通信控制器分别连接微处理器。第一、第二、第三、第四总线收发器分别与四路FlexRay总线相连接。

电源电路分别提供电压为+12V、+5V、+3.3V、+2.6V的电压端。

本通信模块还包括一个与微处理器连接的RS232总线电路。数据信息经微处理器处理后通过RS232总线电路发送给上位计算机。

本通信模块还包括一个与微处理器连接的外部扩展存储器模块。外部扩展存储器模块包括SRAM芯片、FLASH芯片。数据信息经微处理器处理后存入外部扩展存储器模块。

本通信模块中微处理器采用32位微处理器MPC565。第一、第二通信控制器均采用通信控制器MFR4310。第一至第四总线收发器均采用总线收发器TJA1080A。

本通信模块中SRAM芯片采用1M×16位高速异步CMOS静态随机存储器IS61WV102416。FLASH芯片采用4M×16位NOR型FLASH芯片S29GL032N。

如图1所示，四通道FlexRay总线通信模块主要包括微处理器，四路FlexRay总线接口电路，外部扩展存储器模块， RS232总线电路、调试及测试接口电路，电源电路、时钟电路、复位电路。其中飞思卡尔公司推出的32位微处理器MPC565为整个通信系统的核心，负责控制FlexRay总线接口电路采集外部FlexRay总线，经过控制律及逻辑运算后，可以经FlexRay总线传送到外部设备，亦或通过RS232总线电路发送给上位计算机，还可以储存到外部扩展存储电路以供回查备用。

如图2所示，由于MPC565与MFR4310I、MFR4310Ⅱ连接电路基本一致，所以对MPC565与MFR4310I的连接关系进行描述。在MFR4310中，D0是数据总线的最低有效位，A1是地址总线的最低有效位，而在MPC565中采用的为大端模式，ADDR0是地址总线的最高有效位，DATA0是数据总线的最高有效位，所以MFR4310和MPC565连接时地址总线和数据总线需反向连接，亦即MFR4310的D0与MPC565的DATA15相连，MFR4310的A1与MPC565的ADDR30相连。由于采用16位数据总线读取模式，所以将MPC565的写控制信号低字节控制WE0/BE0接口，高字节控制WE1/BE1接口分别与MFR4310的字法选择信号BSEL0接口，BSEL1接口相连。MPC565一共有四路片选信号，分别为CS0接口、CS1接口、CS2接口、CS3接口，在本发明中，将片选信号CS0接口，CS1接口分配给外部扩展存储器模块, CS2接口，CS3接口分配给FlexRay总线通信控制器，故将MPC565的片选信号CS2接口与MFR4310的片选信号CS接口相连。MPC565的读控制信号OE接口与MFR4310的OE接口信号相连。当MFR4310的片选信号CE接口为低电平，读信号OE接口为低电平，字法选择信号BSEL0接口，BSEL1接口均为高电平时，MPC565对MFR4310进行16位数据读操作；反之，当MFR4310的片选信号CS接口为低电平，读信号OE接口为高电平，字法选择信号BSEL0接口，BSEL1接口均为低电平时，MPC565对MFR4310进行16位数据写操作。MFR4310的RESET（复位信号）连至MPC565的MPIO32B0端口，当MPC565连续多次未收到MFR4310的响应信号时，MPC565可以软件复位MFR4310，从而避免通信的互锁现象。MFR4310提供3种可以选择的硬件主机接口：HCS12接口，异步存储器接口和MPC接口，具体选择哪种模式通过配置IF_SEL0和IF_SEL1两个引脚的上拉下拉来实现，按照官方推荐连接电路，选择MPC565模式时，IF_SEL0和IF_SEL1两个引脚均选择下拉，所以将IF_SEL0和IF_SEL1两个引脚下拉47欧姆电阻接地选择MPC565模式。INT_CC接口为中断信号，当中断发生时，通信控制器将中断信号发送给主机，主机调用中断处理函数，判断中断的类型，并执行不同的中断响应函数。同理，MPC565芯片与MFR4310Ⅱ连接电路与MFR4310I连接基本一致，只需将MPC565芯片的片选信号CS3接口与MFR4310Ⅱ的片选信号CS接口相连，以及将MPC565芯片的中断引脚IRQ2接口与MFR4310Ⅱ的中断信号INT_CC接口相连即可。

如图3所示，由于MFR4310I与TJA1080连接电路和MFR4310Ⅱ与TJA1080连接电路基本一致，所以对MFR4310 I与TJA1080的接口连接电路框图进行描述。MFR4310提供了2个独立的FlexRay总线收发模块，因此可以接2个TJA1080构成冗余网络。TXD_BG[1:2]/IF_SEL[0:1]为复合输出/输入引脚，IF_SEL[0:1]为主机接口选择引脚，IF_SEL0和IF_SEL1两个引脚均选择下拉来决定主机接口为MPC565。当TXD_BG[1:2]引脚全强度驱动时，数据从MFR4310传输到TJA1080芯片上。

正常高速通信模式下，当MFR4310通讯控制器的TXEN[1：2]#引脚为高电平时，使TJA1080的发送使能引脚TXEN有效，这时TJA1080的TXD输入引脚把从通讯控制器TXD_BG[1:2]引脚输入的数字位流，转换成相应的模拟总线信号再输出到FlexRay总线上；同时，TJA1080将FlexRay总线上的模拟总线信号转换成相应的数字位流，从TJA1080的RXD引脚输送到通讯控制器MFR310的RXD_BG2引脚上，完成总线与MFR4310通信控制器的数据通信。

如图3所示，根据FlexRay电气物理层协议要求，TJA1080与物理层接口之间连接共模扼流电感T (common mode chock)，满足频率在20～50 MHz时，共模扼流电感的共模衰率最大。为了保证更好的电磁兼容性，在收发器和物理层之间引入了一个所谓的隔离终端，即将终端电阻分成2个阻值相同的电阻R。2个电阻的精度控制1%之内，以保证二者良好匹配，否则匹配性过差会导致信号收发时产生很高的电磁辐射。

由于MPC565片内仅有36KB的SRAM和1MB的FLASH，不能满足MPC565内部大数据量的运算及数据存储需要，所以外扩2MB的SRAM和4MB的FLASH储存器，其中外扩的FLASH存储器用于存储算法控制软件，BootLoader启动代码和运算结算后的备用数据，外扩SRAM则用于运行算法控制软件，提高程序的运行效率。

在一般嵌入式处理器进行存储器扩展时，需要注意接口电平是否匹配和地址的大小端模式下地址线的连接以及读写访问时序等问题。本发明用的是IS61WV102416 SRAM以及S29GL032N FLASH，它们的工作电压均为3.3V，但MPC565的外部总线接口电平为2.6V，直接相连存在电平不匹配的问题，但MPC565提供数据总线预放电模式解决了这一问题。通过软件将PDMCR2[PREDIS_EN]位置1，则MPC565可以提供兼容3.3V/5V的外部存储器的应用条件，这样外部存储器就可以与MPC565外部总线接口直接相连。

MPC565工作在大端模式，其地址总线为A8~A31，数据总线为D0~D31，因此A31为地址总线的最低位，A8则为最高位；D31为数据总线的最低位，而D0为最高位，与普通RAM、FLASH的高低位定义正好相反。MPC565与外扩存储器总线接口图如图4所示。在FLASH的扩展电路中，MPC565的地址总线A30~A9对应连接FLASH的地址总线A0~A21，MPC565的数据总线D15~D0与存储器的数据总线D0~D15的顺序相连，由于上电后MPC565从片外FLASH启动，因此芯片的片选信号/CS0应连接FLASH的/CS0。在SRAM扩展电路中，MPC565的地址总线A30~A11对应SRAM的地址线A0~A19，MPC565的数据总线D15~D0与存储器的数据总线D0~D15的顺序相连，MPC565的片选/CS1对应SRAM的/CS1，SRAM的高字节选择管脚UB对应MPC565的低字节控制管脚/WE0/BE0，SRAM的低字节选择管脚LB对应MPC565的高字节控制管脚/WE1/BE1，再将控制信号/OE相连，这样即可实现存储器的正常通信。

如图4所示为供电系统电路图，外部输入电压为+28V，而该发明系统内芯片所需工作电压为+12V、+5V、+3.3V、+2.6V四种，故需设计高品质的电源电路来实现对供电系统正常工作的保障。电源电路采用爱立信电压转换模块PKV3313和PKV3211分别将+28V转换为+12V和+5V， 该电路比较简单，只需在输入输出端外接解耦和滤波电容即可输出所需电压。3.3V电压和2.6V电压均在5.0V电压的基础上用线性稳压器（LDO）变换实现，它主要是采用LINEAR公司推出LT1086芯片而设计的，LT1086芯片是一个具有过流以及过热保护功能的高效电源芯片，它可以提供最大1.5A的输出电流，通过设计相应的外围电路，LT1086可以输出3.3V和2.6V电压。由于这种电压调节器具有输出电压稳定，可靠性高，电压调节范围广等优点，目前在各种嵌入式电源模块设计中被广泛使用。其中2.6V电压给CPU内核供电，电压要求较高，误差不能超过0.1V。为了精确输出2.6V电压，需要串联四个电阻来调整输出电压。通过计算可以得到8R1取值200Ω，8R2取值100Ω，8R4取值0Ω，8R3取值330Ω。5V转3.3V电路只需在输入输出端外接解耦和滤波电容，即可输出3.3V电压。

如图图5所示，复位电路是确保电路正常工作必不可少的一部分，复位电路的主要功能是上电复位。由于微控制器电路是时序数字电路，它需要稳定的时钟信号，因此在微控制器上电时，应当有一个复位逻辑将微控制器初始化到一个确定的状态。最简单的复位电路是阻容复位电路，电路实现简单，成本低廉，但稳定性欠佳。所以本文选用专门的复位芯片-TI公司的电源管理芯片TPS3307-33来设计复位电路。MPC565有很多种复位源，即可产生内部和外部复位信号的触发事件。其中共有三个低电平有效的复位信号输入管脚：上电复位（PORESET）、硬件复位（HRESET）、和软件复位（SRESET），低电平有效。本发明系统的复位电路由上电复位电路和外部软硬件复位电路构成：外部软硬件复位采用阻容式电路实现，硬件复位引脚和软件复位引脚均引到BDM调试接口；上电复位电路图如图6所示，采用TI公司的电源管理芯片TPS3307-33来实现上电复位电路。上电复位电路包括电源管理芯片TPS3307-33、电阻10R1、10R2、10R3、10R4、10R5、电容10C1、10C2、10C3、10C4、按钮开关S1。电源管理芯片TPS3307-33的SENSE1引脚依次串联电阻10R1、电容10C1后接地。电源管理芯片TPS3307-33的SENSE2引脚依次串联电阻10R2、电容10C2后接地，电阻10R1和电容10C1的连接节点接电源电路提供的+5V电压端，电阻10R2和电容10C2的连接节点接电源电路提供的+3.3V电压端。电源管理芯片TPS3307-33的SENSE3引脚分别连接电阻10R4、10R5的一端，电阻10R4的另一端连接电容10C3的一端并连接电源电路提供的+2.6V电压端。电容10C3的另一端连接电阻10R3的另一端并接地。电源管理芯片TPS3307-33的VCC引脚连接电阻10R5并连接电源电路提供的+2.6V电压端。电源管理芯片TPS3307-33的/MR引脚分别连接电阻10R5的另一端、电容10C4的一端、按钮开关S1的一端，按钮开关S1的另一端接地电源管理芯片TPS3307-33的RST引脚连接处理器的PORESET引脚。TPS3307-33芯片主要通过SENSE1、SENSE2、SENSE3管脚对系统的三种电压：5.0V、3.3V、2.6V进行监控。SENSE1和SENSE2管脚的门槛电压分别为4.55V和2.93V，而SENSE3管脚的门槛电压为1.25V，所以2.6V的被监测电压需通过电阻R19和R20分压后连接到SENSE3管脚上。当被监测电压低于上述门槛电压时芯片会自动上电复位，手动按下复位开关S1时芯片也会输复位信号。

如图6所示，目前嵌入式处理器都是时序电路，需要一个稳定的时钟信号提供时序基准。本发明的时钟电路为MPC565提供4MHz的时钟信号，并且可以通过MPC565内部相位锁定环路（SPLL）倍频来获得40MHz的工作频率，使得系统运行更快。时钟电路包括磁珠FB1、有源晶振、电容Y0C2、电阻Y0R1。磁珠FB1的一端连接电源电路提供的+3.3V电压端，磁珠FB1的另一端分别连接所述电容Y0C2的一端和有源晶振的VCC引脚，有源晶振的GND引脚连接所述电容Y0C2的另一端并接地，有源晶振的OUT引脚串联电阻Y0R1后连接所述微处理器的CLK引脚。在设计时钟电路时，需要在电源的输入端串联一个磁珠FB1，磁珠可以有效滤除信号线、电源线上的高频噪声，降低尖峰干扰对系统的影响，还具有吸收静电脉冲的能力。同时需要在3.3V的电源和地之间外接一个滤波电容Y0C2来滤除低频信号的干扰。并且在输出端串联一个22Ω的电阻来过滤信号，减小因反射波叠加而引起的过冲。这样即可输出高电平为3.3V、占空比为50%的4MHz时钟信号。

如图7所示为，系统运行时调试接口在开发调试阶段必不可少，本文使用Freescale 公司为Power PC 56x系列处理器提供的10针BDM接口引脚设计调试接口电路。时钟信号DSCK引脚通过外接10kΩ电阻下拉至低电平，这样当上电复位时该引脚会驱动调试器立即进入BDM工作模式。通过DSDI引脚下拉5.6kΩ电阻来选择调试端口工作在异步收发模式，此时需要外部时钟来提供时钟信号。DSDI引脚用于向MPC565发送数据而DSDO引脚则是用于接收MPC565发送来的数据。VFLS[0:1]引脚外接10kΩ上拉电阻，用于检测CPU是否处于挂起状态。/SREST引脚和/HREST引脚则与CPU的软件复位和硬件复位管脚相连，用于控制CPU的软硬件复位。

如图8所示，本发明系统共需4路串口输出，以供调试及上传数据信号至上位机显示使用。串行接口电路只需完成TTL电平至RS232/RS422电平的转换即可，由于四路RS232总线电路基本一致，所以以其中一路串口电路为例进行叙述。本发明系统采用SP3223E芯片完成电平的转换功能，SP3223E只需外接滤波电容即可正常工作，并且可通过跳线设置SP3223E工作在RS-232/422电平模式：

1)由于串口与外部设备连接，需要用到硬件流控制（RTS/CTS），因而用两个I/O口MIDO4/MPIO32B10和MIDO5/MPIO32B9来模拟这两个信号；

2) 由于MPC565串口输出为5V，因而SP3223E使用5V供电；

3) SP3223E的输出信号/STATUS用于指示在线（ON-LINE）和关闭状态，在本应用中不使用，直接悬空；

4) SP3223E的输入信号/EN用于使能接收器。驱动该引脚为低电平，则SP3223E的接收器正常工作；驱动该引脚为高电平，则接收器的输出R1OUT和R2OUT为高阻态。在本应用中将/EN引脚直接接地，使其接收器一直正常工作，也可以在MPC565内部设置串口是否允许接收；

5) SP3223E的输入信号/SHUTDOWN用于控制发送器的工作状态，输入信号/ONLINE用于使能内部的AUTO ON-LINE电路。/SHUTDOWN和/ONLINE可以配合起来控制发送器的状态。如果驱动/SHUTDOWN为低电平，则不管/ONLINE状态如何，发送器的输出T1OUT和T2OUT都为高阻态，电荷泵停止工作；如果/SHUTDOWN和/ONLINE都为高电平，则发送器正常工作；如果/SHUTDOWN 为高电平，而/ONLINE为低电平，则发送器的状态由其内部的AUTO ON-LINE电路根据接收器输入端是否有RS232信号决定：如果有RS232信号，则发送器正常工作，否则发送器的输出为高阻态，电荷泵停止工作。

在本应用中将/SHUTDOWN和/ONLINE都直接接高电平，使其发送器一直正常工作；

6) SP3223E的外接电容9C1、9C2、9C3和9C4的容值最小值都为0.1微法。

图9所示为，LED电路主要包括限流电阻和发光二极管，其作用在于作为系统电源指示，以及在微处理器的控制下闪烁，指示执行器工作状态。电路中，D10、D11、D12三个发光二极管主要用于显示系统三种电源+5V、+3.3V、+2.6V是否工作正常，D13接收MPC565的RUNNING引脚信号，每隔1S钟闪烁一次，用于指示CPU工作状态是否正常。

四通道FlexRay总线通信模块，其正常工作需要合理配置系统资源，该系统内部有SRAM、FLASH、MFR4310Ⅰ、MFR4310Ⅱ四种存储器，因此需要合理分配存储器地址空间，保障系统正常工作。MPC565自带一个存储控制器，它作为与外部存储设备的接口，提供了4个访问区域，每个区域都对应于一个片选信号。该存储控制器与外部总线接口是并行工作的，当访问到某个存储区域时，CPU将外部信号使用权交给存储控制器，控制该访问操作直到访问结束为止。片选信号CS0～CS3分别控制4个不同的存储区域，而选项寄存器OR0～OR3和基址寄存器BR0～BR3与片选信号相对应，也分别作用于4个不同的区域，可以通过OR寄存器和BR寄存器的配置来设定程序存储器空间地址与数据存储器空间的大小。在本发明中，片选信号CS0连接FLASH芯片，片选信号CS1连接SRAM芯片，片选信号CS2连接MFR4310Ⅰ芯片，片选信号CS3 连接MFR4310Ⅱ芯片，故选项寄存器OR0和基址寄存器BR0设置FLASH芯片的基址和存储范围，依次可得。MPC565存储体系结构如图10所示，由于MPC565的中断向量表存放在地址0x00000000处，CPU为提高程序的运行效率往往会将程序放到SRAM中去执行，为了能够正常响应中断请求，因此外扩SRAM的地址应设为0x00000000处，故将USIU.OR1.R=0x00000823，USIU.BR1.R= 0XFFE00000。而MPC565内部存储区域以及外扩FLASH则可以映射到8个位置中的任何一个位置，本文设置MPC565内部存储区域地址为0x00800000，外扩FLASH地址为0x01000000，故设置USIU.OR1 =0x01000803； USIU.BR1 = 0XFFE000150。MFR4310Ⅰ控制器初始地址设定为0x20000000，故设置USIU.OR2 =0xFFFF8024，USIU.BR2 = 0x20000803；MFR4310Ⅱ控制器初始地址设定为0x30000000，故设置USIU.OR3 =0xFFFF8024，USIU.BR3 = 0x30000803。

如图11所示，本发明中的通信模块采用超循环工作机制，应用程序是一个无限循环，四路FlexRay总线接收和发送均采用中断机制。节点上电后，开始进行初始化操作，主机初始化的工作主要是对主机处理器，即MPC565内部设备进行初始化，如MPC565系统时钟频率设定、存储空间的地址重新分配以及接口电路（如离散量接口、串口等）的初始化工作。MFR4310控制器的初始化主要包括以下步骤：总线控制器底层配置、缓冲区的初始化、定义中断回调函数、切换协议状态至(Normal Active)以及开启需要的中断。当中断发生时，通信控制器MFR4310将中断信号发送至MPC565，MPC565调用中断处理函数，判断中断的类型，并执行不同的中断响应函数。应用程序循环反复，当四路FlexRay总线产生发送中断请求，MPC565判断中断优先级次序，调用中断处理子函数，更新标志位，完成数据更新。当发送中断产生时，MPC565调用发送中断处理子函数，把数据发送至总线设备，完成数据读取。应用程序采用时间片轮转执行，每隔10毫秒执行将从四路FlexRay总线接收到的数据进行控制算法解算，每隔20毫秒将接收到的数据和解算后的数据经RS232总线电路发往上位计算机显示，每隔500毫秒将接收的总线数据存到外部FLASH设备，以供回查备用，每隔1秒钟LED灯闪烁一次，用于指示CPU是否正常工作，该应用程序循环反复直至主机发出通信停止指令，最终实现四通道FlexRay总线通信模块的正常工作。

上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以不脱离本发明宗旨的前提下作出各种变化。

Claims (7)

1.一种四通道FlexRay总线通信模块，包括微处理器，以及用于供电的电源电路，其特征在于：还包括FlexRay总线接口电路、与微处理器连接的复位电路；所述FlexRay总线接口电路包括总线收发单元、通信控制单元；其中，所述总线收发单元通过四路FlexRay总线接收外部设备数据信息，并将接收到的数据信息经过通信控制单元传输到微处理器，微处理器对接收到的数据信息进行处理后，将处理结果依次经通信控制单元、总线收发单元、四路FlexRay总线返回到外部设备；所述电源电路分别提供电压为+12V、+5V、+3.3V、+2.6V的电压端；

所述通信控制单元包括第一、第二通信控制器，所述总线收发单元包括第一、第二、第三、第四总线收发器；其中所述第一、第二总线收发器分别连接第一通信控制器，所述第三、第四总线收发器分别连接第二通信控制器；所述第一、第二通信控制器分别连接所述微处理器；所述第一、第二、第三、第四总线收发器分别与四路FlexRay总线相连接；

所述复位电路包括上电复位电路和外部软硬件复位电路；所述上电复位电路包括电源管理芯片TPS3307-33、第二至第六电阻、第二至第五电容、按钮开关；其中，所述电源管理芯片TPS3307-33的SENSE1引脚依次串联第二电阻、第二电容后接地，所述电源管理芯片TPS3307-33的SENSE2引脚依次串联第三电阻、第三电容后接地，所述第二电阻和第二电容的连接节点接所述电源电路提供的+5V电压端，所述第三电阻和第三电容的连接节点接所述电源电路提供的+3.3V电压端；所述电源管理芯片TPS3307-33的SENSE3引脚分别连接所述第四、第五电阻的一端，所述第四电阻的另一端分别连接所述第四电容的一端以及电源电路提供的+2.6V电压端，所述第四电容的另一端分别与所述第五电阻的另一端以及接地端连接；所述电源管理芯片TPS3307-33的VCC引脚分别连接所述第六电阻的一端以及电源电路提供的+2.6V电压端；所述电源管理芯片TPS3307-33的/MR引脚分别连接所述第六电阻的另一端、第五电容的一端、按钮开关的一端，所述按钮开关的另一端、第五电容的另一端接地；所述电源管理芯片TPS3307-33的RST引脚连接所述微处理器的上电复位引脚。

2.根据权利要求1所述的四通道FlexRay总线通信模块，其特征在于：还包括一个与所述微处理器连接的RS232总线电路；数据信息经微处理器处理后通过所述RS232总线电路发送给上位计算机。

3.根据权利要求1所述的四通道FlexRay总线通信模块，其特征在于：还包括一个与所述微处理器连接的外部扩展存储器模块；所述外部扩展存储器模块包括SRAM芯片、FLASH芯片；数据信息经微处理器处理后存入所述外部扩展存储器模块。

4.根据权利要求1所述的四通道FlexRay总线通信模块，其特征在于：所述微处理器采用32位微处理器MPC565；所述第一、第二通信控制器均采用通信控制器MFR4310；所述第一至第四总线收发器均采用总线收发器TJA1080A。

5.根据权利要求1所述的四通道FlexRay总线通信模块，其特征在于：还包括一个与微处理器连接的时钟电路；所述时钟电路包括磁珠、有源晶振、第一电容、第一电阻；其中所述磁珠的一端连接所述电源电路提供的+3.3V电压端，所述磁珠的另一端分别连接所述第一电容的一端和有源晶振的VCC引脚，所述有源晶振的GND引脚连接所述第一电容的另一端并接地，所述有源晶振的OUT引脚串联所述第一电阻后连接所述微处理器的CLK引脚。

6.根据权利要求3所述的四通道FlexRay总线通信模块，其特征在于：所述SRAM芯片采用1M×16位高速异步CMOS静态随机存储器IS61WV102416。

7.根据权利要求3所述的四通道FlexRay总线通信模块，其特征在于：所述FLASH芯片采用4M×16位NOR型FLASH芯片S29GL032N。