CN113990877A - 三维闪存元件 - Google Patents

三维闪存元件 Download PDF

Info

Publication number
CN113990877A
CN113990877A CN202010701579.XA CN202010701579A CN113990877A CN 113990877 A CN113990877 A CN 113990877A CN 202010701579 A CN202010701579 A CN 202010701579A CN 113990877 A CN113990877 A CN 113990877A
Authority
CN
China
Prior art keywords
flash memory
arc
dimensional flash
pillars
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010701579.XA
Other languages
English (en)
Inventor
吕函庭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Publication of CN113990877A publication Critical patent/CN113990877A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供多种三维闪存元件。一种三维闪存元件包括栅极堆叠结构、多个分开的弧状通道柱、多个源极/漏极柱以及电荷储存结构。栅极堆叠结构设置于基底上且包括彼此电性绝缘的多个栅极层。多个分开的弧状通道柱设置于所述基底上且位在所述栅极堆叠结构中。多个源极/漏极柱设置于所述基底上且贯穿所述栅极堆叠结构，其中所述多个弧状通道柱中的每一者的两端部处分别配置有两个源极/漏极柱。电荷储存结构设置于所述多个栅极层中的每一者与对应的所述弧状通道柱之间。

Description

三维闪存元件
技术领域
本发明是有关于一种半导体元件，且特别是有关于一种三维闪存元件。
背景技术
非易失性内存(例如闪存)由于具有使存入的数据在断电后也不会消失的优点，因此广泛采用于个人计算机和其他电子设备中。
目前业界较常使用的三维闪存包括反或式(NOR)闪存以及反及式 (NAND)闪存。此外，另一种三维闪存为及式(AND)闪存，其可应用在多维度的闪存阵列中而具有高积集度与高面积利用率，且具有操作速度快的优点。因此，三维闪存元件的发展已逐渐成为目前的趋势。
发明内容
本发明提供一种三维闪存元件，将存储单元的通道柱设计为弧状或半圆状，可提供较长的通道长度和较佳的元件效能。
本发明的三维闪存元件包括栅极堆叠结构、多个分开的弧状通道柱、多个源极/漏极柱以及电荷储存结构。栅极堆叠结构设置于基底上且包括彼此电性绝缘的多个栅极层。多个分开的弧状通道柱设置于所述基底上且位在所述栅极堆叠结构中。多个源极/漏极柱设置于所述基底上且贯穿所述栅极堆叠结构，其中所述多个弧状通道柱中的每一者的两端部处分别配置有两个源极/漏极柱。电荷储存结构设置于所述多个栅极层中的每一者与对应的所述弧状通道柱之间。
在本发明的一实施例中，所述弧状通道柱中的邻近两者为镜像对称配置。
在本发明的一实施例中，所述弧状通道柱中的邻近两者为非镜像对称配置。
在本发明的一实施例中，一绝缘柱设置于所述弧状通道柱中的邻近两者之间。
在本发明的一实施例中，不同列的多个绝缘柱为交错配置。
在本发明的一实施例中，不同列的多个绝缘柱为对准配置。
在本发明的一实施例中，所述多个弧状通道柱中的邻近两者的对应的所述端部处的所述源极/漏极柱彼此分开。
在本发明的一实施例中，一接触插塞电性连接至所述多个弧状通道柱中的邻近两者的对应的所述端部处的所述源极/漏极柱。
在本发明的一实施例中，所述接触插塞与所述栅极堆叠结构上的一导电线电性连接。
在本发明的一实施例中，所述导电线包括源极线或位线。
在本发明的一实施例中，所述多个弧状通道柱中的呈镜像对称配置的邻近两者的对应的所述端部处的所述源极/漏极柱彼此连接。
在本发明的一实施例中，一接触插塞电性连接至连接的所述源极/漏极柱。
在本发明的一实施例中，所述电荷储存结构中的每一者的侧壁具有大致上平滑剖面。
在本发明的一实施例中，所述电荷储存结构中的每一者的侧壁具有波浪状剖面。
在本发明的一实施例中，所述弧状通道柱的每一者在其延伸方向上为连续的。
在本发明的一实施例中，所述多个弧状通道柱的每一者在其延伸方向上为不连续的，且所述弧状通道柱的多个通道部分仅与所述多个栅极层对应。
在本发明的一实施例中，所述多个弧状通道柱中的每一者的两端部距离对应的所述栅极层的距离相等。
在本发明的一实施例中，所述多个弧状通道柱中的每一者的两端部距离对应的所述栅极层的距离不相等。
在本发明的一实施例中，所述多个弧状通道柱的材料包括非掺杂多晶硅，且所述多个源极/漏极柱的材料包括掺杂多晶硅。
在本发明的一实施例中，从上视角度来看，所述多个源极/漏极柱中每一者的形状为L型、I型、多边形、圆形、弧状、环状或其组合。
基于上述，在本发明的三维闪存元件中，存储单元具有弧状通道柱，其会产生曲率效应(curvature effect)以增强编程/擦除存储单元的操作欲度，并且可提供较长的通道长度和较佳的元件效能。此外，本发明的三维闪存元件可具有高积集度与高面积利用率，且符合操作速度快的需求。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1I为依据本发明第一实施例所绘示的三维闪存元件的制造流程，其中图1A至图1F为立体示意图，且图1G至图1I为上视示意图。
图2A至图2F为依据本发明第二实施例所绘示的三维闪存元件的制造流程的上视示意图。
图3A至图3F为依据本发明第三实施例所绘示的三维闪存元件的制造流程的上视示意图。
图4为依据本发明第四实施例的三维闪存元件的上视示意图。
图5为依据本发明第五实施例的三维闪存元件的上视示意图。
图6为依据本发明第六实施例的三维闪存元件的上视示意图。
图7A为依据本发明一实施例所绘示的局部三维闪存元件的剖面示意图。
图7B为依据本发明另一实施例所绘示的局部三维闪存元件的剖面示意图。
【符号说明】
10、20、30、40、50、60：三维闪存元件
MC1、MC2、MC3：存储单元
100：基底
102：堆叠结构
103、107、120：隔离层
104：第一膜层
105、113、114：绝缘柱
106：第二膜层
107：矩形开口
108、H1、Ha、Hb：柱状开口
110：电荷储存结构
110a、110c：氧化硅层
110b：氮化硅层
112：通道柱
112a、112b、112c、112d：通道部分
118、218、318：源极/漏极柱
122、222、320：接触插塞
124：导电层
126：栅极层
219：延伸部
317：源极/漏极材料层
H2：开口
T、T1、T2、Ta：沟道
W、W1、W2：导电线
具体实施方式
图1A至图1I为依据本发明第一实施例所绘示的三维闪存元件的制造流程，其中图1A至图1F为立体示意图，且图1G至图1I为上视示意图。
请参照图1A，于基底100上形成堆叠结构102。基底100可为半导体基底，例如含硅基底。在一实施例中，依据设计需求，可于基底100中形成掺杂区。在一实施例中，基底100上形成有介电层，例如氧化硅层。在本实施例中，堆叠结构102包括交替堆叠于基底100上的多个第一膜层104 以及多个第二膜层106。在一实施例中，第一膜层104为绝缘层(例如氧化硅层)，且第二膜层106为牺牲层(例如氮化硅层)。然而，本发明并不以此为限。在另一实施例中，第一膜层104为绝缘层(例如氧化硅层)，且第二膜层106为栅极层(例如掺杂多晶硅层)。
接着，进行图案化工艺，以形成贯穿堆叠结构102的多个沟道T。在一实施例中，在所述图案化工艺期间，也会同时移除掉部分基底100，使得沟道T延伸至基底100中。在一实施例中，沟道T的侧壁呈现波浪状，且此形状由掩模板定义。更具体地说，沟道T包括交替配置的多个矩形开口107以及多个柱状开口108。在一实施例中，柱状开口108经配置以于其中设置后续形成的存储单元，而矩形开口107经配置以于其中设置使相邻存储单元彼此电性绝缘的绝缘层。在本实施例中，以上视角度来看，柱状开口108具有椭圆形的轮廓，但本发明不限于此。在其他实施例中，柱状开口108可具有其他形状的轮廓，例如类圆形、圆形、类椭圆形或多边形。
在一实施例中，相邻沟道T的柱状开口108配置为彼此交错。更具体地说，第(N)列和第(N+2)列的沟道T的柱状开口108彼此对准，第(N+1) 列和第(N+3)列的沟道T的柱状开口108彼此对准，且第(N)列和第(N+1) 列的沟道T的柱状开口108彼此交错，其中N为正整数。然而，本发明并不以此为限。在另一实施例中，相邻沟道T的柱状开口108可配置为彼此对准。
请参照图1B，于堆叠结构102以及沟道T的表面上形成电荷储存结构110。在一实施例中，电荷储存结构110为氧化物-氮化物-氧化物(ONO) 复合层。例如，电荷储存结构110包括依序堆叠在沟道T的表面上的氧化硅层110a、氮化硅层110b与氧化硅层110c。在一实施例中，电荷储存结构110毯覆式地形成在沟道T的侧壁和底面上。从另一角度来看，多个电荷储存结构110分别形成在沟道T的侧壁和底面上且彼此相连。然而，本发明并不以此为限。在另一实施例中，多个电荷储存结构110以间隙壁的形式形成于每一个沟道T的相对侧壁上。
请参照图1C，于沟道T内的电荷储存结构110上形成通道柱112。更具体地说，通道柱112顺应性地沿着沟道T的侧壁形成，并未填满沟道T。在一实施例中，通道柱112的材料包括非掺杂多晶硅。在一实施例中，两个通道柱112以间隙壁的形式形成于每一个沟道T的相对侧壁上，而裸露出沟道T的底部的电荷储存结构110。
请参照图1D，于每一个沟道T的下部中填入绝缘柱114。在一实施例中，绝缘柱114的材料包括氧化硅。在一实施例中，绝缘柱114的顶面低于最上层的第一膜层104且高于最上层的第二膜层106。
接着，每一个沟道T的上部中填入半导体插塞116。在一实施例中，半导体插塞116的材料包括非掺杂多晶硅。在一实施例中，半导体插塞116 的顶面与堆叠结构102的顶面大致上齐平。
请参照图1E，移除沟道T的矩形开口107中的膜层，留下沟道T的柱状开口108中的膜层。在一实施例中，进行光刻及刻蚀工艺，移除沟道 T的每一个矩形开口107中的电荷储存结构110、绝缘柱114以及半导体插塞116。在一实施例中，于图1E的移除步骤后，剩余的通道柱112呈弧状或半圆形，且面对面的通道柱112为镜像对称配置。
在本发明中，通道柱112可描述为弧状通道柱(arc-shaped channel pillar) 或半圆柱通道层(semi-cylindrical channel layer)，且通道柱112在其延伸方向上(在柱状开口108的顶部与底部之间)为连续的。更具体地说，每一个通道柱112在其延伸方向上是整体的，并未分成多个不相连的部分。
请参照图1F，于每一个弧状通道柱112的两端部处形成两个源极/漏极柱118。在本发明中，源极/漏极柱又称为埋入扩散区(buried diffusion region)。在一实施例中，进行侧壁等离子体掺杂(sidewall plasma doping) 工艺，将掺质植入被矩形开口107裸露出的部分通道柱112内，以形成源极/漏极柱118。在一实施例中，所述侧壁等离子体掺杂工艺也会将掺质植入被矩形开口107裸露出的部分半导体插塞114内。
为了方便说明起见，以下图1G至图1I仅绘示出堆叠结构102中最上层的第二膜层106的上视示意图，以清楚了解各构件的对应关系。
请参照图1G，于沟道T的矩形开口107中形成隔离层120。在一实施例中，隔离层120的材料包括氧化硅。在一实施例中，隔离层120的顶面与堆叠结构102的顶面大致上齐平。
请参照图1H，将堆叠结构102的第二膜层106置换为栅极层126。在一实施例中，移除堆叠结构102中的第二膜层106，以于相邻的第一膜层 104之间形成多个水平开口。之后，在所形成的水平开口中形成栅极层126。栅极层126的材料包括钨(W)、钴(Co)、铝(Al)、硅化钨(WSix)或硅化钴(CoSix)。此外，在其他实施例中，在形成栅极层126之前，可于水平开口中依序形成缓冲层以及势垒层。缓冲层的材料包括介电常数大于 7的高介电常数的材料，例如氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧 (La2O5)、过渡金属氧化物、镧系元素氧化物或其组合。势垒层的材料包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合。
在一实施例中，当第二膜层106为牺牲层(例如氮化硅层)时，进行此置换步骤。于置换步骤之后，堆叠结构102可包括交替堆叠的多个第一膜层104(例如绝缘层)以及多个栅极层126(例如钨层)。在一实施例中，堆叠结构102又称为栅极堆叠结构。然而，本发明并不以此为限。在另一实施例中，当第二膜层106为栅极层(例如掺杂多晶硅层)时，可省略此置换步骤。至此，完成本发明之多个存储单元MC1的制作。
在一实施例中，每一个存储单元MC1包括水平配置的一栅极层126、垂直配置的一弧状通道柱112、位于栅极层126与弧状通道柱112之间的电荷储存结构110以及位于弧状通道柱112两端部处的两个源极/漏极柱 118。在本实施例中，多个弧状通道柱112中的邻近两者的对应的端部处的源极/漏极柱118彼此分开。在本实施例中，面对面的存储单元MC1为镜像对称配置，可依设计需求分开操作或一起操作。本发明的存储单元 MC1具有弧状通道柱，其会产生曲率效应(curvature effect)以增强编程/ 擦除存储单元的操作裕度，并且可提供较长的通道长度和较佳的元件效能。
在一实施例中，本发明的三维闪存元件还可视情况包括作为加热器的导电层124，以对栅极堆叠结构进行加热，如图1H所示。在一实施例中，可于上述置换步骤中同时形成导电层124。导电层124设置于基底100上，且邻近栅极堆叠结构的侧壁并沿着栅极堆叠结构的侧壁延伸。此外，在本实施例中，导电层124沿着栅极堆叠结构的相对两个侧壁设置，但本发明不限于此。在其他实施例中，可视实际需求而仅于栅极堆叠结构的一个侧壁旁设置导电层124，或者可于栅极堆叠结构的四周皆设置导电层124。在一实施例中，将导电层124作为加热器的方法是对导电层124的相对二末端处的电性连接点分别施加相对高电压与相对低电压而形成电压差。如此一来，可产生电流。当电流通过导电层124时，导电层124产生热，进而可对邻近的栅极堆叠结构进行加热。
请参照图1I，于堆叠结构102上形成多条导电线W1、W2以电性连接多个存储单元MC1。更具体地说，导电线W1电性连接第(N)列和第(N+2) 列的存储单元MC1，导电线W2电性连接第(N+1)列和第(N+3)列的存储单元MC1，其中N为正整数。在一实施例中，导电线W1、W2的每一者依设计需求为源极线或位线。在一实施例中，多条导电线W1、W2分别透接触插塞122与多个存储单元MC1电性连接。更具体地说，接触插塞122 电性连接至多个弧状通道柱112中的邻近两者的对应的端部处的源极/漏极柱118。在一实施例中，从上视角度来看，接触插塞122与相邻的源极/ 漏极柱118部分重迭。至此，完成本发明之三维闪存元件10的制作。
图2A至图2F为依据本发明第二实施例所绘示的三维闪存元件的制造流程的上视示意图。为了方便说明起见，以下图2A至图2F仅绘示出堆叠结构中最上层的第二膜层106的上视示意图，以清楚了解各构件的对应关系。此外，在第二实施例中，与第一实施例材料类似或功能类似的构件使用类似的元件符号。
请参照图2A，于基底上形成堆叠结构。在一实施例中，堆叠结构包括交替堆叠于基底上的多个第一膜层以及多个第二膜层106。在一实施例中，第一膜层为绝缘层(例如氧化硅层)，且第二膜层为牺牲层(例如氮化硅层)。然而，本发明并不以此为限。在另一实施例中，第一膜层为绝缘层(例如氧化硅层)，且第二膜层为栅极层(例如掺杂多晶硅层)。
接着，进行图案化工艺，以形成贯穿堆叠结构的多个沟道Ta。在一实施例中，在所述图案化工艺期间，也会同时移除掉部分基底，使得沟道Ta 延伸至基底中。在一实施例中，沟道Ta的侧壁呈大致垂直。
之后，于沟道Ta中形成隔离层103。在一实施例中，隔离层103的材料包括氧化硅。在一实施例中，隔离层103的顶面与堆叠结构的顶面大致上齐平。
请参照图2B，进行图案化工艺，以形成贯穿堆叠结构以及隔离层103 的多个柱状开口Ha。在本实施例中，以上视角度来看，柱状开口Ha具有椭圆形的轮廓，但本发明不限于此。在其他实施例中，柱状开口Ha可具有其他形状的轮廓，例如圆形、类椭圆形或多边形。
在一实施例中，相邻柱状开口Ha配置为彼此对准。更具体地说，第 (N)列和第(N+1)列的柱状开口Ha彼此对准，其中N为正整数。然而，本发明并不以此为限。在另一实施例中，相邻柱状开口Ha配置为彼此交错。
然后，在柱状开口Ha的侧壁上形成电荷储存结构110。在本实施例中，以上视角度来看，电荷储存结构110的每一者具有环状轮廓。在一实施例中，电荷储存结构110为氧化物-氮化物-氧化物(ONO)复合层。例如，电荷储存结构110包括依序堆叠在柱状开口Ha的侧壁上的氧化硅层110a、氮化硅层110b与氧化硅层110c。在一实施例中，电荷储存结构110 形成在柱状开口Ha的侧壁和底面上。然而，本发明并不以此为限。在另一实施例中，电荷储存结构110仅形成在柱状开口Ha的侧壁上。
之后，于柱状开口Ha内的电荷储存结构110上形成通道柱112。在本实施例中，以上视角度来看，通道柱112的每一者具有环状轮廓。在一实施例中，通道柱112的材料包括非掺杂多晶硅。在一实施例中，通道柱112 仅形成于每一个柱状开口Ha的侧壁上，而裸露出柱状开口Ha的底部的电荷储存结构110。
接着，于柱状开口Ha中填入绝缘柱113。在一实施例中，绝缘柱113 的材料包括氧化硅。在一实施例中，绝缘柱113的顶面与堆叠结构的顶面大致上齐平。
请参照图2C，进行图案化工艺，以形成贯穿电荷储存结构110以及通道柱112的多个柱状开口Hb。在一实施例中，所述图案化工艺也移除掉部分绝缘柱113以及部分隔离层103。在一实施例中，在每一个环状通道柱112以及对应的环状电荷储存结构110的相对侧形成两个柱状开口 Hb。在本实施例中，以上视角度来看，柱状开口Hb具有圆形的轮廓，但本发明不限于此。在其他实施例中，柱状开口Hb可具有其他形状的轮廓，例如椭圆形、类椭圆形或多边形。
接着，于柱状开口Hb中填入源极/漏极柱218。在一实施例中，源极/ 漏极柱218的材料包括掺杂多晶硅。
请参照图2D，进行回火工艺，使源极/漏极柱218内的掺质向外侧扩散。在一实施例中，每一个源极/漏极柱218内的掺质沿着对应的环状通道柱112向两侧扩散，而形成具有两个延伸部219的源极/漏极柱218。
请参照图2E，将堆叠结构的第二膜层106置换为栅极层126。在一实施例中，栅极层126的材料包括钨(W)、钴(Co)、铝(Al)、硅化钨(WSix) 或硅化钴(CoSix)。此外，在其他实施例中，也可于栅极层126与电荷储存结构110之间形成缓冲层以及势垒层。缓冲层的材料例如为介电常数大于7的高介电常数的材料，例如氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(La2O5)、过渡金属氧化物、镧系元素氧化物或其组合。势垒层的材料例如为钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合。
在一实施例中，当第二膜层106为牺牲层(例如氮化硅层)时，进行此置换步骤。然而，本发明并不以此为限。在另一实施例中，当第二膜层106为栅极层(例如掺杂多晶硅层)时，可省略此置换步骤。至此，完成本发明之多个存储单元MC2的制作。
在本实施例中，每一个存储单元MC2包括水平配置的一栅极层126、垂直配置的一弧状通道柱112、位于栅极层126与弧状通道柱112之间的电荷储存结构110以及位于弧状通道柱112两端部处的两个源极/漏极柱 218。在本实施例中，多个弧状通道柱112中的邻近两者的对应的端部处的源极/漏极柱218彼此连接。在本实施例中，面对面的存储单元MC2为镜像对称配置，且共享源极/漏极柱218。此种共享的和较大面积的源极/ 漏极柱218有助于降低阻值，并且后续形成的接触插塞具有较大的着陆面积(landing area)。本发明的存储单元MC2具有弧状通道柱，其会产生曲率效应(curvature effect)以增强编程/擦除存储单元的操作欲度，并且可提供较长的通道长度和较佳的元件效能。
在一实施例中，本发明的三维闪存元件还可视情况包括作为加热器的导电层124，以对栅极堆叠结构进行加热，如图2E所示。在一实施例中，可于上述置换步骤中同时形成导电层124。导电层124设置于基底上，且邻近栅极堆叠结构的侧壁并沿着栅极堆叠结构的侧壁延伸。
请参照图2F，于堆叠结构上形成多条导电线W以电性连接多个存储单元MC2。更具体地说，导电线W电性连接第(N)列和第(N+1)列的存储单元MC2，其中N为正整数。在一实施例中，导电线W的每一者依设计需求为源极线或位线。在一实施例中，多条导电线W分别通过接触插塞 222与多个存储单元MC2电性连接。更具体地说，接触插塞222电性连接至多个弧状通道柱112中的邻近两者的对应的端部处的源极/漏极柱218。在一实施例中，从上视角度来看，接触插塞222与相邻的源极/漏极柱218 部分重迭。至此，完成本发明之三维闪存元件20的制作。
图3A至图3F为依据本发明第三实施例所绘示的三维闪存元件的制造流程的上视示意图。为了方便说明起见，以下图3A至图3F仅绘示出堆叠结构中最上层的第二膜层106的上视示意图，以清楚了解各构件的对应关系。此外，在第三实施例中，与第一实施例或第二实施例材料类似或功能类似的构件使用类似的元件符号。
请参照图3A，于基底上形成堆叠结构。在一实施例中，堆叠结构包括交替堆叠于基底上的多个第一膜层以及多个第二膜层106。在一实施例中，第一膜层为绝缘层(例如氧化硅层)，且第二膜层为牺牲层(例如氮化硅层)。然而，本发明并不以此为限。在另一实施例中，第一膜层为绝缘层(例如氧化硅层)，且第二膜层为栅极层(例如掺杂多晶硅层)。
接着，进行图案化工艺，以形成贯穿堆叠结构的多个柱状开口H1。在本实施例中，以上视角度来看，柱状开口H1具有椭圆形的轮廓，但本发明不限于此。在其他实施例中，柱状开口H1可具有其他形状的轮廓，例如圆形、类椭圆形或多边形。在一实施例中，相邻列的柱状开口H1配置为彼此对准。在另一实施例中，相邻列的柱状开口H1配置为彼此交错。
然后，在柱状开口H1的侧壁上形成电荷储存结构110。在本实施例中，以上视角度来看，电荷储存结构110的每一者具有环状轮廓。在一实施例中，电荷储存结构110为氧化物-氮化物-氧化物(ONO)复合层。例如，电荷储存结构110包括依序堆叠在柱状开口Ha的侧壁上的氧化硅层 110a、氮化硅层110b与氧化硅层110c。在一实施例中，电荷储存结构110形成在柱状开口H1的侧壁和底面上。然而，本发明并不以此为限。在另一实施例中，电荷储存结构110仅形成在柱状开口H1的侧壁上。
之后，于柱状开口H1内的电荷储存结构110上形成通道柱112。在本实施例中，以上视角度来看，通道柱112的每一者具有环状轮廓。在一实施例中，通道柱112的材料包括非掺杂多晶硅。在一实施例中，通道柱 112仅形成于每一个柱状开口H1的侧壁上，而裸露出柱状开口H1的底部的电荷储存结构110。
接着，于柱状开口H1中填入绝缘柱105。在一实施例中，绝缘柱105 的材料包括氧化硅。在一实施例中，绝缘柱105的顶面与堆叠结构的顶面大致上齐平。
请参照图3B，进行图案化工艺，以形成贯穿堆叠结构、电荷储存结构110、通道柱112以及绝缘柱105的沟道T1。在一实施例中，在所述图案化工艺期间，也会同时移除掉部分基底，使得沟道T1延伸至基底中。在一实施例中，沟道T1的侧壁呈大致垂直。
请参照图3C，进行刻蚀工艺，移除被沟道T1裸露出的部分通道柱112，以形成位于剩余的通道柱112的端部处的开口H2。在一实施例中，每一个通道柱112的端部处设置有两个开口H2。
请参照图3D，于沟道T1表面上形成源极/漏极材料层317，且源极/ 漏极材料层317填满开口H2。在一实施例中，源极/漏极材料层317的材料包括掺杂多晶硅。
请参照图3E，移除部分的源极/漏极材料层317，以形成多个源极/漏极柱318。更具体地说，移除沟道T1的表面上的源极/漏极材料层317，留下开口H2中的源极/漏极材料层317作为源极/漏极柱318。在一实施例中，每一个通道柱112的端部处设置有两个源极/漏极柱318。
接着，于沟道T1中形成隔离层107。在一实施例中，隔离层107的材料包括氧化硅。在一实施例中，隔离层107的顶面与堆叠结构的顶面大致上齐平。
请参照图3F，将堆叠结构的第二膜层106置换为栅极层126。在一实施例中，栅极层126的材料包括钨(W)、钴(Co)、铝(Al)、硅化钨(WSix) 或硅化钴(CoSix)。此外，在其他实施例中，也可于栅极层126与电荷储存结构110之间形成缓冲层以及势垒层。缓冲层的材料例如为介电常数大于7的高介电常数的材料，例如氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(La2O5)、过渡金属氧化物、镧系元素氧化物或其组合。势垒层的材料例如为钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合。
在一实施例中，当第二膜层106为牺牲层(例如氮化硅层)时，进行此置换步骤。然而，本发明并不以此为限。在另一实施例中，当第二膜层 106为栅极层(例如掺杂多晶硅层)时，可省略此置换步骤。至此，完成本发明的多个存储单元MC3的制作。
在本实施例中，每一个存储单元MC3包括水平配置的一栅极层126、垂直配置的一弧状通道柱112、位于栅极层126与弧状通道柱112之间的电荷储存结构110以及位于弧状通道柱112两端部处的两个源极/漏极柱 318。在本实施例中，多个弧状通道柱112中的邻近两者的对应的端部处的源极/漏极柱318彼此分开。在本实施例中，面对面的存储单元MC3为镜像对称配置，可依设计需求分开操作或一起操作。本发明的存储单元MC3具有弧状通道柱，其会产生曲率效应(curvature effect)以增强编程/ 擦除存储单元的操作欲度，并且可提供较长的通道长度和较佳的元件效能。
在一实施例中，本发明的三维闪存元件还可视情况包括作为加热器的导电层124，以对栅极堆叠结构进行加热，如图3F所示。在一实施例中，可于上述置换步骤中同时形成导电层124。导电层124设置于基底上，且邻近栅极堆叠结构的侧壁并沿着栅极堆叠结构的侧壁延伸。
请继续参照图3F，于堆叠结构102上形成多条导电线W以电性连接多个存储单元MC3。更具体地说，导电线W电性连接第(N)列和第(N+1) 列的存储单元MC3，其中N为正整数。在一实施例中，导电线W的每一者依设计需求为源极线或位线。在一实施例中，多条导电线W分别透接触插塞320与多个存储单元MC3电性连接。更具体地说，接触插塞320 电性连接至多个弧状通道柱112中的邻近两者的对应的端部处的源极/漏极柱318。在一实施例中，从上视角度来看，接触插塞320与相邻的源极/ 漏极柱318部分重迭。至此，完成本发明的三维闪存元件30的制作。
此外，本发明的三维闪存元件还可以依据上述三种结构进行变化，以下列举数个结构说明，但并不用以限定本发明。更具体地说，只要存储单元具有弧状通道柱，其会产生曲率效应(curvature effect)以提供较长的通道长度和较佳的元件效能，则这种存储单元视为落入本发明的精神与范畴内。
图4为依据本发明第四实施例的三维闪存元件的上视示意图。图4的三维闪存元件40与图2的三维闪存元件20类似，以下就不同处说明，相同处则不再赘述。在图2的三维闪存元件20中，同一列的相邻的弧状通道柱的端部处的源极/漏极柱218设置为彼此分开。然而，在图4的三维闪存元件40中，同一列的相邻的弧状通道柱的端部处的源极/漏极柱218设置为彼此连接。由于同一列的相邻的存储单元共享此连接的源极/漏极柱 218，此种较大面积的源极/漏极柱218有助于降低阻值，并且后续形成的接触插塞具有较大的着陆面积(landing area)。此种设计也可以允许更多的间距缩小。
图5为依据本发明第五实施例的三维闪存元件的上视示意图。图5的三维闪存元件50与图2的三维闪存元件20类似，以下就不同处说明，相同处则不再赘述。在图2的三维闪存元件20中，同一列的弧状通道柱的端部处的源极/漏极柱218设置为彼此对准。然而，在图5的三维闪存元件 50中，同一列的弧状通道柱的端部处的源极/漏极柱218设置为彼此交错。此种交错配置的源极/漏极柱218可提供上覆的接触插塞222更多的工艺裕度。再者，此种非对称的(asymmetrical)或扭曲的(twisted)源极/漏极柱218有助于降低栅极诱发漏极漏电流(gate induce drain leakage；GIDL)。
图6为依据本发明第六实施例的三维闪存元件的上视示意图。图6的三维闪存元件60与图5的三维闪存元件50类似，以下就不同处说明，相同处则不再赘述。在图5的三维闪存元件50中，栅极层126的延伸方向和上覆的导电线W的延伸方向大致上垂直。更具体地说，如图5所示，栅极层126的延伸方向和上覆的导电线W的延伸方向的夹角为约90度。然而，在图6的三维闪存元件60中，栅极层126的延伸方向和上覆的导电线W的延伸方向并未垂直。更具体地说，如图6所示，栅极层126的延伸方向和上覆的导电线W的延伸方向的夹角为小于90度。此种交错配置的源极/漏极柱218可提供上覆的接触插塞222更多的工艺裕度并有助于降低栅极诱发漏极漏电流(GIDL)。再者，此种倾斜布局(tilted layout) 能提供更大的工艺弹性。
图7A为依据本发明一实施例所绘示的局部三维闪存元件的剖面示意图。图7B为依据本发明另一实施例所绘示的局部三维闪存元件的剖面示意图。图7A和图7B的剖面配置图可以应用于本发明的三维闪存元件 10/20/30/40/50/60的任一结构。
请参照图7A，栅极堆叠结构的侧面为大致垂直的，其包括交替配置的多个第一膜层104(例如绝缘层)以及多个栅极层126，其中第一膜层 104的端部大致对齐于栅极层126的端部。电荷储存结构110在其延伸方向上为连续的，且电荷储存结构110的侧壁具有大致垂直剖面。此外，通道柱112在其延伸方向上为连续的，且通道柱112的侧壁具有大致垂直剖面。
请参照图7B，栅极堆叠结构的侧面为波浪状的，其包括交替配置的多个第一膜层104(例如绝缘层)以及多个栅极层126，其中第一膜层104 的端部突出于栅极层126的端部。电荷储存结构110在其延伸方向上为连续的，且电荷储存结构110的侧壁具有波浪状剖面。此外，通道柱112在其延伸方向上为不连续的，且通道柱的多个通道部分仅与多个栅极层126 对应。更具体地说，每一个通道柱112在其延伸方向上不为整体的，而是分成多个不相连的部分。换句话说，所形成的通道柱112包括多个通道部分112a、112b、112c、112d，一个通道部分位于两个相邻的第一膜层104 之间，且仅与相邻堆叠结构的一个栅极层126对应。也就是说，通道部分 112a、通道部分112b、通道部分112c、通道部分112d在通道柱112的延伸方向上依序排列且彼此不接触。此种配置方式限制电荷储存结构110以及通道柱112在对应的栅极层126侧边，可大幅减少漏电流，并提供更好的栅极控制和编程效率。
以下，将参照图1A至图7B，说明本发明的三维闪存元件的结构。
本发明的三维闪存元件10/20/30/40/50/60包括栅极堆叠结构、多个分开的弧状通道柱112、多个源极/漏极柱118/218/318以及电荷储存结构110。栅极堆叠结构设置于基底100上且包括彼此电性绝缘的多个栅极层126。多个分开的弧状通道柱112设置于所述基底100上且贯穿所述栅极堆叠结构。多个源极/漏极柱118/218/318设置于所述基底100上且贯穿所述栅极堆叠结构，其中所述多个弧状通道柱112中的每一者的两端部处分别配置有两个源极/漏极柱118/218/318。电荷储存结构110设置于所述多个栅极层126中的每一者与对应的所述弧状通道柱112之间。
在本发明的三维闪存元件10/20/30/40中，所述弧状通道柱112中的邻近两者为镜像对称配置。
在本发明的三维闪存元件50/60中，所述弧状通道柱112中的邻近两者为非镜像对称配置。
在本发明的三维闪存元件10/20/30/40/50/60中，一绝缘柱114/113/105 设置于所述弧状通道柱112中的邻近两者之间。
在本发明的三维闪存元件10中，不同列的多个绝缘柱114为交错配置。在本发明的三维闪存元件20/30中，不同列的多个绝缘柱113/105为对准配置。然而，本发明并不以此为限。在本发明的三维闪存元件 10/20/30/40/50/60中，不同列的多个绝缘柱均可依布局需要设计为对准配置或交错配置。
在本发明的三维闪存元件10/30中，所述多个弧状通道柱112中的邻近两者的对应的所述端部处的所述源极/漏极柱118/318彼此分开。在本发明的三维闪存元件10/30中，一接触插塞122/320电性连接至所述多个弧状通道柱112中的邻近两者的对应的所述端部处的所述源极/漏极柱 118/318。
在本发明的三维闪存元件20/40/50/60中，所述多个弧状通道柱112 中的邻近两者的对应的所述端部处的所述源极/漏极柱218彼此连接。在本发明的三维闪存元件20/40/50/60中，一接触插塞222电性连接至连接的所述源极/漏极柱218。
在本发明的三维闪存元件10/20/30/40/50/60中，所述接触插塞 122/222/320与所述栅极堆叠结构上的一导电线W1/W2/W电性连接。
在本发明的三维闪存元件10/20/30/40/50/60中，所述导电线W1/W2/W 包括源极线或位线。
在本发明的三维闪存元件10/20/30/40/50/60中，所述电荷储存结构110 中的每一者的侧壁具有大致上平滑剖面(参见图7A)。
在本发明的三维闪存元件10/20/30/40/50/60中，所述电荷储存结构110 中的每一者的侧壁具有波浪状剖面(参见图7B)。
在本发明的三维闪存元件10/20/30/40/50/60中，所述弧状通道柱112 的每一者在其延伸方向上为连续的(参见图7A)。
在本发明的三维闪存元件10/20/30/40/50/60中，所述多个弧状通道柱 112的每一者在其延伸方向上为不连续的，且所述弧状通道柱112的多个通道部分仅与所述多个栅极层126对应(参见图7B)。
在本发明的三维闪存元件10/20/30/40中，所述多个弧状通道柱112 中的每一者的两端部距离对应的所述栅极层126的距离相等。
在本发明的三维闪存元件50/60中，所述多个弧状通道柱112中的每一者的两端部距离对应的所述栅极层的距离不相等。
在本发明的三维闪存元件10/20/30/40/50/60中，所述多个弧状通道柱 112的材料包括非掺杂多晶硅，且所述多个源极/漏极柱的材料包括掺杂多晶硅。
在本发明的三维闪存元件10中，从上视角度来看，所述多个源极/漏极柱118中每一者的形状为L型。在本发明的三维闪存元件20/50/60中，从上视角度来看，所述多个源极/漏极柱218中每一者的形状为圆形/环状以及弧状的组合。在本发明的三维闪存元件30中，从上视角度来看，所述多个源极/漏极柱318中每一者的形状为弧状。在上述的实施例中，源极/漏极柱的特定形状仅仅是用来说明，但并不用以限定本发明。在其他实施例中，源极/漏极柱可具有其他形状，如I型、多边形、不规则形或其组合。
综上所述，在本发明的三维闪存元件中，存储单元具有弧状通道柱，其会产生曲率效应(curvature effect)以增强编程/擦除存储单元的操作欲度，并且可提供较长的通道长度和较佳的元件效能。此外，本发明的三维闪存元件可具有高积集度与高面积利用率，且符合操作速度快的需求。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当以权利要求为准。

Claims (20)

1.一种三维闪存元件，包括：
栅极堆叠结构，设置于基底上，且包括彼此电性绝缘的多个栅极层；
多个分开的弧状通道柱，设置于所述基底上且位在所述栅极堆叠结构中；
多个源极/漏极柱，设置于所述基底上且贯穿所述栅极堆叠结构，其中所述多个弧状通道柱中的每一者的两端部处分别配置有两个源极/漏极柱；以及
电荷储存结构，设置于所述多个栅极层中的每一者与对应的所述弧状通道柱之间。
2.如权利要求1所述的三维闪存元件，其中所述弧状通道柱中的邻近两者为镜像对称配置。
3.如权利要求1所述的三维闪存元件，其中所述弧状通道柱中的邻近两者为非镜像对称配置。
4.如权利要求1所述的三维闪存元件，其中一绝缘柱设置于所述弧状通道柱中的邻近两者之间。
5.如权利要求4所述的三维闪存元件，其中不同列的多个绝缘柱为交错配置。
6.如权利要求4所述的三维闪存元件，其中不同列的多个绝缘柱为对准配置。
7.如权利要求1所述的三维闪存元件，其中所述多个弧状通道柱中的邻近两者的对应的所述端部处的所述源极/漏极柱彼此分开。
8.如权利要求7所述的三维闪存元件，其中一接触插塞电性连接至所述多个弧状通道柱中的邻近两者的对应的所述端部处的所述源极/漏极柱。
9.如权利要求8所述的三维闪存元件，其中所述接触插塞与所述栅极堆叠结构上的一导电线电性连接。
10.如权利要求9所述的三维闪存元件，其中所述导电线包括源极线或位线。
11.如权利要求1所述的三维闪存元件，其中所述多个弧状通道柱中的呈镜像对称配置的邻近两者的对应的所述端部处的所述源极/漏极柱彼此连接。
12.如权利要求11所述的三维闪存元件，其中一接触插塞电性连接至连接的所述源极/漏极柱。
13.如权利要求1所述的三维闪存元件，其中所述电荷储存结构中的每一者的侧壁具有大致上平滑剖面。
14.如权利要求1所述的三维闪存元件，其中所述电荷储存结构中的每一者的侧壁具有波浪状剖面。
15.如权利要求1所述的三维闪存元件，其中所述弧状通道柱的每一者在其延伸方向上为连续的。
16.如权利要求1所述的三维闪存元件，其中所述多个弧状通道柱的每一者在其延伸方向上为不连续的，且所述弧状通道柱的多个通道部分仅与所述多个栅极层对应。
17.如权利要求1所述的三维闪存元件，其中所述多个弧状通道柱中的每一者的两端部距离对应的所述栅极层的距离相等。
18.如权利要求1所述的三维闪存元件，其中所述多个弧状通道柱中的每一者的两端部距离对应的所述栅极层的距离不相等。
19.如权利要求1所述的三维闪存元件，其中所述多个弧状通道柱的材料包括非掺杂多晶硅，且所述多个源极/漏极柱的材料包括掺杂多晶硅。
20.如权利要求1所述的三维闪存元件，其中从上视角度来看，所述多个源极/漏极柱中每一者的形状为L型、I型、不规则形、多边形、圆形、弧状、环状或其组合。
CN202010701579.XA 2020-07-08 2020-07-20 三维闪存元件 Pending CN113990877A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/924,001 2020-07-08
US16/924,001 US11476273B2 (en) 2020-07-08 2020-07-08 Three-dimensional flash memory device

Publications (1)

Publication Number Publication Date
CN113990877A true CN113990877A (zh) 2022-01-28

Family

ID=79173445

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010701579.XA Pending CN113990877A (zh) 2020-07-08 2020-07-20 三维闪存元件

Country Status (2)

Country Link
US (1) US11476273B2 (zh)
CN (1) CN113990877A (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202220191A (zh) * 2020-07-21 2022-05-16 美商日升存儲公司 用於製造nor記憶體串之3維記憶體結構之方法
JP2022039622A (ja) * 2020-08-28 2022-03-10 キオクシア株式会社 半導体記憶装置、および半導体記憶装置の製造方法
US11985822B2 (en) * 2020-09-02 2024-05-14 Macronix International Co., Ltd. Memory device
US11903190B2 (en) * 2020-12-11 2024-02-13 Sandisk Technologies Llc Three-dimensional memory device with plural channels per memory opening and methods of making the same
US12029042B2 (en) * 2021-03-04 2024-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. 3D memory device with modulated doped channel
JP2022145313A (ja) * 2021-03-19 2022-10-04 キオクシア株式会社 半導体記憶装置
TWI804272B (zh) * 2022-04-13 2023-06-01 旺宏電子股份有限公司 三維記憶體元件
TWI812164B (zh) * 2022-04-14 2023-08-11 旺宏電子股份有限公司 三維and快閃記憶體元件及其製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102190350B1 (ko) 2014-05-02 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US9748264B1 (en) * 2016-03-30 2017-08-29 Macronix International Co., Ltd. Semiconductor structure and manufacturing method thereof
TWI605575B (zh) 2017-01-20 2017-11-11 群聯電子股份有限公司 三維非揮發性記憶體結構及其製造方法
US10847535B2 (en) 2018-12-24 2020-11-24 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
US11569264B2 (en) * 2020-05-28 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. 3D RAM SL/BL contact modulation

Also Published As

Publication number Publication date
US11476273B2 (en) 2022-10-18
US20220013535A1 (en) 2022-01-13

Similar Documents

Publication Publication Date Title
CN113990877A (zh) 三维闪存元件
US10453859B2 (en) Methods of manufacturing vertical memory devices
US20200381450A1 (en) 3d flash memory and array layout thereof
US10103163B2 (en) Semiconductor memory device
US9553105B2 (en) Semiconductor devices including gate insulation layers on channel materials
US20190272885A1 (en) Three-dimensional semiconductor memory devices
US9293172B2 (en) Vertical type semiconductor device and method for manufacturing the same
KR102046987B1 (ko) 반도체 소자 및 그 제조방법
US11678478B2 (en) Semiconductor devices
US11557603B2 (en) Semiconductor devices
US11004854B2 (en) Semiconductor device and method of fabricating the same
US10985112B2 (en) Memory device and method for fabricating the memory device
US10304943B2 (en) Integrated circuit devices with blocking layers
US11937428B2 (en) Memory arrays and methods used in forming a memory array comprising strings of memory cells
TWI738412B (zh) 三維快閃記憶體元件
CN111009528B (zh) 三维半导体存储器装置
US20220165750A1 (en) Semiconductor device
CN112768460A (zh) 存储器装置
CN111276481A (zh) 半导体器件
WO2022046415A1 (en) Integrated circuitry comprising a memory array comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11450681B2 (en) Semiconductor device
TWI717063B (zh) 三維及式快閃記憶體及其製造方法
US9136269B2 (en) Semiconductor device and method of manufacturing the same
JP2007081106A (ja) 不揮発性半導体記憶装置及びその製造方法
TWI517365B (zh) 記憶體元件及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination