CN113921588A - 半导体器件及其制备方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 238000000034 method Methods 0.000 title claims description 17
- 238000002161 passivation Methods 0.000 claims abstract description 114
- 239000002184 metal Substances 0.000 claims abstract description 81
- 229910052751 metal Inorganic materials 0.000 claims abstract description 81
- 239000000758 substrate Substances 0.000 claims abstract description 67
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 claims description 2
- 238000002360 preparation method Methods 0.000 abstract description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 33
- 238000011084 recovery Methods 0.000 description 22
- 229910052802 copper Inorganic materials 0.000 description 9
- 239000010949 copper Substances 0.000 description 9
- 238000012858 packaging process Methods 0.000 description 9
- 238000009826 distribution Methods 0.000 description 8
- 230000035882 stress Effects 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000003466 welding Methods 0.000 description 7
- 230000005684 electric field Effects 0.000 description 6
- 238000002513 implantation Methods 0.000 description 4
- JUZTWRXHHZRLED-UHFFFAOYSA-N [Si].[Cu].[Cu].[Cu].[Cu].[Cu] Chemical compound [Si].[Cu].[Cu].[Cu].[Cu].[Cu] JUZTWRXHHZRLED-UHFFFAOYSA-N 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910021360 copper silicide Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 230000008646 thermal stress Effects 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000002035 prolonged effect Effects 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 239000005749 Copper compound Substances 0.000 description 1
- 229910018067 Cu3Si Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- WCCJDBZJUYKDBF-UHFFFAOYSA-N copper silicon Chemical compound [Si].[Cu] WCCJDBZJUYKDBF-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/868—PIN diodes
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本申请提供一种半导体器件及其制备方法，该半导体器件包括位于所述衬底上方的第一导电类型外延层；位于所述外延层上方的第二导电类型掺杂层；其中，所述掺杂层包括有源区，所述掺杂层设置有至少一个围设于所述有源区外围的沟槽，所述沟槽至少向下延伸至所述外延层；覆盖所述沟槽的侧壁和部分底部并延伸至所述掺杂层上方的第一钝化层；覆盖所述第一钝化层的第二钝化层；其中，所述第二钝化层的介电常数大于所述第一钝化层的介电常数；设置于所述有源区上方的第一金属层；其中，所述第一金属层沿远离所述有源区的方向延伸至所述第二钝化层上方。可以大大提高半导体器件的耐压水平及可靠性。
Description
技术领域
本申请涉及半导体器件技术领域，具体涉及一种半导体器件及其制备方法。
背景技术
集成电路产业中硅技术是半导体主流技术，也是功率半导体主流应用技术，例如二极管、整流桥、IGBT等高频高功率开关器件，其中快恢复硅基半导体二极管近年来以其独特的优势(高频开关特性好、反向恢复时间极短、耐压等级高抗过电冲击能力强等)广泛应用在开关电源、PWM脉宽调制、变频器逆变电路中。
其中，传统的快恢复二极管的结构如图1所示，包括硅晶圆上形成的N+衬底11、N-外延层12、P+掺杂层13、钝化层14、阳极金属层15和阴极金属层16。由于钝化层14的结构和介电常数单一，该快恢复二极管不能对终端区和阳极金属层15的电场分布状态进行调节，大大影响了快恢复二极管可靠性和使用寿命。且该快恢复二极管封装时，通常通过铜线作为引线部分，晶圆与铜导线采取高温焊接后进行树脂封装成型，铜导线上的铜原子易扩散至晶圆表面，而硅晶圆主要物质成分SiO2，铜在SiO2中扩散速度很快，铜是硅的深能级受主杂质，通过阳极金属层15与钝化层14之间的间隙a扩散到SiO2中并在Si的禁带中形成几个深能级受主能级，这些能级会充当产生复合中心或陷阱而改变非平衡少子的浓度与寿命，最终形成硅铜化合物，例如Cu3Si、Cu4Si。硅化铜性能差电阻率高，会导致二极管漏电流增大(PN结处产生漏电流)，晶圆与铜导线结合力大幅度下降，大大影响了二极管的可靠性，缩短了二极管的使用寿命。
发明内容
针对上述问题，本申请提供了一种半导体器件及其制备方法，解决了现有技术中快恢复二极管可靠性较差的技术问题。
第一方面，本申请提供一种半导体器件，包括：
第一导电类型衬底；
位于所述衬底上方的第一导电类型外延层；
位于所述外延层上方的第二导电类型掺杂层；其中，所述掺杂层包括有源区，所述掺杂层设置有至少一个围设于所述有源区外围的沟槽，所述沟槽至少向下延伸至所述外延层；
覆盖所述沟槽的侧壁和部分底部并延伸至所述掺杂层上方的第一钝化层；
覆盖所述第一钝化层的第二钝化层；其中，所述第二钝化层的介电常数大于所述第一钝化层的介电常数；
设置于所述有源区上方的第一金属层；其中，所述第一金属层沿远离所述有源区的方向延伸至所述第二钝化层上方。
根据本申请的实施例，可选地，上述半导体器件中，所述第一金属层在所述衬底上的正投影与所述第二钝化层在所述衬底上的正投影部分重合；
其中，所述第一金属层在所述衬底上的正投影与所述第二钝化层在所述衬底上的正投影的重合部分的径向宽度被选择成能够阻挡外部杂质原子。
根据本申请的实施例，可选地，上述半导体器件中，所述金属层在所述衬底上的正投影与所述第二钝化层在所述衬底上的正投影的重合部分的径向宽度为40至45um。
根据本申请的实施例，可选地，上述半导体器件中，所述沟槽的数量大于等于2。
根据本申请的实施例，可选地，上述半导体器件中，所述沟槽向下延伸至所述衬底内。
根据本申请的实施例，可选地，上述半导体器件中，所述沟槽的深度为100至120um，所述沟槽的宽度为440至450um。
根据本申请的实施例，可选地，上述半导体器件中，所述第二钝化层的材料包括氧化硅。
根据本申请的实施例，可选地，上述半导体器件中，还包括：
位于所述衬底下方的第二金属层。
第二方面，本申请提供一种半导体器件的制备方法，包括：
提供第一导电类型衬底；
在所述衬底上方形成第一导电类型外延层；
在所述外延层上方形成第二导电类型掺杂层；其中，所述掺杂层包括有源区；
在所述掺杂层上形成至少一个围设于所述有源区外围的沟槽，所述沟槽至少向下延伸至所述外延层；
形成覆盖于所述沟槽的侧壁和部分底部并延伸至所述掺杂层上方的第一钝化层；
形成覆盖于所述第一钝化层的第二钝化层；其中，所述第二钝化层的介电常数大于所述第一钝化层的介电常数；
在所述有源区上方形成第一金属层；其中，所述第一金属层沿远离所述有源区的方向延伸至所述第二钝化层上方。
根据本申请的实施例，可选地，上述半导体器件的制备方法中，在所述有源区上方形成第一金属层的步骤之前，还包括：
在所述衬底下方形成第二金属层。
采用上述技术方案，至少能够达到如下技术效果：
本申请提供一种半导体器件及其制备方法，该半导体器件包括位于所述衬底上方的第一导电类型外延层；位于所述外延层上方的第二导电类型掺杂层；其中，所述掺杂层包括有源区，所述掺杂层设置有至少一个围设于所述有源区外围的沟槽，所述沟槽至少向下延伸至所述外延层；覆盖所述沟槽的侧壁和部分底部并延伸至所述掺杂层上方的第一钝化层；覆盖所述第一钝化层的第二钝化层；其中，所述第二钝化层的介电常数大于所述第一钝化层的介电常数；设置于所述有源区上方的第一金属层；其中，所述第一金属层沿远离所述有源区的方向延伸至所述第二钝化层上方。使用不同介电常数钝化层的叠层作为钝化层，可以改变金属上的电场分布状态，提高晶圆耐压水平及可靠性，且改变晶圆顶部金属(第一金属层)覆盖方式，使其延伸至第二钝化层的上方，可以有效防止封装过程中产生的铜原子迁移到晶圆内，提高器件抗电应力冲击水平、焊接热应力及机械应力水平，从而提高二极管产品的可靠性和使用寿命。
附图说明
附图是用来提供对本申请的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本申请，但并不构成对本申请的限制。在附图中：
图1是现有的快恢复二极管的剖面结构示意图；
图2是本申请一示例性实施例示出的一种半导体器件的正面俯视示意图；
图3是图2分别切线A-A’的剖面结构示意图；
图4是本申请一示例性实施例示出的一种半导体器件的制备方法流程示意图；
图5是本申请一示例性实施例示出的一种半导体器件的制备方法的相关步骤形成的第一中间结构的剖面结构示意图；
图6是本申请一示例性实施例示出的一种半导体器件的制备方法的相关步骤形成的第二中间结构的剖面结构示意图；
图7是本申请一示例性实施例示出的一种半导体器件的制备方法的相关步骤形成的第三中间结构的剖面结构示意图；
图8是本申请一示例性实施例示出的一种半导体器件的制备方法的相关步骤形成的第四中间结构的剖面结构示意图；
在附图中，相同的部件使用相同的附图标记，附图并未按照实际的比例绘制。
具体实施方式
以下将结合附图及实施例来详细说明本申请的实施方式，借此对本申请如何应用技术手段来解决技术问题，并达到相应技术效果的实现过程能充分理解并据以实施。本申请实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本申请的保护范围之内。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应理解，尽管可使用术语“第一”、“第二”、“第三”等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
应理解，空间关系术语例如“在...上方”、位于...上方”、“在...下方”、“位于...下方”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下方”的元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下方”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述本申请的实施例。这样，可以预期由于例如制备技术和/或容差导致的从所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制备导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本申请的范围。
为了彻底理解本申请，将在下列的描述中提出详细的结构以及步骤，以便阐释本申请提出的技术方案。本申请的较佳实施例详细描述如下，然而除了这些详细描述外，本申请还可以具有其他实施方式。
实施例一
如图2和图3所示，本申请实施例提供一种半导体器件，包括：衬底21、外延层22、掺杂层23、第一钝化层24、第二钝化层25、第一金属层26和第二金属层27。
本实施例中，上述半导体器件为快恢复二极管。
需要说明的是，为了在图2中清楚显示衬底21、第二钝化层25和第一金属层26的形状和位置，图2中并未示出外延层22、掺杂层23、第一钝化层24和第二金属层27。但是结合图3是可以理解到外延层22、掺杂层23、第一钝化层24和第二金属层27的形状和位置。
示例性地，衬底21为第一导电类型的衬底，该衬底21可以理解为晶圆基底。
外延层22为第一导电类型的外延层，外延层22位于衬底21上方，外延层22为衬底21外延生长得到，外延层22的掺杂浓度小于衬底21的掺杂浓度。
掺杂层23为第二导电类型的掺杂层，掺杂层23位于外延层22上方。掺杂层23包括有源区231，以及设置于有源区231外围的终端区(图中未标注)。
掺杂层23设置有至少一个围设于有源区231外围的沟槽(图中未标注)，沟槽至少向下延伸至外延层22。
在一些实施例中，沟槽延伸至衬底21内。
在一些实施例中，沟槽的数量大于等于2。
在一些实施例中，沟槽的深度H为100至120um，沟槽的宽度D1为440至450um。
第一钝化层24覆盖沟槽的侧壁和部分底部并延伸至掺杂层23上方。
第二钝化层25覆盖第一钝化层24；其中，第二钝化层25的介电常数大于第一钝化层24的介电常数。
在一些实施例中，第一钝化层24完全被第二钝化层25覆盖。
第二钝化层25的材料包括氧化硅。
也就是说，虽然第一钝化层24和第二钝化层25均是绝缘介质层，但是，第二钝化层25的绝缘性能优于第一钝化层24，第一钝化层24改变了终端区和第一金属层26上的电场分布状态，优化终端区的场强分布，第二钝化层25可以保护有源区231周围的终端区，提高晶圆耐压水平及可靠性。
第一金属层26设置于掺杂层23的有源区231上方，作为电极使用。
其中，第一金属层26沿远离有源区231的方向延伸至第二钝化层25上方，使得第一金属层26与第二钝化层25之间没有间隙。这种结构，在后续封装过程中，阻挡了铜导线的铜原子扩散到晶圆表面，即使在温度为350度以上甚至370度的高温焊接下，铜原子也不会扩散到晶圆表面，大大提高了产品可靠性及产品应用质量。而且第一金属层26是覆盖了掺杂层23的有源区231和终端区的钝化层，增强了终端区场板的鲁棒性，增强了器件的抗压能力。
第一金属层26在衬底21上的正投影与第二钝化层25在衬底21上的正投影部分重合，其中，第一金属层26在衬底21上的正投影与第二钝化层25在衬底21上的正投影的重合部分的径向宽度被选择成能够阻挡外部杂质原子(如封装过程中使用的铜导线的铜原子)的扩散。有效封住晶圆上的裸漏部分沟道，延长了第二钝化层25和第一金属层26的覆盖长度，即使有铜迁移，也不会流到硅表面，从而避免生成硅化铜。
在一些实施例中，第一金属层26在衬底21上的正投影与第二钝化层25在衬底21上的正投影的重合部分的径向宽度D2为40至45um，在后续封装过程中，进一步阻挡铜导线的铜原子扩散到晶圆表面，进一步提高产品可靠性及产品应用质量。该结构下的半导体器件的寿命可达10～12年。
第二金属层27位于衬底21下方，作为与第一金属层26相对的另一电极使用。
在本实施例中，第一导电类型和第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。具体地，根据实际需要制备的器件类型进行合理选择即可。
本实施例中，上述半导体器件为快恢复二极管。
当第一导电类型为N型，第二导电类型为P型时，掺杂层23为P型阳极区，第一金属层26为阳极金属层，衬底21为N型阴极区，第二金属层27为阴极金属层。
上述快恢复二极管中，P型阳极区与N型阴极区之间的N型基区很薄，向恢复电荷小，所以快恢复二极管的反向恢复时间很小，正向压降低，反向击穿电压高。而本申请中，具备上述结构的快恢复二极管的耐压水平及可靠性都大大提高，大大延长了使用寿命。
在本实施例中，提供一种半导体器件，该半导体器件包括位于衬底21上方的第一导电类型外延层22；位于外延层22上方的第二导电类型掺杂层23；其中，掺杂层23包括有源区231，掺杂层23设置有至少一个围设于有源区231外围的沟槽，沟槽至少向下延伸至外延层22；覆盖沟槽的侧壁和部分底部并延伸至掺杂层23上方的第一钝化层24；覆盖第一钝化层24的第二钝化层25；其中，第二钝化层25的介电常数大于第一钝化层24的介电常数；设置于有源区231上方的第一金属层26；其中，第一金属层26沿远离有源区231的方向延伸至第二钝化层25上方。使用不同介电常数钝化层的叠层作为钝化层，可以改变金属上的电场分布状态，提高晶圆耐压水平及可靠性，且改变晶圆顶部金属(第一金属层26)覆盖方式，使其延伸至第二钝化层25的上方，可以有效防止封装过程中产生的铜原子迁移到晶圆内，提高器件抗电应力冲击水平、焊接热应力及机械应力水平，从而提高二极管产品的可靠性和使用寿命。
实施例二
在实施例一的基础上，本实施例提供一种另外三种阻止铜导线的铜原子扩散的方案：
第一种：铜导线的引脚增加镍层，使在焊接过程中不会产生铜原子迁移，避免产生化学反应，并起到隔热作用，避免产生还原化学反应；
第二种：为了防止晶圆破裂失效，铜引线采取多钉头结构增加与封装树脂接触面积，提高引线抗外界机械应力冲击能力；
第三种：增大二极管封装焊盘之间的距离，减小器件的受力可能。
在实施例一的基础上，再采用上述方式中的至少一种，会是使得快恢复二极管的耐压水平及可靠性进一步提高。
实施例三
在实施例一的基础上，本实施例提供一种半导体器件的制备方法。图4是本申请实施例示出的一种半导体器件的制备方法流程示意图。图5-图8是本申请实施例示出的一种半导体器件的制备方法的相关步骤形成的剖面结构示意图。下面，参照图4和图5-图8来描述本申请实施例提出的半导体器件的制备方法一个示例性方法的详细步骤。
如图4所示，本实施例的半导体器件的制备方法，包括如下步骤：
步骤S110：提供第一导电类型衬底21。
衬底21为第一导电类型的衬底，该衬底21可以理解为晶圆基底。
后续制备步骤均是在晶圆基底上进行的。
步骤S120：在衬底21上方形成第一导电类型外延层22。
外延层22为第一导电类型的外延层，外延层22位于衬底21上方，外延层22为衬底21外延生长得到，外延层22的掺杂浓度小于衬底21的掺杂浓度。
步骤S130：如图5所示，在外延层22上方形成第二导电类型掺杂层23；其中，掺杂层23包括有源区231。
掺杂层23为第二导电类型的掺杂层，掺杂层23位于外延层22上方。掺杂层23包括有源区231，以及设置于有源区231外围的终端区(图中未标注)。
第二导电类型的掺杂层23的形成，可以通过进行对应导电类型的离子注入形成。
在一些实施例中，P型的掺杂层23可以通过进行硼离子的注入形成。
步骤S140：如图6所示，在掺杂层23上形成至少一个围设于有源区231外围的沟槽，沟槽至少向下延伸至外延层22。
在一些实施例中，沟槽延伸至衬底21内。
在一些实施例中，沟槽的数量大于等于2。
在一些实施例中，沟槽的深度H为100至120um，沟槽的宽度D1为440至450um。
步骤S150：形成覆盖于沟槽的侧壁和部分底部并延伸至掺杂层23上方的第一钝化层24。
第一钝化层24覆盖沟槽的侧壁和部分底部并延伸至掺杂层23上方。
步骤S160：如图7所示，形成覆盖于第一钝化层24的第二钝化层25；其中，第二钝化层25的介电常数大于第一钝化层24的介电常数。
也就是说，虽然第一钝化层24和第二钝化层25均是绝缘介质层，但是，第二钝化层25的绝缘性能优于第一钝化层24，第一钝化层24改变了终端区和第一金属层26上的电场分布状态，优化终端区的场强分布，第二钝化层25可以保护有源区231周围的终端区，提高晶圆耐压水平及可靠性。
步骤S160之后，方法还包括以下步骤：如图8所示，在衬底21下方形成第二金属层27。
第二金属层27位于衬底21下方，作为电极使用。
步骤S170：在有源区231上方形成第一金属层26；其中，第一金属层26沿远离有源区231的方向延伸至第二钝化层25上方。
最终得到的半导体器件的结构如图2和图3所示。
第一金属层26设置于掺杂层23的有源区231上方，作为与第二金属层27相对的另一电极使用。
其中，第一金属层26沿远离有源区231的方向延伸至第二钝化层25上方，使得第一金属层26与第二钝化层25之间没有间隙。这种结构，在后续封装过程中，阻挡了铜导线的铜原子扩散到晶圆表面，即使在温度为350度以上甚至370度的高温焊接下，铜原子也不会扩散到晶圆表面，大大提高了产品可靠性及产品应用质量。而且第一金属层26是覆盖了掺杂层23的有源区231和终端区的钝化层，增强了终端区场板的鲁棒性，增强了器件的抗压能力。
第一金属层26在衬底21上的正投影与第二钝化层25在衬底21上的正投影部分重合，其中，第一金属层26在衬底21上的正投影与第二钝化层25在衬底21上的正投影的重合部分的径向宽度被选择成能够阻挡外部杂质原子(如封装过程中使用的铜导线的铜原子)的扩散。有效封住晶圆上的裸漏部分沟道，延长了第二钝化层25和第一金属层26的覆盖长度，即使有铜迁移，也不会流到硅表面，从而避免生成硅化铜。
在一些实施例中，第一金属层26在衬底21上的正投影与第二钝化层25在衬底21上的正投影的重合部分的径向宽度D2为40至45um，在后续封装过程中，进一步阻挡铜导线的铜原子扩散到晶圆表面，进一步提高产品可靠性及产品应用质量。该结构下的半导体器件的寿命可达10～12年。
在本实施例中，第一导电类型和第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。具体地，根据实际需要制备的器件类型进行合理选择即可。
本实施例中，上述半导体器件为快恢复二极管。
当第一导电类型为N型时，第二导电类型为P型时，掺杂层23为阳极区，第一金属层26为阳极金属层，衬底21为阴极区，第二金属层27为阴极金属层。
上述快恢复二极管中，P型阳极区与N型阴极区之间的N型基区很薄，向恢复电荷小，所以快恢复二极管的反向恢复时间很小，正向压降低，反向击穿电压高。而本申请中，具备上述结构的快恢复二极管的耐压水平及可靠性都大大提高，大大延长了使用寿命。
在本实施例中，提供一种半导体器件的制备方法，包括在衬底21上方形成第一导电类型外延层22；在外延层22上方形成第二导电类型掺杂层23；其中，掺杂层23包括有源区231；在掺杂层23上形成至少一个围设于有源区231外围的沟槽，沟槽至少向下延伸至外延层22；形成覆盖于沟槽的侧壁和部分底部并延伸至掺杂层23上方的第一钝化层24；形成覆盖于第一钝化层24的第二钝化层25；其中，第二钝化层25的介电常数大于第一钝化层24的介电常数；在有源区231上方形成第一金属层26；其中，第一金属层26沿远离有源区231的方向延伸至第二钝化层25上方。使用不同介电常数钝化层的叠层作为钝化层，可以改变金属上的电场分布状态，提高晶圆耐压水平及可靠性，且改变晶圆顶部金属(第一金属层26)覆盖方式，使其延伸至第二钝化层25的上方，可以有效防止封装过程中产生的铜原子迁移到晶圆内，提高器件抗电应力冲击水平、焊接热应力及机械应力水平，从而提高二极管产品的可靠性和使用寿命。
以上仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。虽然本申请所公开的实施方式如上，但的内容只是为了便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属技术领域内的技术人员，在不脱离本申请所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本申请的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (10)
1.一种半导体器件，其特征在于，包括：
第一导电类型衬底；
位于所述衬底上方的第一导电类型外延层；
位于所述外延层上方的第二导电类型掺杂层；其中，所述掺杂层包括有源区，所述掺杂层设置有至少一个围设于所述有源区外围的沟槽，所述沟槽至少向下延伸至所述外延层；
覆盖所述沟槽的侧壁和部分底部并延伸至所述掺杂层上方的第一钝化层；
覆盖所述第一钝化层的第二钝化层；其中，所述第二钝化层的介电常数大于所述第一钝化层的介电常数；
设置于所述有源区上方的第一金属层；其中，所述第一金属层沿远离所述有源区的方向延伸至所述第二钝化层上方。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一金属层在所述衬底上的正投影与所述第二钝化层在所述衬底上的正投影部分重合；
其中，所述第一金属层在所述衬底上的正投影与所述第二钝化层在所述衬底上的正投影的重合部分的径向宽度被选择成能够阻挡外部杂质原子。
3.根据权利要求2所述的半导体器件，其特征在于，所述金属层在所述衬底上的正投影与所述第二钝化层在所述衬底上的正投影的重合部分的径向宽度为40至45um。
4.根据权利要求1所述的半导体器件，其特征在于，所述沟槽的数量大于等于2。
5.根据权利要求1所述的半导体器件，其特征在于，所述沟槽向下延伸至所述衬底内。
6.根据权利要求5所述的半导体器件，其特征在于，所述沟槽的深度为100至120um，所述沟槽的宽度为440至450um。
7.根据权利要求1所述的半导体器件，其特征在于，所述第二钝化层的材料包括氧化硅。
8.根据权利要求1所述的半导体器件，其特征在于，还包括：
位于所述衬底下方的第二金属层。
9.一种半导体器件的制备方法，其特征在于，包括：
提供第一导电类型衬底；
在所述衬底上方形成第一导电类型外延层；
在所述外延层上方形成第二导电类型掺杂层；其中，所述掺杂层包括有源区；
在所述掺杂层上形成至少一个围设于所述有源区外围的沟槽，所述沟槽至少向下延伸至所述外延层；
形成覆盖于所述沟槽的侧壁和部分底部并延伸至所述掺杂层上方的第一钝化层；
形成覆盖于所述第一钝化层的第二钝化层；其中，所述第二钝化层的介电常数大于所述第一钝化层的介电常数；
在所述有源区上方形成第一金属层；其中，所述第一金属层沿远离所述有源区的方向延伸至所述第二钝化层上方。
10.根据权利要求9所述的方法，其特征在于，在所述有源区上方形成第一金属层的步骤之前，还包括：
在所述衬底下方形成第二金属层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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|---|---|
| CN113921588A true CN113921588A (zh) | 2022-01-11 |
Family
ID=79233605
Family Applications (1)
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|---|---|---|---|
| CN202111020901.3A Pending CN113921588A (zh) | 2021-09-01 | 2021-09-01 | 半导体器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113921588A (zh) |
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