CN113885630A - 一种低功耗自偏置高稳定性带隙基准电路 - Google Patents

Abstract

本发明属于微电子技术领域，涉及一种低功耗自偏置高稳定性带隙基准电路。该电路包括：启动电路、电流产生电路和带隙基准核心电路；通过将晶体管M16、晶体管M17、晶体管M18以及晶体管M19四个晶体管进行串联，触发带隙基准核心电路启动工作，相比同尺寸的单个晶体管而言，具有更小的启动电流；在电流产生电路中，利用带隙基准电路自身产生的基准电压V_REF产生基准电流源，为带隙基准核心电路提供偏置电流而无需设计额外的基准电流源，降低了电路设计的复杂性，节省了芯片的版图面积，也进一步降低了带隙基准电路的功耗；在带隙基准核心电路中，采用共源共栅‑米勒补偿技术，极大地提高了带隙基准的稳定性和电源噪声抑制能力。

Description

一种低功耗自偏置高稳定性带隙基准电路

技术领域

本发明属于微电子技术领域，涉及带隙基准电路，尤其涉及一种低功耗自偏置高稳定性带隙基准电路。

背景技术

带隙基准电路是许多模拟以及数模混合电路系统的基本模块，用以提供给模拟及数模混合电路一个不依赖电源电压和温度变化的直流电压。

传统的带隙基准电路图参见图1所示，由于带隙基准电路要工作必须提前产生基准电流为带隙基准电路提供偏置，这就使得带隙基准电路架构相对复杂，同时增加了整体带隙基准电路的功耗，还不可避免地增加了电路版图面积，从而增加了芯片的成本。另一方面，为了保证带隙基准电路的稳定性，带隙基准电路一般采用传统米勒补偿，而这种补偿技术稳定性不高并且会导致电源噪声抑制能力减弱。

发明内容

本发明的目的在于克服上述现有技术的缺点，提供一种低功耗自偏置高稳定性带隙基准电路，消除了复杂的基准电流源的使用，简化了整个带隙基准电路的结构，同时节省了版图面积，降低了芯片成本。

本发明的目的是通过以下技术方案来解决的：

这种低功耗自偏置高稳定性带隙基准电路，包括：

启动电路，用于产生启动信号，完成带隙基准电路的启动工作；

电流产生电路，用于向带隙基准核心电路提供偏置电流，所述偏置电流由带隙基准电路自身产生的基准电压V_REF产生的基准电流源提供；

带隙基准核心电路，采用共源共栅-米勒补偿电路以提高带隙基准的稳定性。

进一步，所述带隙基准核心电路包括晶体管M2、晶体管M5、晶体管M6、晶体管M7、晶体管M8、晶体管M9、晶体管M10、晶体管M11、晶体管Q1、晶体管Q2、晶体管Q3、电阻R1、电阻R2以及补偿电容C；

所述晶体管M5的栅极和晶体管M6的栅极相连，所述晶体管M5的源极和晶体管M6的源极均接地；所述晶体管M5的漏极分别与晶体管M7的源极、晶体管Q1的集电极、补偿电容C的一端相连，所述晶体管M6的漏极分别与晶体管Q2的集电极、晶体管M8的源极相连；所述晶体管M7的栅极与晶体管M8的栅极相连，所述晶体管M7的漏极分别与晶体管M9的栅极、晶体管M10的漏极相连，所述晶体管M8的漏极与晶体管M11的漏极相连；

所述晶体管M9的源极、晶体管M10的源极以及晶体管M11的源极均与电源电压V_DD相连，所述晶体管M10的栅极分别与晶体管M11的栅极、晶体管M11的漏极及晶体管M8的漏极相连，所述晶体管M9的漏极分别与晶体管M2的源极以及补偿电容C的另外一端相连；

所述晶体管Q1的发射极与晶体管Q2的发射极于节点F处汇合，且晶体管M2的漏极与节点F相连；所述晶体管Q1的基极分别与电阻R2的一端、晶体管Q3的发射极相连，所述电阻R2的另一端分别与电阻R1的一端、晶体管Q2的基极相连，所述电阻R1的另一端与基准电压V_REF相连；所述晶体管Q3的基极、集电极均接地；

所述晶体管Q1的基极为带隙基准电路的第一箝位匹配端，其与负反馈控制电路的第一反馈检测输入端A相连；所述晶体管Q2的基极为带隙基准的第二箝位匹配端，其与负反馈控制电路的第二反馈检测输入端B相连。

进一步，所述晶体管M5、晶体管M6均选用NMOS晶体管，所述晶体管M2、晶体管M7、晶体管M8、晶体管M9、晶体管M10、晶体管M11均选用PMOS晶体管，所述晶体管Q1、晶体管Q2、晶体管Q3均选用PNP型双极晶体管。

进一步，所述启动电路包括晶体管M12、晶体管M13、晶体管M14、晶体管M15、晶体管M16、晶体管M17、晶体管M18、晶体管M19；

所述晶体管M12的源极、晶体管M13的源极均与电源电压V_DD相连，所述晶体管M12的栅极与晶体管M13的栅极相连，所述晶体管M12的漏极作为启动电路的输出端，并与电流产生电路的启动输入端相连，所述晶体管M13的漏极分别与晶体管M13的栅极、晶体管M14的漏极相连；

所述晶体管M14的源极与晶体管M15的源极均接地，所述晶体管M15的栅极与晶体管M14的栅极相连，所述晶体管M15的漏极分别与晶体管M15的栅极、晶体管M19的漏极相连；

所述晶体管M16的栅极、晶体管M17的栅极、晶体管M18的栅极、晶体管M19的栅极均接地；

所述晶体管M16的源极与电源电压V_DD相连，所述晶体管M16的漏极与晶体管M17的源极相连，所述晶体管M17的漏极与晶体管M18的源极相连，所述晶体管M18的漏极与晶体管M19的源极相连。

进一步，所述晶体管M14、晶体管M15均选用NMOS晶体管，所述晶体管M12、晶体管M13、晶体管M16、晶体管M17、晶体管M18、晶体管M19均选用PMOS晶体管。

进一步，所述电流产生电路包括晶体管M1、晶体管M3、晶体管M4、晶体管Q4、电阻R4、电阻R5；

所述晶体管M3的源极、晶体管M4的源极均接地，所述晶体管M4的栅极与晶体管M3的栅极相连，所述晶体管M4的漏极分别与晶体管M4的栅极、电阻R5的一端相连，所述电阻R5的另一端与电阻R4的一端相连，并通过点G为带隙基准核心电路中的晶体管M7的栅极与晶体管M8的栅极提供偏置电压V_BIAS1，所述电阻R4的另外一端与晶体管Q4的发射极、带隙基准电压V_REF相连，所述晶体管M3的漏极与晶体管M1的漏极相连；所述晶体管Q4的集电极与电源电压V_DD相连，所述晶体管Q4的基极与晶体管M1的栅极、带隙基准核心电路中晶体管M2的源极、晶体管M9的漏极、启动电路中晶体管M12的漏极相连；所述晶体管M1的栅极与晶体管M1的漏极、带隙基准核心电路中晶体管M2的栅极相连。

进一步，所述晶体管M1选用PMOS晶体管，所述晶体管M3、晶体管M4选用NMOS晶体管，所述晶体管Q4选用NPN型双极晶体管。

与现有技术相比，本发明提供的技术方案具有以下有益效果：在启动电路中，通过将晶体管M16、晶体管M17、晶体管M18以及晶体管M19四个晶体管进行串联，触发带隙基准核心电路启动工作，相比同尺寸的单个晶体管而言，具有更小的启动电流；在电流产生电路中，利用带隙基准电路自身产生的基准电压V_REF产生基准电流源，为带隙基准核心电路提供偏置电流而无需设计额外的基准电流源，降低了电路设计的复杂性，节省了芯片的版图面积，也进一步降低了带隙基准电路的功耗；在带隙基准核心电路中，采用共源共栅-米勒补偿技术，极大地提高了带隙基准的稳定性，且相对于传统的米勒补偿电路而言，共源共栅-米勒补偿技术具有更高的电源噪声抑制能力。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，与说明书一起用于解释本发明的原理。

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为传统的带隙基准电路图；

图2为本发明提供的低功耗自偏置高稳定性带隙基准电路图；

图3为图2对应的小信号拓扑图；

图4为启动电路图；

图5为电流产生电路图；

图6为带隙基准核心电路图。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与所附权利要求书中所详述的、本发明的一些方面相一致的电路结构的例子。

为了使本领域的技术人员更好地理解本发明的技术方案，下面结合附图及实施例对本发明作进一步详细描述。

实施例：

参见图2所示，本发明提供了一种低功耗自偏置高稳定性带隙基准电路，包括启动电路、电流产生电路以及带隙基准核心电路；其中，启动电路，用于产生启动信号，使带隙基准电路进入正常的工作状态；电流产生电路，利用带隙基准电路自身产生的基准电压V_REF产生的基准电流源，为带隙基准核心电路提供偏置电流，从而降低了带隙基准电路的功耗，节省了版图面积与芯片成本；带隙基准核心电路，采用共源共栅-米勒补偿电路极大地提高了带隙基准的稳定性，同时能极大地抑制电源噪声。

整个电路的工作过程是：电路上电，启动电路首先开始工作，紧接着电流产生电路开始工作，最后带隙基准核心电路开始工作。下面结合图4-6分别详细介绍启动电路、电流产生电路、带隙基准核心电路的组成、连接关系及工作原理。

一、启动电路

参照图4，启动电路主要由晶体管M12、晶体管M13、晶体管M14、晶体管M15、晶体管M16、晶体管M17、晶体管M18、晶体管M19组成，所述晶体管M14、晶体管M15均为NMOS晶体管，晶体管M12、晶体管M13、晶体管M16、晶体管M17、晶体管M18、晶体管M19均为PMOS晶体管。

启动电路中，各元件之间的连接关系如下：

所述晶体管M12的源极、晶体管M13的源极均与电源电压V_DD相连，所述晶体管M12的栅极与晶体管M13的栅极相连，所述晶体管M12的漏极作为启动电路的输出端，并与电流产生电路的启动输入端相连，所述晶体管M13的漏极分别与晶体管M13的栅极、晶体管M14的漏极相连；

所述晶体管M14的源极与晶体管M15的源极均接地，所述晶体管M15的栅极与晶体管M14的栅极相连，所述晶体管M15的漏极分别与晶体管M15的栅极、晶体管M19的漏极相连；

所述晶体管M16的栅极、晶体管M17的栅极、晶体管M18的栅极、晶体管M19的栅极均接地；

所述晶体管M16的源极与电源电压V_DD相连，所述晶体管M16的漏极与晶体管M17的源极相连，所述晶体管M17的漏极与晶体管M18的源极相连，所述晶体管M18的漏极与晶体管M19的源极相连。

在图4所示的启动电路中，随着电源电压V_DD的升高晶体管M16、晶体管M17、晶体管M18、晶体管M19以及晶体管M15打开，从而使晶体管M14打开，此时有电流流过晶体管M13，进而使晶体管M13栅端以及晶体管M12栅端电压降低，晶体管M12打开，流过晶体管M12的电流将晶体管M12的漏端电压拉高，随之电流产生电路中的晶体管Q4打开，启动电路完成启动工作。

电流产生电路以及带隙基准核心电路正常工作后，启动电路并不关断，但是由于采用了晶体管M16、晶体管M17、晶体管M18、晶体管M19四管串联，启动电路消耗的电流不大。

二、电流产生电路

参照图5，电流产生电路主要由晶体管M1、晶体管M3、晶体管M4、晶体管Q4、电阻R4、电阻R5组成，所述晶体管M1选用PMOS晶体管，晶体管M3、晶体管M4选用NMOS晶体管，晶体管Q4选用NPN型双极晶体管。

各元件之间连接关系如下：

所述晶体管M3的源极、晶体管M4的源极均接地，所述晶体管M4的栅极与晶体管M3的栅极相连，所述晶体管M4的漏极分别与晶体管M4的栅极、电阻R5的一端相连，所述电阻R5的另一端与电阻R4的一端相连，并通过点G为带隙基准核心电路中的晶体管M7的栅极与晶体管M8的栅极提供偏置电压V_BIAS1，所述电阻R4的另外一端与晶体管Q4的发射极、带隙基准电压V_REF相连，所述晶体管M3的漏极与晶体管M1的漏极相连；所述晶体管Q4的集电极与电源电压V_DD相连，所述晶体管Q4的基极与晶体管M1的栅极、带隙基准核心电路中晶体管M2的源极、晶体管M9的漏极、启动电路中晶体管M12的漏极相连；所述晶体管M1的栅极与晶体管M1的漏极、带隙基准核心电路中晶体管M2的栅极相连。

在图5所示的电流产生电路中，电阻R4与晶体管Q4发射极连接节点(即节点E)电压为V_REF，晶体管M4采用二极管连接方式，其栅源电压V_GS为定值，从而可得到流过电阻R4、电阻R5的基准电流I₀，其中，基准电流I₀的计算公式如下：

上式中，R4、R5分别对应电路中电阻R4、电阻R5的阻值。

本发明利用带隙基准电路产生的基准电压产生基准电流源，实现了自偏置的目的。图1为传统的带隙基准电路图，在图1所示电路中，由于基准电流源的使用，使得电路结构更为复杂且其功耗均有明显增加。而本发明提供的这种带隙基准电路就是在图1所示的电路基础上改进后得到的，其目的就是消除基准电流源电路的使用，在简化电路结构设计的同时降低了电路功耗。

三、带隙基准核心电路

参照图6，带隙基准核心电路主要由晶体管M2、晶体管M5、晶体管M6、晶体管M7、晶体管M8、晶体管M9、晶体管M10、晶体管M11、晶体管Q1、晶体管Q2，晶体管Q3、电阻R1、电阻R2以及补偿电容C组成，所述晶体管M5、晶体管M6为NMOS晶体管，所述集体管M2、晶体管M7、晶体管M8、晶体管M9、晶体管M10、晶体管M11为PMOS晶体管，所述晶体管Q1、晶体管Q2、晶体管Q3为PNP型双极晶体管。

各元器件之间连接关系如下：

所述晶体管M5的栅极和晶体管M6的栅极相连，所述晶体管M5的源极和晶体管M6的源极均接地；所述晶体管M5的漏极分别与晶体管M7的源极、晶体管Q1的集电极、补偿电容C的一端相连，所述晶体管M6的漏极分别与晶体管Q2的集电极、晶体管M8的源极相连；所述晶体管M7的栅极与晶体管M8的栅极相连，所述晶体管M7的漏极分别与晶体管M9的栅极、晶体管M10的漏极相连，所述晶体管M8的漏极与晶体管M11的漏极相连；

所述晶体管M9的源极、晶体管M10的源极以及晶体管M11的源极均与电源电压V_DD相连，所述晶体管M10的栅极分别与晶体管M11的栅极、晶体管M11的漏极及晶体管M8的漏极相连，所述晶体管M9的漏极分别与晶体管M2的源极以及补偿电容C的另外一端相连；

所述晶体管Q1的发射极与晶体管Q2的发射极于节点F处汇合，且晶体管M2的漏极与节点F相连；所述晶体管Q1的基极分别与电阻R2的一端、晶体管Q3的发射极相连，所述电阻R2的另一端分别与电阻R1的一端、晶体管Q2的基极相连，所述电阻R1的另一端与基准电压V_REF相连；所述晶体管Q3的基极、集电极均接地；

所述晶体管Q1的基极为带隙基准电路的第一箝位匹配端，其与负反馈控制电路的第一反馈检测输入端A相连；所述晶体管Q2的基极为带隙基准的第二箝位匹配端，其与负反馈控制电路的第二反馈检测输入端B相连。

假设晶体管M2的漏端电压(即图2中节点F处的电压)为VX,则晶体管Q1、晶体管Q2的基极电压分别为V_bQ1＝V_X+V_beQ1，V_bQ2＝V_X+V_beQ2，记电阻R2两端的电压为ΔV_BE，其计算公式如下：

ΔV_BE＝V_beQ2-V_beQ1

进一步，流过电阻R2的电流I_PTAT为正温度系数电流，从而得到带隙基准电压V_REF，其计算公式如下：

其中，V_T为热电压，数值8为图6所示的晶体管Q2与晶体管Q1的面积比。

与图1所示的传统带隙基准电路相比，本发明仅需要一路串联电阻(即电阻R1及电阻R2)就可得到正温度系数电流，由于缺少一路电流消耗，使本发明的带隙基准电路的功耗进一步降低。同时，图1所示的传统带隙基准电路要求电阻R1和电阻R2具有很好的匹配性，来保证带隙基准电路足够的精度，而本发明则不存在此问题。

传统的带隙基准电路，利用复杂的基准电流源产生电路产生偏置电流为带隙基准核心电路中的运算放大器提供偏置电流，而基准电流源电路必然会消耗一部分功耗，所以本发明改用自偏置电路，利用带隙基准电路产生的基准电压V_REF反过来为带隙基准核心电路中的运算放大器提供偏置电流，从而节省了功耗，使该带隙基准电路适合低功耗场合。

此外，本发明采用共源共栅-米勒补偿技术，使得整个电路具有极高的稳定性和良好的电源噪声抑制特性，具体说明如下：

参见图3所示，为本发明图2提供的带隙基准电路对应的小信号模型，借助此模型来分析本发明的环路传输函数。图3中g_mQ1、g_m7、g_m9、g_mQ4分别对应输入差分对晶体管Q1(Q2)的等效跨导的导纳值、晶体管M7跨导的导纳值、晶体管M9跨导的导纳值以及晶体管Q4的等效跨导的导纳值，R_O1、R_O2、R_O3以及1/g_m7分别对应差分运放的输出电阻阻值、晶体管M9的输出电阻阻值、晶体管Q4的输出电阻阻值以及晶体管M7的输入电阻阻值，C_O1、C_O2、C_O3、C分别对应差分运放的输出电容的容值、晶体管M9的输出电容容值、晶体管Q4的输出电容容值、补偿电容容值，B为反馈系数。

按照图3所示那样，在输入级断开环路，可求得反馈系数B为

上式中，β₂代表负反馈系数、β₁代表正反馈系数，g_mQ3代表晶体管Q3的等效跨导导纳值。

采用共源共栅-米勒补偿技术的环路传输函数T(s)可表示为

由于差分运放输出运放输出电容容值C_O1非常小，在进行环路分析时，我们忽略(1+sR_o1c_o1)这一项，上式可重写为：

其中，p₁＝-1/(c/g_m7+R_o2c_o2+g_m9R_o1R_o2c)；

p₂＝-1/(R_o2c_o2+g_m7/c+g_m7g_m9R_o1)；

p₃＝-1/R_o3c_o3；

z＝-g_m7/c。

上式表明，环路中存在三个不同的左半平面极点，通过设计合适的补偿电容C的电容值以达到左半平面零点与次主极点相消的目的；又由于作为源跟随器的晶体管Q4的输出电容容值C_O3很小，极点P3位于相当高频位置，所以理性情况下，可将该环路视为单极点系统，拥有接近90°的相位裕度，因此本发明提供的带隙基准电路，具有极高的稳定性。此外，相比传统的米勒补偿而言，共源共栅-米勒补偿技术还拥有更高的电源噪声抑制能力。

以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。

应当理解，本发明并不局限于上述已描述的内容，且可在不脱离其范围进行修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (7)

1.一种低功耗自偏置高稳定性带隙基准电路，其特征在于，包括：

启动电路，用于产生启动信号，完成带隙基准电路的启动工作；

电流产生电路，用于向带隙基准核心电路提供偏置电流，所述偏置电流由带隙基准电路自身产生的基准电压V_REF产生的基准电流源提供；

带隙基准核心电路，采用共源共栅-米勒补偿电路以提高带隙基准的稳定性。

2.根据权利要求1所述的低功耗自偏置高稳定性带隙基准电路，其特征在于，所述带隙基准核心电路包括晶体管M2、晶体管M5、晶体管M6、晶体管M7、晶体管M8、晶体管M9、晶体管M10、晶体管M11、晶体管Q1、晶体管Q2、晶体管Q3、电阻R1、电阻R2以及补偿电容C；

所述晶体管M5的栅极和晶体管M6的栅极相连，所述晶体管M5的源极和晶体管M6的源极均接地；所述晶体管M5的漏极分别与晶体管M7的源极、晶体管Q1的集电极、补偿电容C的一端相连，所述晶体管M6的漏极分别与晶体管Q2的集电极、晶体管M8的源极相连；所述晶体管M7的栅极与晶体管M8的栅极相连，所述晶体管M7的漏极分别与晶体管M9的栅极、晶体管M10的漏极相连，所述晶体管M8的漏极与晶体管M11的漏极相连；

所述晶体管M9的源极、晶体管M10的源极以及晶体管M11的源极均与电源电压V_DD相连，所述晶体管M10的栅极分别与晶体管M11的栅极、晶体管M11的漏极及晶体管M8的漏极相连，所述晶体管M9的漏极分别与晶体管M2的源极以及补偿电容C的另外一端相连；

所述晶体管Q1的发射极与晶体管Q2的发射极于节点F处汇合，且晶体管M2的漏极与节点F相连；所述晶体管Q1的基极分别与电阻R2的一端、晶体管Q3的发射极相连，所述电阻R2的另一端分别与电阻R1的一端、晶体管Q2的基极相连，所述电阻R1的另一端与基准电压V_REF相连；所述晶体管Q3的基极、集电极均接地；

所述晶体管Q1的基极为带隙基准电路的第一箝位匹配端，其与负反馈控制电路的第一反馈检测输入端A相连；所述晶体管Q2的基极为带隙基准的第二箝位匹配端，其与负反馈控制电路的第二反馈检测输入端B相连。

3.根据权利要求2所述的低功耗自偏置高稳定性带隙基准电路，其特征在于，所述晶体管M5、晶体管M6均选用NMOS晶体管，所述晶体管M2、晶体管M7、晶体管M8、晶体管M9、晶体管M10、晶体管M11均选用PMOS晶体管，所述晶体管Q1、晶体管Q2、晶体管Q3均选用PNP型双极晶体管。

4.根据权利要求1所述的低功耗自偏置高稳定性带隙基准电路，其特征在于，所述启动电路包括晶体管M12、晶体管M13、晶体管M14、晶体管M15、晶体管M16、晶体管M17、晶体管M18、晶体管M19；

所述晶体管M12的源极、晶体管M13的源极均与电源电压V_DD相连，所述晶体管M12的栅极与晶体管M13的栅极相连，所述晶体管M12的漏极作为启动电路的输出端，并与电流产生电路的启动输入端相连，所述晶体管M13的漏极分别与晶体管M13的栅极、晶体管M14的漏极相连；

所述晶体管M14的源极与晶体管M15的源极均接地，所述晶体管M15的栅极与晶体管M14的栅极相连，所述晶体管M15的漏极分别与晶体管M15的栅极、晶体管M19的漏极相连；

所述晶体管M16的栅极、晶体管M17的栅极、晶体管M18的栅极、晶体管M19的栅极均接地；

所述晶体管M16的源极与电源电压V_DD相连，所述晶体管M16的漏极与晶体管M17的源极相连，所述晶体管M17的漏极与晶体管M18的源极相连，所述晶体管M18的漏极与晶体管M19的源极相连。

5.根据权利要求4所述的低功耗自偏置高稳定性带隙基准电路，其特征在于，所述晶体管M14、晶体管M15均选用NMOS晶体管，所述晶体管M12、晶体管M13、晶体管M16、晶体管M17、晶体管M18、晶体管M19均选用PMOS晶体管。

6.根据权利要求1所述的低功耗自偏置高稳定性带隙基准电路，其特征在于，所述电流产生电路包括晶体管M1、晶体管M3、晶体管M4、晶体管Q4、电阻R4、电阻R5；

所述晶体管M3的源极、晶体管M4的源极均接地，所述晶体管M4的栅极与晶体管M3的栅极相连，所述晶体管M4的漏极分别与晶体管M4的栅极、电阻R5的一端相连，所述电阻R5的另一端与电阻R4的一端相连，并通过点G为带隙基准核心电路中的晶体管M7的栅极与晶体管M8的栅极提供偏置电压V_BIAS1，所述电阻R4的另外一端与晶体管Q4的发射极、带隙基准电压V_REF相连，所述晶体管M3的漏极与晶体管M1的漏极相连；所述晶体管Q4的集电极与电源电压V_DD相连，所述晶体管Q4的基极与晶体管M1的栅极、带隙基准核心电路中晶体管M2的源极、晶体管M9的漏极、启动电路中晶体管M12的漏极相连；所述晶体管M1的栅极与晶体管M1的漏极、带隙基准核心电路中晶体管M2的栅极相连。

7.根据权利要求6所述的低功耗自偏置高稳定性带隙基准电路，其特征在于，所述晶体管M1选用PMOS晶体管，所述晶体管M3、晶体管M4选用NMOS晶体管，所述晶体管Q4选用NPN型双极晶体管。

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