CN113823663A - 显示设备 - Google Patents

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thin film
film transistor
pixel circuit
driving
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严累利
金美海
金旼正
朴亨埈
安俊勇
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Samsung Display Co Ltd
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Abstract

提供了一种显示设备。所述显示设备包括：基底；第一像素电路，在基底上，并且包括第一驱动薄膜晶体管和电连接到第一驱动薄膜晶体管的第一存储电容器；第二像素电路，与第一像素电路相邻，并且包括第二驱动薄膜晶体管和电连接到第二驱动薄膜晶体管的第二存储电容器；第一初始化电压线，电连接到第一像素电路和第二像素电路；第二初始化电压线，电连接到第一初始化电压线；以及驱动电压线，在第一像素电路与第二像素电路之间，其中，第一驱动薄膜晶体管的沟道区或第二驱动薄膜晶体管的沟道区在第二初始化电压线与驱动电压线之间。

Description

显示设备
本申请要求于2020年6月18日在韩国知识产权局提交的第10-2020-0074445号韩国专利申请的优先权和权益，该韩国专利申请的公开内容通过引用被完全包含于此。
技术领域
一个或更多个实施例的方面涉及一种显示设备。
背景技术
在显示设备之中，有机发光显示设备具有许多益处(诸如相对宽的视角、相对好的对比度和相对高的响应速度)，因此，有机发光显示设备作为下一代显示设备已经引起关注。
通常，有机发光显示设备包括在基底上的薄膜晶体管和有机发光器件，其中，有机发光器件发光。有机发光显示设备可以用作诸如蜂窝电话等的相对小尺寸产品的显示装置或诸如电视等的大尺寸产品的显示装置。
有机发光显示设备包括能够使有机发光显示设备操作的薄膜晶体管、电容器等。薄膜晶体管可以包括半导体层和栅电极，半导体层包括沟道区、源区和漏区，栅电极经由栅极绝缘层与半导体层电绝缘。
在本背景技术部分中公开的上述信息仅用于增强对背景技术的理解，因此在本背景技术部分中讨论的信息不一定构成现有技术。
发明内容
一个或更多个示例实施例的方面涉及一种显示设备，其中，改善了可能由于电压线(例如，初始化电压线)而发生的亮度差。然而，该特性是示例，并且根据本公开的实施例的范围不限于此。
附加方面将在下面的描述中部分地阐述，并且部分地将通过描述是清楚的，或者可以通过实践给出的公开的实施例来习得。
根据一个或更多个示例实施例，一种显示设备包括：基底；第一像素电路，在基底上，并且包括第一驱动薄膜晶体管和电连接到第一驱动薄膜晶体管的第一存储电容器；第二像素电路，与第一像素电路相邻，并且包括第二驱动薄膜晶体管和电连接到第二驱动薄膜晶体管的第二存储电容器；第一初始化电压线，电连接到第一像素电路和第二像素电路，并且在第一方向上延伸；第二初始化电压线，电连接到第一初始化电压线，并且在与第一方向交叉的第二方向上延伸；以及驱动电压线，在第一像素电路与第二像素电路之间在第二方向上延伸，其中，第一驱动薄膜晶体管的沟道区或第二驱动薄膜晶体管的沟道区在第二初始化电压线与驱动电压线之间。
根据一些示例实施例，第一像素电路还可以包括电连接到驱动电压线的第一操作控制薄膜晶体管，第二像素电路还可以包括电连接到驱动电压线的第二操作控制薄膜晶体管，并且第一操作控制薄膜晶体管和第二操作控制薄膜晶体管可以相对于在第一像素电路与第二像素电路之间穿过的虚拟轴而不对称。
根据一些示例实施例，第一操作控制薄膜晶体管的半导体层可以通过第一连接电极电连接到驱动电压线。
根据一些示例实施例，第一连接电极可以包括：第1-1连接电极，与第一存储电容器的电极中的任何一个电极的一部分对应，并且接触驱动电压线；以及第1-2连接电极，接触第1-1连接电极和第一操作控制薄膜晶体管的半导体层。
根据一些示例实施例，第一像素电路还可以包括电连接到第一驱动薄膜晶体管的第一补偿薄膜晶体管，并且第一补偿薄膜晶体管的半导体层的一部分可以与电连接到驱动电压线的屏蔽电极叠置。
根据一些示例实施例，第二像素电路还可以包括电连接到第二驱动薄膜晶体管的第二补偿薄膜晶体管，并且第二补偿薄膜晶体管的半导体层的一部分可以与电连接到第二初始化电压线的屏蔽电极叠置。
根据一些示例实施例，第二初始化电压线可以与驱动电压线在同一层上。
根据一些示例实施例，第二初始化电压线可以位于第一初始化电压线上方的层上。
根据一些示例实施例，第二初始化电压线可以通过与第二初始化电压线成一体的第二连接电极电连接到第一初始化电压线。
根据一些示例实施例，第一像素电路还可以包括电连接到第一初始化电压线的第一初始化薄膜晶体管，并且第二连接电极可以包括：第2-1连接电极，与第一初始化电压线的一部分叠置，并且将第一初始化电压线与第二初始化电压线电连接；以及第2-2连接电极，从第2-1连接电极延伸，并且将第一初始化电压线与第一初始化薄膜晶体管的半导体层电连接。
根据一个或更多个示例实施例，一种显示设备包括：基底；第一像素电路，在基底上，并且包括第一驱动薄膜晶体管和电连接到第一驱动薄膜晶体管的第一存储电容器；第二像素电路，与第一像素电路相邻，并且包括第二驱动薄膜晶体管和电连接到第二驱动薄膜晶体管的第二存储电容器；第一初始化电压线，电连接到第一像素电路和第二像素电路，并且在第一方向上延伸；第二初始化电压线，电连接到第一初始化电压线，并且在与第一方向交叉的第二方向上延伸；以及驱动电压线，在第一像素电路与第二像素电路之间在第二方向上延伸，其中，第二初始化电压线与驱动电压线叠置。
根据一些示例实施例，第一像素电路和第二像素电路可以相对于在第一像素电路与第二像素电路之间穿过的虚拟轴对称。
根据一些示例实施例，第一像素电路还可以包括电连接到第一驱动薄膜晶体管的第一补偿薄膜晶体管，并且第二像素电路还可以包括电连接到第二驱动薄膜晶体管的第二补偿薄膜晶体管，并且第一补偿薄膜晶体管的半导体层的一部分和第二补偿薄膜晶体管的半导体层的一部分可以与电连接到驱动电压线的屏蔽电极叠置。
根据一些示例实施例，驱动电压线可以位于第一初始化电压线上方的层上，并且第二初始化电压线可以位于驱动电压线上方的层上。
根据一些示例实施例，第一初始化电压线和第二初始化电压线可以通过第三连接电极彼此电连接，所述第三连接电极位于第一初始化电压线与第二初始化电压线之间的层上。
根据一个或更多个示例实施例，一种显示设备包括：基底，包括孔；第一像素电路和第二像素电路，在孔周围彼此相邻；第一初始化电压线，电连接到第一像素电路和第二像素电路，并且在第一方向上延伸；第二初始化电压线，电连接到第一初始化电压线，并且在与第一方向交叉的第二方向上延伸；以及驱动电压线，在第一像素电路与第二像素电路之间在第二方向上延伸，其中，第一初始化电压线、第二初始化电压线和驱动电压线中的至少一条在孔周围断开。
根据一些示例实施例，第一像素电路可以包括电连接到驱动电压线的第一操作控制薄膜晶体管，第二像素电路可以包括电连接到驱动电压线的第二操作控制薄膜晶体管，并且第一操作控制薄膜晶体管和第二操作控制薄膜晶体管可以相对于驱动电压线而不对称。
根据一些示例实施例，第一操作控制薄膜晶体管的半导体层可以通过第一连接电极电连接到驱动电压线，并且第一连接电极可以包括：第1-1连接电极，与第一像素电路中的第一存储电容器的电极中的任何一个电极的一部分对应，并且接触驱动电压线；以及第1-2连接电极，接触第1-1连接电极和第一操作控制薄膜晶体管的半导体层。
根据一些示例实施例，第一像素电路和第二像素电路可以相对于驱动电压线对称。
根据一些示例实施例，驱动电压线可以位于第一初始化电压线上方的层上，并且第二初始化电压线可以位于驱动电压线上方的层上。
根据一些示例实施例，第一初始化电压线和第二初始化电压线可以通过第三连接电极彼此电连接，所述第三连接电极位于第一初始化电压线与第二初始化电压线之间的层上。
附图说明
通过下面结合附图的描述，公开的一些实施例的上述和其它方面、特征和特性将更加清楚，在附图中：
图1是根据一些示例实施例的显示设备的示意性透视图；
图2是根据一些示例实施例的电连接到显示设备的任何一个发光二极管的像素电路的示意性等效电路图；
图3是根据一些示例实施例的显示设备的显示区域中布置的像素电路的平面图；
图4至图7是用于描述根据一些示例实施例的形成图3的像素电路的工艺的平面图；
图8是沿着图3的线I-I’截取的图3的显示设备的剖视图；
图9是沿着图3的线II-II’截取的图3的显示设备的剖视图；
图10是根据一些示例实施例的显示设备的显示区域中布置的像素电路的平面图；
图11至图14是用于描述形成图10的像素电路的工艺的平面图；
图15是沿着图10的线III-III’截取的图10的显示设备的剖视图；
图16是根据一些示例实施例的在组件区域周围的结构的示意性平面图；以及
图17A和图17B是根据一些示例实施例的显示设备的一部分的示意性剖视图。
具体实施方式
现在将更详细地参照附图中示出的一些示例实施例的方面，其中，同样的附图标记始终表示同样的元件。在这方面，根据本公开的实施例可以具有不同的形式，并且不应被解释为限于这里阐述的描述。因此，示例实施例仅在下面通过参照附图描述，以解释本说明书的方面。如这里使用的，术语“和/或”包括相关的所列项目中的一个或更多个的任何组合和所有组合。在整个公开中，表述“a、b和c中的至少一个(种/者)”表示仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、a、b和c中的全部或其变形。
虽然根据公开的实施例能够具有各种修改和替代形式，但是其实施例在附图中通过示例的方式示出，并且将在这里更详细地描述。通过参照下面更详细描述的附图和实施例，公开的效果和特征及其实现方法将变得清楚。然而，根据本公开的实施例不限于在下文中描述的示例实施例，并且可以以各种形式实现。
在下文中，将通过参照附图更详细地描述公开的一些示例实施例的方面。在参照附图的描述中，相同的附图标记被赋予相同或基本相同的组件，并且将不再重复描述。
将理解的是，尽管这里可以使用术语“第一”、“第二”等来描述各种组件，但是这些组件不应受这些术语的限制。这些组件仅用于将一个组件与另一组件区分开。
如这里使用的，除非上下文另有明确指示，否则单数形式“一”、“一个(种/者)”和“该(所述)”也意图包括复数形式。
还将理解的是，这里使用的术语“包括”和/或“包含”表明存在所陈述的特征或组件，但是不排除存在或者添加一个或更多个其它特征或组件。
将理解的是，当层、区域或组件被称为“形成在”另一层、区域或组件“上”时，它可以直接或者间接地形成在另一层、区域或组件上。也就是说，例如，可以存在中间层、区域或组件。
为了便于解释，可以夸大附图中的元件的尺寸。例如，为了便于解释，任意地指示附图中的元件的尺寸和厚度，因此，公开不必限于附图的图示。
当可以不同地实现某一实施例时，可以与描述的顺序不同地执行具体的工艺顺序。例如，可以基本同时执行或者以与描述的顺序相反的顺序执行两个连续描述的工艺。
在本说明书中，表述“A和/或B”可以指示A、B或者A和B。此外，表述“A和B中的至少一个(种/者)”可以指示A、B或者A和B。
在下文中的实施例中，将理解的是，当元件、区域或层被称为连接到另一元件、区域或层时，它可以直接和/或间接地连接到另一元件、区域或层。例如，在本说明书中将理解的是，当元件、区域或层被称为与另一元件、区域或层接触或者电连接时，它可以直接和/或间接地与另一元件、区域或层接触或者电连接。
x轴、y轴和z轴不限于直角坐标系的三个轴，并且可以以更广泛的含义进行解释。例如，x轴、y轴和z轴可以彼此垂直，或者可以表示彼此不垂直的不同方向。
在下文中，将参照附图更详细地描述一些示例实施例的方面。
图1是根据一些示例实施例的显示设备1的示意性透视图。
如图1中所示，根据一些示例实施例的显示设备1可以包括其中发射光的显示区域DA和其中不发射光的非显示区域NDA。非显示区域NDA可以完全围绕显示区域DA。基底可以包括与显示区域DA对应的第一区域和与非显示区域NDA对应的第二区域，其中，在基底的第一区域中，可以布置下面将描述的像素电路和分别电连接到像素电路的发光二极管。
图1示出了包括具有正方形形状的显示区域DA的显示设备1。然而，显示区域DA可以具有任意形状(诸如圆形形状、椭圆形形状或多边形形状)。
在一些实施例中，显示设备1可以包括组件区域CA。组件区域CA可以布置在显示区域DA内部，并且可以被显示区域DA完全围绕。组件可以布置在组件区域CA中，并且显示设备1可以通过使用所述组件来执行各种功能。
所述组件可以包括使用光和/或声音的电子元件。电子元件可以包括被构造为测量距离的传感器(诸如接近传感器)、被构造为识别用户的身体的一部分(例如，指纹、虹膜、面部等)的传感器、被构造为输出光的小灯、被构造为捕获图像的图像传感器(例如，相机)等。使用光的电子元件可以使用各种波长范围的光(诸如可见光、红外线、紫外线等)。使用声音的电子元件可以使用超声波或其它频带的声音。
电子元件的光和/或声音可以穿过或者透射穿过组件区域CA，因此，组件区域CA可以是光和/或声音可以透射穿过的透射区域。
在下文中，将描述包括有机发光二极管的有机发光显示设备作为根据一些示例实施例的显示设备1的示例。然而，根据本公开的实施例的显示设备1不限于此。显示设备1的发光二极管可以包括包含无机材料的无机发光二极管。无机发光二极管可以包括包含无机半导体材料的PN结二极管。当在法线方向上向PN结二极管施加电压时，空穴和电子可以被注入到PN结二极管中，并且通过空穴和电子的复合而产生的能量可以被转换为光能，以发射特定颜色的光。上述无机发光二极管可以具有几微米到几百微米的宽度，并且在一些实施例中，无机发光二极管可以被称为微型发光二极管。
图2是根据一些示例实施例的电连接到显示设备1的任何一个发光二极管的像素电路PC的示意性等效电路图。
如图2中所示，发光二极管可以包括有机发光二极管OLED，并且有机发光二极管OLED可以电连接到包括多个薄膜晶体管和电容器(多个电容器)的像素电路PC。
根据一些示例实施例，像素电路PC可以包括多个薄膜晶体管T1至T7和存储电容器Cst。薄膜晶体管T1至T7和存储电容器Cst可以连接到信号线SL、SL-1、EL和DL、初始化电压线VL和驱动电压线30。信号线SL、SL-1、EL、DL、初始化电压线VL和驱动电压线30中的至少一条可以被相邻的像素电路PC共享。
尽管图2示出了薄膜晶体管T1至T7实现为p沟道MOS(pMOS)场效应晶体管(FET)(pMOSFET)，但是本领域普通技术人员将认识到的是，根据一些示例实施例，薄膜晶体管T1至T7中的至少一个可以实现为n沟道MOS(nMOS)FET(nMOSFET)。例如，在薄膜晶体管T1至T7中，驱动薄膜晶体管T1、开关薄膜晶体管T2、操作控制薄膜晶体管T5和发射控制薄膜晶体管T6可以实现为pMOSFET，而补偿薄膜晶体管T3、初始化薄膜晶体管T4和复位薄膜晶体管T7可以实现为nMOSFET。根据本发明的实施例不限于此，并且根据一些示例实施例，在不脱离根据本公开的实施例的精神和范围的情况下，晶体管的数量和晶体管的类型可以变化(例如，可以存在附加的晶体管或其它电子组件或者更少的晶体管或其它组件)。
驱动薄膜晶体管T1的驱动栅电极G1可以连接到存储电容器Cst的下电极CE1，驱动薄膜晶体管T1的驱动源电极S1可以通过操作控制薄膜晶体管T5连接到驱动电压线30，驱动薄膜晶体管T1的驱动漏电极D1可以通过发射控制薄膜晶体管T6电连接到有机发光二极管OLED的像素电极。驱动薄膜晶体管T1可以根据开关薄膜晶体管T2的开关操作来接收数据信号Dm，并且将驱动电流IOLED供应到有机发光二极管OLED。
开关薄膜晶体管T2的开关栅电极G2可以连接到扫描线SL，开关薄膜晶体管T2的开关源电极S2可以连接到数据线DL，开关薄膜晶体管T2的开关漏电极D2可以连接到驱动薄膜晶体管T1的驱动源电极S1，同时通过操作控制薄膜晶体管T5连接到驱动电压线30。开关薄膜晶体管T2可以响应于通过扫描线SL传输的扫描信号Sn而导通，并且可以执行将通过数据线DL传输的数据信号Dm传输到驱动薄膜晶体管T1的驱动源电极S1的开关操作。
补偿薄膜晶体管T3的补偿栅电极G3可以连接到扫描线SL，补偿薄膜晶体管T3的补偿源电极S3可以连接到驱动薄膜晶体管T1的驱动漏电极D1，同时通过发射控制薄膜晶体管T6连接到有机发光二极管OLED的像素电极，补偿薄膜晶体管T3的补偿漏电极D3可以连接到存储电容器Cst的下电极CE1、初始化薄膜晶体管T4的初始化漏电极D4和驱动薄膜晶体管T1的驱动栅电极G1。补偿薄膜晶体管T3可以响应于通过扫描线SL接收的扫描信号Sn而导通，并且可以将驱动薄膜晶体管T1的驱动栅电极G1和驱动漏电极D1电连接，以将驱动薄膜晶体管T1二极管连接。
初始化薄膜晶体管T4的初始化栅电极G4可以连接到前一扫描线SL-1，初始化薄膜晶体管T4的初始化源电极S4可以连接到初始化电压线VL，初始化薄膜晶体管T4的初始化漏电极D4可以连接到存储电容器Cst的下电极CE1、补偿薄膜晶体管T3的补偿漏电极D3和驱动薄膜晶体管T1的驱动栅电极G1。初始化薄膜晶体管T4可以响应于通过前一扫描线SL-1接收的前一扫描信号Sn-1而导通，并且可以通过将初始化电压Vint传输到驱动薄膜晶体管T1的驱动栅电极G1来执行将驱动薄膜晶体管T1的驱动栅电极G1的电压初始化的初始化操作。
操作控制薄膜晶体管T5的操作控制栅电极G5可以连接到发射控制线EL，操作控制薄膜晶体管T5的操作控制源电极S5可以连接到驱动电压线30，操作控制薄膜晶体管T5的操作控制漏电极D5可以连接到驱动薄膜晶体管T1的驱动源电极S1和开关薄膜晶体管T2的开关漏电极D2。
发射控制薄膜晶体管T6的发射控制栅电极G6可以连接到发射控制线EL，发射控制薄膜晶体管T6的发射控制源电极S6可以连接到驱动薄膜晶体管T1的驱动漏电极D1和补偿薄膜晶体管T3的补偿源电极S3，发射控制薄膜晶体管T6的发射控制漏电极D6可以电连接到复位薄膜晶体管T7的复位源电极S7和有机发光二极管OLED的像素电极。
操作控制薄膜晶体管T5和发射控制薄膜晶体管T6可以响应于通过发射控制线EL接收的发射控制信号En而同时导通，使得驱动电压ELVDD可以传输到有机发光二极管OLED并且驱动电流IOLED可以在有机发光二极管OLED中流动。
复位薄膜晶体管T7的复位栅电极G7可以连接到前一扫描线SL-1，复位薄膜晶体管T7的复位源电极S7可以连接到发射控制薄膜晶体管T6的发射控制漏电极D6和有机发光二极管OLED的像素电极，复位薄膜晶体管T7的复位漏电极D7可以连接到初始化薄膜晶体管T4的初始化源电极S4和初始化电压线VL。
扫描线SL和前一扫描线SL-1可以彼此电连接，因此，同一扫描信号Sn可以施加到扫描线SL和前一扫描线SL-1。因此，复位薄膜晶体管T7可以响应于通过前一扫描线SL-1传输的扫描信号Sn而导通，并且可以执行将有机发光二极管OLED的像素电极初始化的操作。
图2示出了补偿薄膜晶体管T3和初始化薄膜晶体管T4具有双栅电极。然而，根据一些示例实施例，补偿薄膜晶体管T3和初始化薄膜晶体管T4可以具有单个栅电极。
存储电容器Cst可以包括下电极CE1和上电极CE2。存储电容器Cst的下电极CE1可以连接到驱动薄膜晶体管T1的驱动栅电极G1，存储电容器Cst的上电极CE2可以连接到驱动电压线30。存储电容器Cst可以存储并保持与驱动电压线30的电压和驱动薄膜晶体管T1的驱动栅电极G1的电压之间的差对应的电压，从而保持施加到驱动薄膜晶体管T1的驱动栅电极G1的电压。
有机发光二极管OLED可以包括像素电极、对电极和在像素电极与对电极之间的中间层，中间层包括发射层。共电压ELVSS可以施加到对电极，对电极遍及多个像素一体地形成。有机发光二极管OLED可以通过从驱动薄膜晶体管T1接收驱动电流IOLED来发光，使得显示设备1可以显示图像。作为参照，对电极可以延伸到显示区域DA的外部以连接到电极电力线，并且可以将电极电压ELVSS施加到电极电力线。
信号线SL、SL-1、EL和DL可以包括传输扫描信号Sn的扫描线SL、将前一扫描信号Sn-1传输到初始化薄膜晶体管T4并且将前一扫描信号Sn-1传输到复位薄膜晶体管T7的前一扫描线SL-1、将发射控制信号En传输到操作控制薄膜晶体管T5和发射控制薄膜晶体管T6的发射控制线EL以及与扫描线SL交叉并且传输数据信号Dm的数据线DL。驱动电压线30可以将驱动电压ELVDD传输到驱动薄膜晶体管T1，初始化电压线VL可以将初始化电压Vint传输到初始化薄膜晶体管T4和复位薄膜晶体管T7。
图2示出了像素电路PC中的每个包括信号线SL、SL-1、EL和DL、初始化电压线VL和驱动电压线30的情况。然而，公开不限于此。根据一些示例实施例，信号线SL、SL-1、EL、DL、初始化电压线VL和驱动电压线30中的至少一条可以被相邻的像素电路PC共享。例如，如下面将描述的图3和图10中所示，驱动电压线30可以被相邻的像素电路PC共享，并且如图10中所示，初始化电压线VL的至少一部分可以被相邻的像素电路PC共享。
图3是根据一些示例实施例的显示设备1的显示区域DA中布置的像素电路PC的平面图。作为参照，图3省略了有机发光二极管OLED的图示。参照图3，像素电路PC可以布置在x方向和y方向上。例如，像素电路PC可以布置在x方向和y方向上，以形成矩阵。图3示出了包括在布置的像素电路PC中的第一像素电路PC1和第二像素电路PC2，其中，第一像素电路PC1和第二像素电路PC2在一方向(例如，x方向)上布置为彼此相邻。
根据一些示例实施例，第一像素电路PC1和第二像素电路PC2可以具有横向不对称结构。也就是说，第一像素电路PC1和第二像素电路PC2可以基于在第一像素电路PC1与第二像素电路PC2之间穿过的虚拟第一轴AX1而相对于彼此不对称。
第一像素电路PC1和第二像素电路PC2中的每个可以包括薄膜晶体管和存储电容器。例如，第一像素电路PC1和第二像素电路PC2可以包括上面参照图2描述的薄膜晶体管T1至T7和存储电容器Cst。
扫描线SL可以在x方向上延伸。扫描线SL可以与布置在x方向上的像素电路PC电连接，并且可以传输扫描信号Sn。
前一扫描线SL-1可以在x方向上延伸。前一扫描线SL-1可以与布置在x方向上的像素电路PC电连接，并且可以传输前一扫描信号Sn-1。
发射控制线EL可以在x方向上延伸。发射控制线EL可以电连接到布置在x方向上的像素电路PC，并且可以传输发射控制信号En。
初始化电压线VL可以包括第一初始化电压线10和电连接到第一初始化电压线10的第二初始化电压线20。第一初始化电压线10可以在第一方向(例如，x方向)上延伸，第二初始化电压线20可以在与第一方向交叉的第二方向(例如，y方向)上延伸。因此，第一初始化电压线10和第二初始化电压线20可以彼此交叉，以形成网格形状。第一初始化电压线10可以将初始化电压Vint传输到布置在x方向上的像素电路PC，第二初始化电压线20可以将初始化电压Vint传输到布置在y方向上的像素电路PC。第一初始化电压线10和第二初始化电压线20可以彼此电连接。
驱动电压线30可以在y方向上延伸。驱动电压线30可以电连接到布置在y方向上的像素电路PC，并且可以传输驱动电压ELVDD。根据一些示例实施例，驱动电压线30和第二初始化电压线20可以交替地定位在x方向上。例如，根据一些示例实施例，驱动电压线30和第二初始化电压线20可以交替地位于布置在x方向上的像素电路PC之间。布置在像素电路PC之间的驱动电压线30可以被相邻的像素电路PC(例如，第一像素电路PC1和第二像素电路PC2)共享。
数据线DL可以在y方向上延伸。数据线DL可以电连接到布置在y方向上的像素电路PC，并且可以传输数据信号Dm。根据一些示例实施例，数据线DL可以位于彼此相邻的第二初始化电压线20与驱动电压线30之间。
为了便于解释，将通过更具体地参照作为多个像素电路PC之中的在同一行中布置在相邻列中的一对像素电路PC的第一像素电路PC1和第二像素电路PC2来更详细地描述像素电路PC。
图4至图7是用于描述根据一些示例实施例的形成像素电路PC的工艺的平面图，图8是沿着图3的线I-I’截取的图3的显示设备1的剖视图，图9是沿着图3的线II-II’截取的图3的显示设备1的剖视图。
参照图4，第一像素电路PC1的半导体层和第二像素电路PC2的半导体层可以具有基本相同的平面形状。可以沿着在各种方向上弯曲的半导体层形成第一像素电路PC1和第二像素电路PC2中的每个的薄膜晶体管T1至T7。例如，半导体层的一部分可以具有弯曲的形状(诸如“C”、“Ω”、“S”、“M”或“W”的形状)，因此，可以在小的空间中形成大的(长的)沟道长度。通过该结构，薄膜晶体管T1至T7可以具有长的沟道区，从而增大施加到栅电极的栅极电压的驱动范围。因此，可以更精细地调节从有机发光二极管OLED发射的光灰度，并且可以提高显示质量。然而，根据一些示例实施例以及根据显示设备1的设计，半导体层的部分可以具有直的形状，而不是弯曲的形状。此外，第一像素电路PC1的半导体层与第二像素电路PC2的半导体层可以彼此连接。
第一像素电路PC1和第二像素电路PC2的半导体层中的每个可以包括第一像素电路PC1和第二像素电路PC2的薄膜晶体管T1至T7中的每个的沟道区、位于沟道区的一侧处的源区以及位于沟道区的另一侧处的漏区。例如，可以用杂质掺杂半导体层的源区和漏区，所述杂质可以包括n型杂质或p型杂质。源区和漏区可以分别对应于源电极S1至S7和漏电极D1至D7。在下文中，为了便于解释，源电极S1至S7和漏电极D1至D7将分别被称为源区S1至S7和漏区D1至D7。
第一像素电路PC1的驱动薄膜晶体管T1的半导体层可以包括与驱动栅电极G1叠置的驱动沟道区A1、布置在驱动沟道区A1的两侧处的驱动源区S1和驱动漏区D1。第二像素电路PC2可以包括布置在与第一像素电路PC1的驱动薄膜晶体管T1相同的位置处的驱动薄膜晶体管T1，并且第二像素电路PC2的驱动薄膜晶体管T1的结构和形状可以与第一像素电路PC1的驱动薄膜晶体管T1的结构和形状相同。
第一像素电路PC1的开关薄膜晶体管T2的半导体层可以包括与开关栅电极G2叠置的开关沟道区A2、布置在开关沟道区A2的两侧处的开关源区S2和开关漏区D2。第二像素电路PC2可以包括布置在与第一像素电路PC1的开关薄膜晶体管T2相同的位置处的开关薄膜晶体管T2，并且第二像素电路PC2的开关薄膜晶体管T2的结构和形状可以与第一像素电路PC1的开关薄膜晶体管T2的结构和形状相同。
第一像素电路PC1的补偿薄膜晶体管T3的半导体层可以包括与补偿栅电极G3叠置的补偿沟道区A3、布置在补偿沟道区A3的两侧处的补偿源区S3和补偿漏区D3。第二像素电路PC2可以包括布置在与第一像素电路PC1的补偿薄膜晶体管T3相同的位置处的补偿薄膜晶体管T3，并且第二像素电路PC2的补偿薄膜晶体管T3的结构和形状可以与第一像素电路PC1的补偿薄膜晶体管T3的结构和形状相同。
第一像素电路PC1的初始化薄膜晶体管T4的半导体层可以包括与初始化栅电极G4叠置的初始化沟道区A4、布置在初始化沟道区A4的两侧处的初始化源区S4和初始化漏区D4。第二像素电路PC2可以包括布置在与第一像素电路PC1的初始化薄膜晶体管T4相同的位置处的初始化薄膜晶体管T4，并且第二像素电路PC2的初始化薄膜晶体管T4的结构和形状可以与第一像素电路PC1的初始化薄膜晶体管T4的结构和形状相同。
第一像素电路PC1的操作控制薄膜晶体管T5的半导体层可以包括与操作控制栅电极G5叠置的操作控制沟道区A5、布置在操作控制沟道区A5的两侧处的操作控制源区S5和操作控制漏区D5。第二像素电路PC2可以包括布置在与第一像素电路PC1的操作控制薄膜晶体管T5相同的位置处的操作控制薄膜晶体管T5，并且第二像素电路PC2的操作控制薄膜晶体管T5的结构和形状可以与第一像素电路PC1的操作控制薄膜晶体管T5的结构和形状相同。
第一像素电路PC1的发射控制薄膜晶体管T6的半导体层可以包括与发射控制栅电极G6叠置的发射控制沟道区A6、布置在发射控制沟道区A6的两侧处的发射控制源区S6和发射控制漏区D6。第二像素电路PC2可以包括布置在与第一像素电路PC1的发射控制薄膜晶体管T6相同的位置处的发射控制薄膜晶体管T6，并且第二像素电路PC2的发射控制薄膜晶体管T6的结构和形状可以与第一像素电路PC1的发射控制薄膜晶体管T6的结构和形状相同。
第一像素电路PC1的复位薄膜晶体管T7的半导体层可以包括与复位栅电极G7叠置的复位沟道区A7、布置在复位沟道区A7的两侧处的复位源区S7和复位漏区D7。第二像素电路PC2可以包括布置在与第一像素电路PC1的复位薄膜晶体管T7相同的位置处的复位薄膜晶体管T7，并且第二像素电路PC2的复位薄膜晶体管T7的结构和形状可以与第一像素电路PC1的复位薄膜晶体管T7的结构和形状相同。
第一像素电路PC1和第二像素电路PC2中的每个的薄膜晶体管的源区S1至S7和漏区D1至D7的位置可以与图4中所示的位置相同或不同。根据一些示例性实施例，图4中所示的源区S1至S7可以变为漏区D1至D7，并且漏区D1至D7可以变为源区S1至S7。
上述半导体层可以形成在基底100上。基底100可以包括玻璃、金属或聚合物树脂。在基底100具有柔性或可弯曲特性的情况下，基底100可以包括聚合物树脂(诸如聚醚砜、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚苯硫醚、聚芳酯、聚酰亚胺、聚碳酸酯或乙酸丙酸纤维素)。然而，各种修改可以是可能的。例如，基底100可以具有均包括上述聚合物树脂的两个(或更多个)层以及位于所述两个层之间的阻挡层的多层结构，阻挡层包括无机材料(诸如氧化硅、氮化硅、氮氧化硅等)。
然而，一个或更多个附加层可以在基底100与半导体层之间。例如，包括氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的至少一个的缓冲层101可以在基底100与半导体层之间。缓冲层101可以提高基底100的上表面的平坦化，或者防止、减少或者最小化杂质或污染物从基底100等渗透到半导体层等中。缓冲层101可以根据需要具有单层结构或多层结构。在多层结构的情况下，缓冲层101中的一个或更多个层可以被称为阻挡层。
此外，半导体层可以包括包含多晶硅的半导体层或包含氧化物的半导体层。例如，半导体层可以包括Zn氧化物类材料(诸如Zn氧化物、In-Zn氧化物或Ga-In-Zn氧化物)。然而，半导体层不限于此，并且可以进行各种修改。例如，半导体层可以包括氧化物半导体(诸如在ZnO中包括诸如In、Ga或Sn的金属的In-Ga-Zn-O(IGZO)、In-Sn-Zn-O(ITZO)或者In-Ga-Sn-Zn-O(IGTZO))。
第一栅极绝缘层103可以形成在第一像素电路PC1和第二像素电路PC2的半导体层上，并且扫描线SL、前一扫描线SL-1、发射控制线EL和薄膜晶体管T1至T7的栅电极G1至G7可以形成在第一栅极绝缘层103上。这里，驱动薄膜晶体管T1的驱动栅电极G1不仅可以用作驱动薄膜晶体管T1的控制电极，而且还可以用作存储电容器Cst的下电极CE1。也就是说，驱动栅电极G1和存储电容器Cst的下电极CE1可以彼此成一体。
扫描线SL、前一扫描线SL-1、发射控制线EL可以在x方向上延伸，并且可以电连接到第一像素电路PC1和第二像素电路PC2。扫描线SL、前一扫描线SL-1或发射控制线EL可以与薄膜晶体管T1至T7的栅电极G1至G7中的一个或更多个成一体。例如，前一扫描线SL-1可以与初始化薄膜晶体管T4的初始化栅电极G4和复位薄膜晶体管T7的复位栅电极G7成一体，扫描线SL可以与开关薄膜晶体管T2的开关栅电极G2和补偿薄膜晶体管T3的补偿栅电极G3成一体，发射控制线EL可以与操作控制薄膜晶体管T5的操作控制栅电极G5和发射控制薄膜晶体管T6的发射控制栅电极G6成一体。驱动栅电极G1(或存储电容器Cst的下电极CE1)可以具有单独的(隔离的)形状。
信号线SL、SL-1和EL、栅电极G1至G7以及下电极CE1可以包括彼此相同的材料和相同的层结构。例如，信号线SL、SL-1和EL、栅电极G1至G7以及下电极CE1可以包括Al、Pt、Pd、Ag、Mg、Au、Ni、Nd、Ir、Cr、Li、Ca、Mo、Ti、W、Cu等。然而，扫描线SL、前一扫描线SL-1、发射控制线EL、薄膜晶体管T1至T7的栅电极G1至G7和存储电容器Cst的下电极CE1中的每个可以具有单层结构或多层结构。当扫描线SL、前一扫描线SL-1、发射控制线EL、薄膜晶体管T1至T7的栅电极G1至G7和存储电容器Cst的下电极CE1中的每个具有多层结构时，扫描线SL、前一扫描线SL-1、发射控制线EL、薄膜晶体管T1至T7的栅电极G1至G7和存储电容器Cst的下电极CE1中的每个可以包括各种材料。例如，多层结构可以包括Mo层/Al层的双层结构、Mo层/Al层/Mo层的三层结构等。
下面将描述的第一栅极绝缘层103、第二栅极绝缘层105、第一层间绝缘层107和第二层间绝缘层109可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钛、氧化钽、氧化铪和/或氧化锌。绝缘层103、105、107和109中的每个可以根据需要具有单层结构或多层结构。此外，可以在绝缘层103、105、107和109中形成接触孔，不同层的组件可以通过接触孔彼此电连接。
参照图5，在图4的结构上形成第二栅极绝缘层105之后，可以在第二栅极绝缘层105上形成第一初始化电压线10、屏蔽电极70和存储电容器Cst的上电极CE2。
第一初始化电压线10可以在x方向上延伸，并且可以电连接到第一像素电路PC1和第二像素电路PC2。
屏蔽电极70可以具有单独的形状，并且可以定位为使得屏蔽电极70的部分与补偿薄膜晶体管T3叠置。屏蔽电极70可以提高补偿薄膜晶体管T3的电压值的稳定性和可靠性。
存储电容器Cst可以包括下电极CE1和上电极CE2，并且下电极CE1和上电极CE2可以彼此叠置且绝缘层在它们之间，从而形成电容。在这种情况下，在下电极CE1与上电极CE2之间的第二栅极绝缘层105可以用作存储电容器Cst的介电层。存储电容器Cst的上电极CE2不仅可以用作存储电容器Cst的上电极CE2，而且还可以用作第1-1连接电极41。也就是说，存储电容器Cst的上电极CE2和第1-1连接电极41可以彼此成一体。
位于第二栅极绝缘层105上的第一初始化电压线10、屏蔽电极70和上电极CE2可以包括与位于第一栅极绝缘层103上的信号线SL、SL-1和EL、栅电极G1至G7和下电极CE1相同的材料，并且具有与位于第一栅极绝缘层103上的信号线SL、SL-1和EL、栅电极G1至G7和下电极CE1相同的分层结构。例如，第一初始化电压线10、屏蔽电极70和上电极CE2可以具有多层结构(诸如Mo层/Al层的双层结构、Mo层/Al层/Mo层的三层结构等)。
参照图6，可以在图5的结构上定位第一层间绝缘层107，并且可以在第一层间绝缘层107上定位驱动电压线30、第二初始化电压线20、第1-2连接电极42和第二连接电极50。
作为参照，可以在第一栅极绝缘层103、第二栅极绝缘层105和/或第一层间绝缘层107中形成图6中所示的接触孔，以将图6中所示的层与其下方的层电连接。
驱动电压线30可以在第一像素电路PC1与第二像素电路PC2之间在y方向上延伸，并且可以电连接到第一像素电路PC1的操作控制薄膜晶体管T5和第二像素电路PC2的操作控制薄膜晶体管T5。也就是说，第一像素电路PC1的操作控制薄膜晶体管T5和第二像素电路PC2的操作控制薄膜晶体管T5可以共享一条驱动电压线30。因此，驱动电压线30可以电连接到位于驱动电压线30的一侧处的第一像素电路PC1和位于驱动电压线30的另一侧处的第二像素电路PC2。此外，驱动电压线30可以通过不同的路径将电压供应到第一像素电路PC1和第二像素电路PC2中的每个。
将参照图3和图8描述驱动电压线30将电压供应到第一像素电路PC1所通过的路径。
驱动电压线30可以通过第一连接电极40电连接到第一像素电路PC1的操作控制薄膜晶体管T5的半导体层。第一连接电极40可以包括第1-1连接电极41和第1-2连接电极42。第1-1连接电极41可以对应于第一像素电路PC1的存储电容器Cst的电极中的任何一个电极的一部分，并且可以接触驱动电压线30。第1-2连接电极42可以接触第1-1连接电极41和第一像素电路PC1的操作控制薄膜晶体管T5的半导体层。
例如，第1-1连接电极41可以对应于存储电容器Cst的上电极CE2的一部分，并且可以通过位于其中第1-1连接电极41与驱动电压线30叠置的区域中的接触孔电连接到驱动电压线30。此外，第1-1连接电极41可以通过位于其中第1-1连接电极41与第1-2连接电极42叠置的区域中的接触孔电连接到第1-2连接电极42。第1-2连接电极42可以在朝向第一像素电路PC1的操作控制薄膜晶体管T5的方向上从位于第1-2连接电极42的一端处并且连接到第1-1连接电极41的接触孔延伸。在其中第1-2连接电极42与第一像素电路PCI的操作控制薄膜晶体管T5的半导体层叠置的区域中，第1-2连接电极42可以通过位于第1-2连接电极42的另一端处的接触孔电连接到第一像素电路PCI的操作控制薄膜晶体管T5的半导体层。
因此，驱动电压ELVDD可以通过从驱动电压线30经过第1-1连接电极41和第1-2连接电极42到达第一像素电路PC1的操作控制薄膜晶体管T5的半导体层处的操作控制源电极S5。到达操作控制源电极S5处的驱动电压ELVDD可以通过经过第一像素电路PC1的驱动薄膜晶体管T1和发射控制薄膜晶体管T6到达有机发光二极管OLED处。
驱动电压线30沿其将电压供应到第二像素电路PC2的路径可以与上述驱动电压线30沿其将电压供应到第一像素电路PC1的路径不同。驱动电压线30沿其将电压供应到第二像素电路PC2的路径可以不需要第一连接电极40。
例如，驱动电压线30可以包括可以用作连接电极的突起45。驱动电压线30的突起45可以与驱动电压线30成一体，并且可以与第二像素电路PC2的操作控制薄膜晶体管T5的半导体层叠置。驱动电压线30可以通过位于突起45中的接触孔电连接到第二像素电路PC2的操作控制薄膜晶体管T5的半导体层。因此，驱动电压ELVDD可以从驱动电压线30通过突起45到达第二像素电路PC2的操作控制源电极S5处。到达操作控制源电极S5处的驱动电压ELVDD可以通过经过第二像素电路PC2的驱动薄膜晶体管T1和发射控制薄膜晶体管T6到达有机发光二极管OLED处。
如上所述，驱动电压线30可以通过不同的路径将驱动电压ELVDD供应到位于驱动电压线30的两侧处的像素电路PC。因此，基于驱动电压线30彼此不对称的两个相邻的像素电路PC可以连接到一条驱动电压线30。
第二初始化电压线20可以对应于初始化电压线VL的一部分，并且在y方向上延伸。初始化电压线VL可以包括电连接到第一像素电路PC1和第二像素电路PC2并且在第一方向(例如，x方向)上延伸的第一初始化电压线10和电连接到第一初始化电压线10并且在与第一方向交叉的第二方向(例如，y方向)上延伸的第二初始化电压线20。第一初始化电压线10和第二初始化电压线20可以彼此交叉，以形成网格形状。此外，第一初始化电压线10和第二初始化电压线20可以位于不同的层上，并且可以通过第二连接电极50彼此电连接。第一初始化电压线10和第二初始化电压线20中的每条可以电连接到与其相邻的像素电路PC，并且可以供应初始化电压Vint。
第二初始化电压线20和驱动电压线30可以在第二方向(例如，y方向)上延伸遍及多个像素电路PC，并且可以根据预设的图案布置为彼此分开。这里，第二初始化电压线20和驱动电压线30可以交替地布置在像素电路PC之间，使得可以针对每对像素电路PC定位一条第二初始化电压线20和一条驱动电压线30。此外，第一像素电路PC1的驱动薄膜晶体管T1的驱动沟道区A1或第二像素电路PC2的驱动薄膜晶体管T1的驱动沟道区A1可以在第二初始化电压线20与驱动电压线30之间。
因此，第二初始化电压线20和驱动电压线30可以交替地电连接到包括在像素电路PC中的每个中的屏蔽电极70。例如，第一像素电路PC1的屏蔽电极70可以电连接到驱动电压线30，第二像素电路PC2的屏蔽电极70可以电连接到第二初始化电压线20。这里，第一像素电路PC1的补偿薄膜晶体管T3的半导体层的部分可以与电连接到驱动电压线30的屏蔽电极70叠置，并且第二像素电路PC2的补偿薄膜晶体管T3的半导体层的部分可以与电连接到第二初始化电压线20的屏蔽电极70叠置。图9示出了第二初始化电压线20通过位于其中第二初始化电压线20和屏蔽电极70彼此叠置的区域中的接触孔电连接到第二像素电路PC2中的屏蔽电极70。因此，即使当驱动电压线30不被定位为与像素电路PC中的每个对应并且两个像素电路PC共享一条驱动电压线30时，位于像素电路PC中的每个中的屏蔽电极70也可以从第二初始化电压线20或驱动电压线30接收恒定的电压。
如图5和图6中所示，第一初始化电压线10和第二初始化电压线20位于彼此不同的层上。第一初始化电压线10和第二初始化电压线20可以通过与第二初始化电压线20成一体的第二连接电极50彼此电连接。将参照图9更详细地描述第二连接电极50。
第二连接电极50可以包括第2-1连接电极51和第2-2连接电极52。第2-1连接电极51可以与第一初始化电压线10的一部分叠置，并且可以将第一初始化电压线10电连接到第二初始化电压线20。第2-2连接电极52可以在远离第2-1连接电极51的方向上延伸，并且可以将第一初始化电压线10电连接到第一像素电路PC1的初始化薄膜晶体管T4的半导体层。如图9中所示，第2-1连接电极51可以从第二初始化电压线20延伸，并且可以通过位于其中第2-1连接电极51与第一初始化电压线10叠置的区域中的接触孔电连接到第一初始化电压线10。此外，第2-2连接电极52可以在远离第2-1连接电极51的方向上延伸，并且可以通过位于其中第2-2连接电极52与第一像素电路PC1的初始化薄膜晶体管T4的半导体层叠置的区域中的接触孔电连接到第一像素电路PC1的初始化源电极S4。因此，第一像素电路PC1的初始化薄膜晶体管T4可以通过第二连接电极50从第二初始化电压线20接收初始化电压Vint。
第二像素电路PC2的初始化薄膜晶体管T4可以通过将初始化薄膜晶体管T4与第一初始化电压线10电连接的桥电极55来从第一初始化电压线10接收初始化电压Vint。也就是说，第一像素电路PC1和第二像素电路PC2可以通过彼此不同的路径从第一初始化电压线10或第二初始化电压线20接收初始化电压Vint。
第二初始化电压线20、驱动电压线30、第1-2连接电极42和第二连接电极50可以包括相同的材料，并且具有相同的分层结构。因此，可以在一个工艺中同时形成第二初始化电压线20和驱动电压线30，因此可以提高工艺效率。
例如，第二初始化电压线20、驱动电压线30、第1-2连接电极42和第二连接电极50可以包括Al、Pt、Pd、Ag、Mg、Au、Ni、Nd、Ir、Cr、Li、Ca、Mo、Ti、W和Cu。第二初始化电压线20、驱动电压线30、第1-2连接电极42和第二连接电极50中的每个可以具有单层结构或多层结构。当第二初始化电压线20、驱动电压线30、第1-2连接电极42和第二连接电极50中的每个具有多层结构时，第二初始化电压线20、驱动电压线30、第1-2连接电极42和第二连接电极50中的每个可以包括各种材料。例如，多层结构可以包括Ti层/Al层的双层结构、Ti层/Al层/Ti层的三层结构等。
参照图7，可以在图6的结构上定位第二层间绝缘层109，并且可以在第二层间绝缘层109上定位数据线DL。
作为参照，可以在第二层间绝缘层109中形成图7中所示的接触孔，以将图7中所示的层电连接到其下方的层。在第二层间绝缘层109上的层可以通过形成在平坦化层111中的接触孔电连接到位于覆盖图7的结构的平坦化层111上的有机发光二极管OLED的像素电极。这里，平坦化层111可以包括有机材料(诸如压克力(acryl)、苯并环丁烯(BCB)、聚酰亚胺、六甲基二硅氧烷(HMDSO)等)。然而，公开不限于此，并且平坦化层111可以根据需要包括无机材料，并且可以具有单层结构或多层结构。
数据线DL可以在y方向上延伸，并且可以电连接到开关薄膜晶体管T2的开关源电极S2。例如，数据线DL可以通过位于其中数据线DL与开关源电极S2叠置的区域中的接触孔电连接到在开关源电极S2与数据线DL之间的层。这里，在开关源电极S2与数据线DL之间的层可以通过位于其中所述层与开关源电极S2叠置的区域中的接触孔电连接到开关源电极S2。
数据线DL可以包括与第二初始化电压线20、驱动电压线30、第1-2连接电极42和第二连接电极50相同的材料或者相同的单层结构或相同的多层结构。例如，数据线DL可以包括Ti层/Al层的双层结构、Ti层/Al层/Ti层的三层结构等。
图10是根据一些示例实施例的显示设备1的显示区域DA中布置的像素电路PC的平面图。作为参照，图10省略了有机发光二极管OLED的图示。
根据一些示例实施例，第一像素电路PC1和第二像素电路PC2可以具有横向对称的结构。也就是说，第一像素电路PC1和第二像素电路PC2可以基于在第一像素电路PC1与第二像素电路PC2之间穿过的虚拟第二轴AX2相对于彼此对称。
上面参照图1至图9描述的方面可以同样地应用于本实施例。在下文中，将不描述相同的方面，并且将主要描述不同的方面。参照图10，像素电路PC可以布置在x方向和y方向上，以形成矩阵。例如，图10示出了在一方向(例如，x方向)上彼此相邻地布置的第一像素电路PCI和第二像素电路PC2。
根据一些示例实施例的第一像素电路PC1和第二像素电路PC2可以包括上面参照图2描述的薄膜晶体管T1至T7、存储电容器Cst以及信号线SL、SL-1、EL和DL。
第一初始化电压线10以及信号线SL、SL-1和EL可以在x方向上延伸，并且可以布置为彼此分开。第一初始化电压线10和信号线SL、SL-1、和EL中的每条可以电连接到布置在x方向上的像素电路PC。
第二初始化电压线20和驱动电压线30可以在第一像素电路PC1与第二像素电路PC2之间在y方向上延伸。第二初始化电压线20可以与驱动电压线30叠置。基于该结构，可以不需要用于第二初始化电压线20和驱动电压线30的空间，因此，可以提高显示区域DA的空间可用性。
数据线DL可以在y方向上延伸。数据线DL可以位于第二初始化电压线20或驱动电压线30的两侧处。
图11至图14是用于描述根据一些示例实施例的形成像素电路PC的工艺的平面图。
参照图11，可以在基底100上将第一像素电路PC1的半导体层和第二像素电路PC2的半导体层定位为在各种方向上弯曲的形状。这里，第一像素电路PC1的半导体层和第二像素电路PC2的半导体层可以彼此连接，并且可以基于其间的虚拟第二轴AX2彼此对称。
半导体层可以包括与根据上述实施例的半导体层相同的材料。例如，半导体层可以包括包含多晶硅的半导体层或包含氧化物的半导体层。
第一栅极绝缘层103可以位于第一像素电路PC1和第二像素电路PC2的半导体层上，并且扫描线SL、前一扫描线SL-1、发射控制线EL和薄膜晶体管T1至T7的栅电极G1至G7可以位于第一栅极绝缘层103上。这里，驱动薄膜晶体管T1的驱动栅电极G1不仅可以用作驱动薄膜晶体管T1的控制电极，而且还可以用作存储电容器Cst的下电极CE1。也就是说，驱动栅电极G1和存储电容器Cst的下电极CE1可以彼此成一体。
如同上述实施例，信号线SL、SL-1和EL中的至少一条可以与栅电极G1至G7中的至少一个成一体。此外，信号线SL、SL-1和EL、栅电极G1至G7以及下电极CE1可以包括彼此相同的材料和相同的层结构。例如，信号线SL、SL-1和EL、栅电极G1至G7以及下电极CE1可以具有Mo层/Al层的双层结构、Mo层/Al层/Mo层的三层结构等。
参照图12，可以在图11的结构上定位第二栅极绝缘层105，并且可以在第二栅极绝缘层105上定位第一初始化电压线10、屏蔽电极70和存储电容器Cst的上电极CE2。这里，第一像素电路PC1的第一初始化电压线10、屏蔽电极70和上电极CE2以及第二像素电路PC2的第一初始化电压线10、屏蔽电极70和上电极CE2可以基于虚拟第二轴AX2彼此对称。
第一初始化电压线10可以在x方向上延伸，并且可以电连接到第一像素电路PC1和第二像素电路PC2。
屏蔽电极70可以具有单独的形状。在整个第一像素电路PC1和第二像素电路PC2中，屏蔽电极70可以成一体。此外，屏蔽电极70的部分可以与第一像素电路PC1的补偿薄膜晶体管T3和第二像素电路PC2的补偿薄膜晶体管T3叠置。
存储电容器Cst可以包括下电极CE1和上电极CE2，并且下电极CE1和上电极CE2可以彼此叠置且绝缘层在它们之间，从而形成电容。在这种情况下，在下电极CE1与上电极CE2之间的第二栅极绝缘层105可以用作存储电容器Cst的介电层。
位于第二栅极绝缘层105上的第一初始化电压线10、屏蔽电极70和上电极CE2可以包括与位于第一栅极绝缘层103上的信号线SL、SL-1和EL、栅电极G1至G7以及下电极CE1相同的材料，并且具有与位于第一栅极绝缘层103上的信号线SL、SL-1和EL、栅电极G1至G7以及下电极CE1相同的分层结构。例如，第一初始化电压线10、屏蔽电极70和上电极CE2可以具有多层结构(诸如Mo层/Al层的双层结构、Mo层/Al层/Mo层的三层结构等)。
参照图13，可以在图12的结构上定位第一层间绝缘层107，并且可以在第一层间绝缘层107上定位驱动电压线30和第三连接电极60。这里，驱动电压线30可以与虚拟第二轴AX2叠置，并且可以相对于虚拟第二轴AX2对称。第一像素电路PC1的第三连接电极60和第二像素电路PC2的第三连接电极60也可以基于虚拟第二轴AX2彼此对称。
作为参照，可以在第一栅极绝缘层103、第二栅极绝缘层105和/或第一层间绝缘层107中形成图13中所示的接触孔，以将图13中所示的层与其下方的层电连接。
驱动电压线30可以在第一像素电路PCI与第二像素电路PC2之间在y方向上延伸，并且可以电连接到第一像素电路PC1的操作控制薄膜晶体管T5和第二像素电路PC2的操作控制薄膜晶体管T5。也就是说，第一像素电路PC1的操作控制薄膜晶体管T5和第二像素电路PC2的操作控制薄膜晶体管T5可以共享一条驱动电压线30。因此，驱动电压线30可以电连接到位于驱动电压线30的一侧处的第一像素电路PC1和位于驱动电压线30的另一侧处的第二像素电路PC2。根据一些示例实施例，因为第一像素电路PC1和第二像素电路PC2基于虚拟第二轴AX2彼此对称，所以驱动电压线30可以通过相同的路径将电压供应到第一像素电路PC1和第二像素电路PC2中的每个。
例如，驱动电压线30可以通过位于其中驱动电压线30与第一像素电路PC1和第二像素电路PC2的上电极CE2叠置的区域中的接触孔电连接到上电极CE2。此外，上电极CE2中的每个可以通过与驱动电压线30位于同一层上并且具有单独的形状的连接电极来电连接到操作控制薄膜晶体管T5。因此，驱动电压ELVDD可以通过从驱动电压线30顺序地穿过上电极CE2、操作控制薄膜晶体管T5、驱动薄膜晶体管T1和发射控制薄膜晶体管T6而到达有机发光二极管OLED处。
驱动电压线30可以包括与根据上述实施例的驱动电压线30相同的材料。例如，驱动电压线30可以包括Ti层/A1层的双层结构、Ti层/A1层/Ti层的三层结构等。
参照图14，可以在图13的结构上定位第二层间绝缘层109，并且可以在第二层间绝缘层109上定位第二初始化电压线20和数据线DL。这里，第二初始化电压线20和数据线DL可以基于虚拟第二轴AX2彼此对称。
第二初始化电压线20可以在第一像素电路PC1与第二像素电路PC2之间在y方向上延伸，并且可以与驱动电压线30叠置。
第二初始化电压线20可以位于驱动电压线30上方的层上，并且驱动电压线30可以位于第一初始化电压线10上方的层上。如上所述，位于不同层上的第一初始化电压线10和第二初始化电压线20可以通过位于第一初始化电压线10与第二初始化电压线20之间的层上的第三连接电极60彼此电连接。
将参照图15更详细地描述第三连接电极60。图15是沿着图10的线III-III’截取的图10的显示设备1的剖视图。
第三连接电极60可以位于其上定位有第一初始化电压线10的层与其上定位有第二初始化电压线20的层之间的层上。第三连接电极60的一端可以电连接到第二初始化电压线20，第三连接电极60的另一端可以电连接到第一初始化电压线10。例如，第二初始化电压线20可以在朝向第三连接电极60的方向上延伸，并且可以通过位于其中第二初始化电压线20与第三连接电极60叠置的区域中的接触孔电连接到第三连接电极60。第三连接电极60可以从一端延伸到另一端，并且可以通过位于其中第三连接电极60与第一初始化电压线10叠置的区域中的接触孔电连接到第一初始化电压线10。因此，第一初始化电压线10和第二初始化电压线20可以维持恒定的电压。
此外，除了连接到位于第三连接电极60上方的层上的第二初始化电压线20的接触孔之外，连接到位于第三连接电极60下方的层上的初始化薄膜晶体管T4的半导体层的接触孔可以位于第三连接电极60的一端处。因此，第一像素电路PC1的初始化薄膜晶体管T4和第二像素电路PC2的初始化薄膜晶体管T4可以通过第三连接电极60从第一初始化电压线10或第二初始化电压线20接收初始化电压Vint。
图16是在组件区域CA周围的结构的示意性平面图，图17A和图17B是根据一些示例实施例的显示设备1的一部分的剖视图。图16示出了作为组件区域CA周围的结构的在基底100上的第一初始化电压线10、第二初始化电压线20和驱动电压线30。
图16示出了其中根据一些示例实施例的彼此相邻定位的第一像素电路PC1和第二像素电路PC2彼此不对称的示例。然而，根据本公开的实施例不限于此。也就是说，本实施例可以同样地应用于上述不对称结构的示例和对称结构的示例。此外，上述方面可以应用于本实施例，并且将不再重复描述一些相同的方面。
在包括显示区域DA中包括的组件区域CA的显示设备1(图1)中，当组件区域CA朝向显示区域DA的一侧偏置而不是位于显示区域DA的中心中时，由于相对于位于其中从组件区域CA到显示区域DA的边缘的距离大的区域中的像素而并联连接的初始化电压线VL，会发生过充电(过载)，因此会发生亮度差。根据一些示例实施例，可以基于包括并联连接的第一初始化电压线10和电连接到第一初始化电压线10的第二初始化电压线20的结构来解决上述问题。因此，无论组件区域CA在显示区域DA中的位置如何，都可以提供高质量图像。
如图16中所示，第一初始化电压线10可以在第一方向(例如，x方向)上延伸遍及多个像素电路PC，并且可以电连接到位于行方向上的像素电路PC。此外，第二初始化电压线20和驱动电压线30可以在第二方向(例如，y方向)上延伸遍及多个像素电路PC，并且可以交替地电连接到位于列方向上的像素电路PC。这里，第一初始化电压线10、第二初始化电压线20和/或驱动电压线30可以在组件区域CA周围断开。
根据一些示例实施例，显示设备1的基底100可以包括位于组件区域CA中的孔100H。例如，如图17A中所示，显示设备1可以包括基底100、位于基底100上并且包括上述像素电路PC和发光二极管的显示层DPL以及在显示层DPL上的薄膜封装层TFE，其中，基底100、显示层DPL和薄膜封装层TFE可以分别包括与组件区域CA对应的孔100H、DPL-H和TFE-H。根据一些示例实施例，如图17B中所示，基底100、显示层DPL和薄膜封装层TFE可以不包括与如图17A中所示的组件区域CA对应的孔。
中间区域MA可以位于组件区域CA与显示区域DA之间。中间区域MA可以是不发光的非显示区域，并且绕过组件区域CA的线(布线)和内部电路可以位于中间区域MA中。
上面的描述主要针对显示设备给出。然而，公开不限于此。也就是说，制造显示设备的方法也可以包括在公开的范围内。
根据上述一个或更多个实施例，可以提供一种能够实现高质量图像以及改善亮度差的显示设备。然而，公开的范围不限于此。
应理解的是，这里描述的实施例应仅在描述性意义上考虑，而不是为了限制的目的。每个实施例内的特征或方面的描述通常应被认为可用于其它实施例中的其它类似特征或方面。虽然已经参照附图描述了一个或更多个实施例，但是本领域普通技术人员将理解的是，在不脱离由权利要求及其等同物限定的精神和范围的情况下，可以在这里进行形式和细节上的各种改变。

Claims (20)

1.一种显示设备，所述显示设备包括：
基底；
第一像素电路，在所述基底上，并且包括第一驱动薄膜晶体管和电连接到所述第一驱动薄膜晶体管的第一存储电容器；
第二像素电路，与所述第一像素电路相邻，并且包括第二驱动薄膜晶体管和电连接到所述第二驱动薄膜晶体管的第二存储电容器；
第一初始化电压线，电连接到所述第一像素电路和所述第二像素电路，并且在第一方向上延伸；
第二初始化电压线，电连接到所述第一初始化电压线，并且在与所述第一方向交叉的第二方向上延伸；以及
驱动电压线，在所述第一像素电路与所述第二像素电路之间在所述第二方向上延伸，
其中，所述第一驱动薄膜晶体管的沟道区或所述第二驱动薄膜晶体管的沟道区在所述第二初始化电压线与所述驱动电压线之间。
2.根据权利要求1所述的显示设备，其中，所述第一像素电路还包括电连接到所述驱动电压线的第一操作控制薄膜晶体管，
所述第二像素电路还包括电连接到所述驱动电压线的第二操作控制薄膜晶体管，并且
所述第一操作控制薄膜晶体管和所述第二操作控制薄膜晶体管相对于在所述第一像素电路与所述第二像素电路之间穿过的虚拟轴而不对称。
3.根据权利要求2所述的显示设备，其中，所述第一操作控制薄膜晶体管的半导体层通过第一连接电极电连接到所述驱动电压线。
4.根据权利要求3所述的显示设备，其中，所述第一连接电极包括：
第1-1连接电极，与所述第一存储电容器的电极中的任何一个电极的一部分对应，并且接触所述驱动电压线；以及
第1-2连接电极，接触所述第1-1连接电极和所述第一操作控制薄膜晶体管的所述半导体层。
5.根据权利要求1所述的显示设备，其中，所述第一像素电路还包括电连接到所述第一驱动薄膜晶体管的第一补偿薄膜晶体管，并且
所述第一补偿薄膜晶体管的半导体层的一部分与电连接到所述驱动电压线的屏蔽电极叠置。
6.根据权利要求5所述的显示设备，其中，所述第二像素电路还包括电连接到所述第二驱动薄膜晶体管的第二补偿薄膜晶体管，并且
所述第二补偿薄膜晶体管的半导体层的一部分与电连接到所述第二初始化电压线的屏蔽电极叠置。
7.根据权利要求1所述的显示设备，其中，所述第二初始化电压线与所述驱动电压线在同一层上。
8.根据权利要求1所述的显示设备，其中，所述第二初始化电压线位于所述第一初始化电压线上方的层上。
9.根据权利要求8所述的显示设备，其中，所述第二初始化电压线通过与所述第二初始化电压线成一体的第二连接电极电连接到所述第一初始化电压线。
10.根据权利要求9所述的显示设备，其中，所述第一像素电路还包括电连接到所述第一初始化电压线的第一初始化薄膜晶体管，并且
所述第二连接电极包括：
第2-1连接电极，与所述第一初始化电压线的一部分叠置，并且将所述第一初始化电压线与所述第二初始化电压线电连接；以及
第2-2连接电极，从所述第2-1连接电极延伸，并且将所述第一初始化电压线与所述第一初始化薄膜晶体管的半导体层电连接。
11.一种显示设备，所述显示设备包括：
基底；
第一像素电路，在所述基底上，并且包括第一驱动薄膜晶体管和电连接到所述第一驱动薄膜晶体管的第一存储电容器；
第二像素电路，与所述第一像素电路相邻，并且包括第二驱动薄膜晶体管和电连接到所述第二驱动薄膜晶体管的第二存储电容器；
第一初始化电压线，电连接到所述第一像素电路和所述第二像素电路，并且在第一方向上延伸；
第二初始化电压线，电连接到所述第一初始化电压线，并且在与所述第一方向交叉的第二方向上延伸；以及
驱动电压线，在所述第一像素电路与所述第二像素电路之间在所述第二方向上延伸，
其中，所述第二初始化电压线与所述驱动电压线叠置。
12.根据权利要求11所述的显示设备，其中，所述第一像素电路和所述第二像素电路相对于在所述第一像素电路与所述第二像素电路之间穿过的虚拟轴对称。
13.根据权利要求12所述的显示设备，其中，所述第一像素电路还包括电连接到所述第一驱动薄膜晶体管的第一补偿薄膜晶体管，并且
所述第二像素电路还包括电连接到所述第二驱动薄膜晶体管的第二补偿薄膜晶体管，并且
所述第一补偿薄膜晶体管的半导体层的一部分和所述第二补偿薄膜晶体管的半导体层的一部分与电连接到所述驱动电压线的屏蔽电极叠置。
14.根据权利要求12所述的显示设备，其中，所述驱动电压线位于所述第一初始化电压线上方的层上，并且
所述第二初始化电压线位于所述驱动电压线上方的层上。
15.根据权利要求14所述的显示设备，其中，所述第一初始化电压线和所述第二初始化电压线通过位于所述第一初始化电压线与所述第二初始化电压线之间的层上的第三连接电极彼此电连接。
16.一种显示设备，所述显示设备包括：
基底，包括孔；
第一像素电路和第二像素电路，在所述孔周围彼此相邻；
第一初始化电压线，电连接到所述第一像素电路和所述第二像素电路，并且在第一方向上延伸；
第二初始化电压线，电连接到所述第一初始化电压线，并且在与所述第一方向交叉的第二方向上延伸；以及
驱动电压线，在所述第一像素电路与所述第二像素电路之间在所述第二方向上延伸，
其中，所述第一初始化电压线、所述第二初始化电压线和所述驱动电压线中的至少一条在所述孔周围断开。
17.根据权利要求16所述的显示设备，其中，所述第一像素电路包括电连接到所述驱动电压线的第一操作控制薄膜晶体管，
所述第二像素电路包括电连接到所述驱动电压线的第二操作控制薄膜晶体管，并且
所述第一操作控制薄膜晶体管和所述第二操作控制薄膜晶体管相对于所述驱动电压线而不对称。
18.根据权利要求17所述的显示设备，其中，所述第一操作控制薄膜晶体管的半导体层通过第一连接电极电连接到所述驱动电压线，并且
所述第一连接电极包括：
第1-1连接电极，与所述第一像素电路中的第一存储电容器的电极中的任何一个电极的一部分对应，并且接触所述驱动电压线；以及
第1-2连接电极，接触所述第1-1连接电极和所述第一操作控制薄膜晶体管的所述半导体层。
19.根据权利要求16所述的显示设备，其中，所述第一像素电路和所述第二像素电路相对于所述驱动电压线对称。
20.根据权利要求19所述的显示设备，其中，所述驱动电压线位于所述第一初始化电压线上方的层上，并且所述第二初始化电压线位于所述驱动电压线上方的层上，并且
所述第一初始化电压线和所述第二初始化电压线通过第三连接电极彼此电连接，所述第三连接电极位于所述第一初始化电压线与所述第二初始化电压线之间的层上。
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