CN113823632A - 三维半导体存储器件 - Google Patents

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金东佑
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Abstract

一种三维半导体存储器件包括：衬底，包括单元阵列区域和连接区域；电极结构，包括垂直地堆叠在衬底上的电极，电极分别包括在连接区域上的垫部分，并且电极的垫部分以阶梯结构堆叠；第一垂直结构，穿透单元阵列区域上的电极结构；以及第二垂直结构，穿透连接区域上的电极结构，每个第二垂直结构包括在第一方向上彼此间隔开的第一部分以及将第一部分彼此连接的至少一个第二部分，所述至少一个第二部分分别穿透垫部分的侧壁。

Description

三维半导体存储器件
技术领域
实施方式涉及三维半导体存储器件，更具体地，涉及具有改善的可靠性和增加的集成度的三维半导体存储器件。
背景技术
半导体器件已经被高度集成，以满足客户所需要的高性能和低制造成本。因为半导体器件的集成度是决定产品价格的重要因素，所以越来越需要高集成度。典型的二维或平面半导体器件的集成度主要由单位存储单元所占据的面积决定，因为它受到用于形成精细图案的技术水平的极大影响。然而，增加图案精细度所需的极其昂贵的处理设备可能对增加二维或平面半导体器件的集成度设置了实际限制。因此，已经提出了具有三维布置的存储单元的三维半导体存储器件。
发明内容
根据一些示例实施方式，一种三维半导体存储器件可以包括：衬底，包括单元阵列区域和连接区域；电极结构，包括垂直地堆叠在衬底上的多个电极，每个电极包括在连接区域上的垫部分，垫部分以阶梯结构堆叠；多个第一垂直结构，穿透单元阵列区域上的电极结构；以及多个第二垂直结构，穿透连接区域上的电极结构。每个第二垂直结构可以包括在第一方向上彼此间隔开的多个第一部分以及在与第一方向交叉的第二方向上彼此间隔开的多个第二部分，第二部分将第一部分彼此连接。第一方向和第二方向可以平行于衬底的顶表面。
根据一些示例实施方式，一种三维半导体存储器件可以包括：衬底，包括单元阵列区域和连接区域；电极结构，包括垂直地堆叠在衬底上的多个电极，每个电极包括在连接区域上的垫部分，垫部分以阶梯结构堆叠；多个第一垂直结构，穿透单元阵列区域上的电极结构；以及多个第二垂直结构，穿透连接区域上的电极结构。每个第二垂直结构可以包括在第一方向上彼此间隔开的多个第一部分以及将第一部分彼此连接的至少一个第二部分。第二垂直结构的第二部分可以对应地穿透垫部分的侧壁。
根据一些示例实施方式，一种三维半导体存储器件可以包括：外围电路结构，包括集成在半导体衬底上的多个外围电路；在外围电路结构上的水平层，水平层包括单元阵列区域和连接区域；电极结构，包括垂直地堆叠在水平层上的多个电极，每个电极包括在连接区域上的垫部分，电极的垫部分以阶梯结构堆叠；多个第一垂直结构，穿透单元阵列区域上的电极结构；多个第二垂直结构，穿透连接区域上的电极结构；多个单元接触插塞，对应地联接到电极的垫部分；以及连接结构，将电极结构连接到外围电路结构，连接结构包括穿透连接区域上的电极结构的贯通电介质图案和在贯通电介质图案中的多个贯通插塞，贯通插塞连接到外围电路结构，每个第二垂直结构可以包括：在沿第一方向彼此相邻的单元接触插塞之间的多个第一部分，第一部分在第一方向上彼此间隔开；以及将第一部分彼此连接的第二部分。
附图说明
通过参照附图详细描述示例性实施方式，特征对本领域技术人员将变得明显，附图中：
图1示出了显示根据一些示例实施方式的三维半导体存储器件的简化透视图。
图2示出了显示根据一些示例实施方式的三维半导体存储器件的单元阵列的电路图。
图3示出了显示根据一些示例实施方式的三维半导体存储器件的平面图。
图4A示出了显示根据一些示例实施方式的三维半导体存储器件的沿着图3的线I-I'截取的截面图。
图4B示出了显示根据一些示例实施方式的三维半导体存储器件的沿着图3的线II-II'截取的截面图。
图5示出了图4B的部分A的放大图。
图6示出了显示根据一些示例实施方式的三维半导体存储器件的图3中的部分P的放大平面图。
图7至图9示出了显示根据一些示例实施方式的三维半导体存储器件的沿着图6的线A-A'截取的截面图。
图10示出了显示根据一些示例实施方式的三维半导体存储器件的图3中的部分P的放大平面图。
图11示出了显示根据一些示例实施方式的三维半导体存储器件的沿着图10的线B-B'截取的截面图。
图12至图19示出了显示根据一些示例实施方式的三维半导体存储器件的图3中的部分P的放大平面图。
具体实施方式
图1示出了显示根据一些示例实施方式的三维半导体存储器件的简化透视图。
参照图1，根据一些示例实施方式的三维半导体存储器件可以包括外围电路结构PS、在外围电路结构PS上的单元阵列结构CS以及将单元阵列结构CS连接到外围电路结构PS的连接结构。外围电路结构PS可以包括行解码器和列解码器、页缓冲器以及控制电路。
当在平面图中看时，单元阵列结构CS可以与外围电路结构PS重叠。单元阵列结构CS可以包括多个存储块BLK0、BLK1至BLKn，每个存储块是数据擦除单元。存储块BLK0至BLKn中的每个可以包括具有三维结构(或垂直结构)的存储单元阵列。
图2示出了显示根据一些示例实施方式的三维半导体存储器件的单元阵列的电路图。
参照图2，单元串CSTR可以沿着第一方向D1和第二方向D2二维地布置，并且可以沿着第三方向D3延伸。多个单元串CSTR可以并联连接到位线BL0、BL1和BL2中的每条。多个单元串CSTR可以公共连接到公共源极线CSL。
每个单元串CSTR可以包括串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2、串联连接的存储单元晶体管MCT、地选择晶体管GST以及擦除控制晶体管ECT。每个存储单元晶体管MCT可以包括数据存储元件。每个单元串CSTR可以进一步包括连接在第一串选择晶体管SST1与存储单元晶体管MCT之间的虚设单元DMC。
第一串选择晶体管SST1可以由第一串选择线SSL1a、SSL1b和SSL1c之一控制，并且第二串选择晶体管SST2可以由第二串选择线SSL2a、SSL2b和SSL2c之一控制。存储单元晶体管MCT可以由对应的字线WL0至WLn-1和WLn控制，并且虚设单元DMC可以由对应的虚设字线DWL控制。地选择晶体管GST可以由地选择线GSL0、GSL1或GSL2控制，并且擦除控制晶体管ECT可以由擦除控制线ECL控制。
图3示出了显示根据一些示例实施方式的三维半导体存储器件的平面图。图4A示出了沿着图3的线I-I'的截面图，图4B示出了沿着图3的线II-II'的截面图，图5示出了图4B中的部分A的放大图。在图3中，第二垂直结构VS2被省略，并在图12至图19中被详细显示。
参照图3、图4A和图4B，根据一些示例实施方式的三维半导体存储器件可以包括先前参照图1讨论的外围电路结构PS和在外围电路结构PS上的单元阵列结构CS。
外围电路结构PS可以包括集成在半导体衬底10的整个表面上的外围电路PTR和覆盖外围电路PTR的下掩埋电介质层50。半导体衬底10可以是例如硅衬底。外围电路PTR可以是例如行解码器和列解码器、页缓冲器以及控制电路。例如，外围电路PTR可以包括NMOS晶体管和PMOS晶体管。外围电路线33可以通过外围接触插塞31电连接到外围电路PTR。
下掩埋电介质层50可以提供在半导体衬底10的整个表面上。在半导体衬底10上，下掩埋电介质层50可以覆盖外围电路PTR、外围接触插塞31和外围电路线33。下掩埋电介质层50可以包括多个堆叠的电介质层。
单元阵列结构CS可以包括水平层100、电极结构ST、第一垂直结构VS1和第二垂直结构VS2以及贯通线结构TS(也可以被称为“连接结构”)。
水平层100可以包括单元阵列区域CAR以及例如在第一方向D1上与单元阵列区域CAR相邻的连接区域CNR。水平层100可以设置在下掩埋电介质层50的顶表面上。水平层100可以由例如半导体材料、电介质材料或导电材料形成。水平层100可以包括掺有具有第一导电类型(例如，n型)的杂质的半导体和/或未掺杂质的本征半导体。
电极结构ST可以包括在水平层100上的源极结构SST和在源极结构SST上的单元电极结构CST。
源极结构SST可以包括源极导电图案SC和在源极导电图案SC上的支撑导电图案SP。电介质层可以插置在源极导电图案SC与支撑导电图案SP之间。源极结构SST可以平行于水平层100的顶表面，并且可以在单元阵列区域CAR上在平行于单元电极结构CST的第一方向D1上延伸。
源极导电图案SC可以包括掺有第一导电类型的杂质(例如，磷(P)或砷(As))的半导体材料。例如，源极导电图案SC可以由掺有n型杂质的半导体层形成。在单元阵列区域CAR上，源极导电图案SC可以与垂直半导体图案VP的部分接触。这将参照图5进一步详细讨论。
支撑导电图案SP可以覆盖源极导电图案SC的顶表面，并且可以包括掺有具有第一导电类型(例如，n型)的杂质的半导体和/或未掺杂质的本征半导体。
水平层100上的单元电极结构CST可以从单元阵列区域CAR朝向连接区域CNR延伸。单元电极结构CST可以包括沿着垂直于第一方向D1和第二方向D2的第三方向D3(或垂直方向)交替堆叠的电极EL和电介质层ILD。电极EL可以包括例如掺杂的半导体(例如，掺杂的硅)、金属(例如，钨、铜或铝)、导电的金属氮化物(例如，钛氮化物、钽氮化物)和过渡金属(例如，钛或钽)中的至少一种。电介质层ILD可以包括例如硅氧化物层或低k电介质层。根据一些示例实施方式，三维半导体存储器件可以是垂直NAND闪存器件，并且在这种情况下，电极结构ST的电极EL可以用作先前参照图2讨论的擦除控制线ECL、地选择线CSL0至CSL2、字线WL0至WLn和DWL以及串选择线SSL1a至SSL1c和SSL2a至SSL2c。
单元电极结构CST或电极结构ST可以在连接区域CNR上具有阶梯结构，例如，电极EL可以具有随着沿第三方向D3距半导体衬底10的距离减小而增大的沿第一方向D1的长度。例如，单元电极结构CST可以具有随着例如沿第一方向D1距单元阵列区域CAR的距离增大而减小的例如沿第三方向D3的高度。电极EL可以具有沿第一方向D1以规则的间隔彼此间隔开的其侧壁。每个电极EL可以在连接区域CNR上具有垫部分ELP，并且垫部分ELP可以水平地且垂直地位于不同的位置。虚设分隔结构DSS可以在第二方向D2上将电极EL的垫部分ELP彼此分隔开。
分隔电介质图案115可以例如沿着第三方向D3穿透位于单元电极结构CST顶部的两个或三个电极EL(图4B)。分隔电介质图案115可以具有在第一方向D1上延伸的线形，并且与其相邻的电极EL可以在第二方向D2上彼此间隔开。
平坦化的电介质层110可以覆盖电极结构ST的阶梯形的垫部分ELP。平坦化的电介质层110可以具有基本上平坦的顶表面。平坦化的电介质层110可以包括单个电介质层或多个堆叠的电介质层。平坦化的电介质层110可以在其上提供有第一层间电介质层120、第二层间电介质层130、第三层间电介质层140和第四层间电介质层150。
水平层100可以在其上提供有穿透电极结构ST的第一电极分隔结构ESS1和第二电极分隔结构ESS2。第一电极分隔结构ESS1可以沿着第一方向D1从单元阵列区域CAR朝向连接区域CNR延伸，并且可以在与第一方向D1交叉的第二方向D2上彼此间隔开。第二电极分隔结构ESS2可以穿透单元阵列区域CAR上的电极结构ST。第二电极分隔结构ESS2可以设置在第一电极分隔结构ESS1之间。当在第一方向D1上被测量时，第二电极分隔结构ESS2可以具有比第一电极分隔结构ESS1的长度小的长度。备选地，可以在第一电极分隔结构ESS1之间提供多个第二电极分隔结构ESS2。第一电极分隔结构ESS1和第二电极分隔结构ESS2中的每个可以包括覆盖电极结构ST的侧壁的电介质层。
在连接区域CNR上，虚设分隔结构DSS可以与第一电极分隔结构ESS1和第二电极分隔结构ESS2间隔开，并且可以穿透平坦化的电介质层110和电极结构ST。虚设分隔结构DSS可以沿着第一方向D1延伸。
单元接触插塞CPLG可以在穿透平坦化的电介质层110以及第一层间电介质层120、第二层间电介质层130、第三层间电介质层140和第四层间电介质层150的同时对应地联接到电极EL的垫部分ELP。单元接触插塞CPLG可以具有随着距离单元阵列区域CAR的距离减小而减小的例如沿第三方向D3的其垂直长度。单元接触插塞CPLG可以具有基本上彼此共面的其顶表面。在连接区域CNR上，导电线CL可以设置在第四层间电介质层150上并且可以联接到单元接触插塞CPLG。
在连接区域CNR上，贯通线结构TS可以垂直地穿透电极结构ST和水平层100。贯通线结构TS可以包括贯通电介质图案TIP和连接到外围电路结构PS的贯通插塞TPLG。
根据一些示例实施方式，当在平面图中看时，可以在第一电极分隔结构ESSl之间提供贯通线结构TS。贯通线结构TS可以部分地穿透电极结构ST的阶梯结构。
贯通电介质图案TIP可以在下掩埋电介质层50上沿第三方向D3延伸。贯通电介质图案TIP可以具有与外围电路结构PS的下掩埋电介质层50接触(例如，直接接触)的底表面，并且可以覆盖电极结构ST的与贯通电介质图案TIP相邻的侧壁。当在平面图中看时，贯通电介质图案TIP可以被电极结构ST围绕，例如，贯通电介质图案TIP的周界可以被电极结构ST完全围绕。贯通电介质图案TIP可以具有比其上部宽度小的下部宽度，例如，贯通电介质图案TIP沿第一方向D1的宽度可以随着距水平层100的距离减小而减小。贯通电介质图案TIP可以由例如硅氧化物层或低k电介质层的电介质材料形成。
多个贯通插塞TPLG可以穿透贯通电介质图案TIP，并且可以与外围电路结构PS的外围电路线33连接。贯通插塞TPLG可以通过导电线CL和单元接触插塞CPLG连接到电极结构ST的电极EL。
根据一些示例实施方式，多个第一垂直结构VS1可以穿透单元阵列区域CAR上的电极结构ST，并且多个第二垂直结构VS2可以穿透连接区域CNR上的平坦化的电介质层110和电极结构ST。
每个第一垂直结构VS1可以包括穿透电极结构ST的下部的下垂直结构LVS，并且还可以包括穿透电极结构ST的上部的上垂直结构UVS。下垂直结构LVS和上垂直结构UVS中的每个可以具有随着从下部接近上部而增大的宽度(或直径)。
参照图5，下垂直结构LVS和上垂直结构UVS中的每个可以包括垂直半导体图案VP和围绕垂直半导体图案VP的侧壁的数据存储图案DSP。
例如，垂直半导体图案VP可以具有其下端闭合的通心粉形状或管形状。垂直半导体图案VP可以成形为像U，并且可以具有填充有电介质材料的内部。垂直半导体图案VP可以包括半导体材料，例如硅(Si)、锗(Ge)或其混合物。包括半导体材料的垂直半导体图案VP可以用作参照图2讨论的擦除控制晶体管ECT、串选择晶体管SST1、SST2和地选择晶体管GST以及存储单元晶体管MCT的沟道。
每个下垂直结构LVS的垂直半导体图案VP可以具有其部分与源极导电图案SC接触的侧壁。在每个下垂直结构LVS中，数据存储图案DSP可以具有在比最下面的电极EL的底表面的水平低且比源极导电图案SC的顶表面的水平高的水平处的底表面。
数据存储图案DSP可以在第三方向D3上延伸，并且可以围绕垂直半导体图案VP的侧壁。数据存储图案DSP可以具有其顶端和底端敞开的通心粉形状或管形状。数据存储图案DSP可以包括单个薄层或多个薄层。在一些示例实施方式中，数据存储图案DSP可以包括依次沉积在垂直半导体图案VP的侧壁上的隧道电介质层TIL、电荷存储层CIL和阻挡电介质层BLK，所述层TIL、CIL和BLK构成NAND闪存器件的数据存储层。例如，电荷存储层CIL可以是陷阱电介质层、浮置栅电极或包括导电纳米点的电介质层。另外，水平层100可以在其中包括与数据存储图案DSP垂直间隔开的虚设数据存储图案DSPR。
水平电介质图案HP可以提供在数据存储图案DSP与电极EL的侧壁之间。水平电介质图案HP可以从电极EL的侧壁延伸到电极EL的顶表面和底表面上。
尽管在平面图中省略了位线，但是参照图4A和图4B，位线BL可以设置在单元阵列区域CAR上的第四层间电介质层150上，并且可以在跨越电极结构ST的同时沿第二方向D2延伸。位线BL可以通过位线接触插塞BPLG电连接到第一垂直结构VS1。
参照回图4A，第二垂直结构VS2可以穿透电极结构ST的阶梯结构，并且随着第二垂直结构VS2远离单元阵列区域CAR，被第二垂直结构VS2穿透的电极EL的数量可以减少。
第二垂直结构VS2可以穿透连接区域CNR上的电极EL的垫部分ELP。当在平面图中看时，第二垂直结构VS2的部分可以穿透电极EL的垫部分ELP的侧壁。
第二垂直结构VS2可以包括与第一垂直结构VS1的结构和材料不同的结构和材料。例如，第二垂直结构VS2可以每个是由电介质材料形成的电介质柱。第二垂直结构VS2可以由例如硅氧化物形成。电介质柱可以具有与电极结构ST的电极EL接触的侧壁，并且还可以具有与水平层100接触的底表面。
在一些示例实施方式中，第二垂直结构VS2可以具有在比第一垂直结构VS1的顶表面的水平高的水平处的顶表面。第二垂直结构VS2的顶表面可以位于与贯通插塞TPLG的顶表面的水平基本相同的水平。
第一层间电介质层120可以覆盖第一垂直结构VSl的顶表面，并且第三层间电介质层140可以覆盖第二垂直结构VS2的顶表面和贯通插塞TPLG的顶表面。将参照图6至图19进一步详细讨论第二垂直结构VS2。
图6示出了显示根据一些示例实施方式的三维半导体存储器件的图3中的部分P的放大平面图。图7至图9示出了显示根据一些示例实施方式的三维半导体存储器件的沿着图6的线A-A'截取的截面图。为了描述的简洁，将省略对先前参照图3、图4A、图4B和图5讨论的技术特征的解释。
参照图6和图7，电极结构ST的电极EL可以在连接区域CNR上包括垫部分ELP。当在平面图中看时，电极EL的垫部分ELP可以沿着第一方向D1设置。虚设分隔结构DSS可以在第二方向D2上将电极EL的垫部分ELP彼此分隔开。电极EL的垫部分ELP可以在第三方向D3上位于彼此不同的水平处。
第二垂直结构VS2可以穿透连接区域CNR上的电极结构ST。第二垂直结构VS2和单元接触插塞CPLG可以沿着第一方向D1交替地设置。例如，一个单元接触插塞CPLG可以设置在沿第一方向D1彼此相邻的第二垂直结构VS2之间。
每个第二垂直结构VS2可以包括在第一方向Dl上彼此间隔开的第一部分Pl，并且还可以包括在第二方向D2上彼此间隔开并将第一部分P1彼此连接的第二部分P2。每个第一部分P1可以包括平行于第二方向D2的线区段和从线区段的相反端朝单元接触插塞CPLG突出的突出区段。例如，如图6所示，每个第一部分P1可以具有在第二方向D2上的线形的线区段，突出区段在第一方向D1上从线形的线区段的每个末端沿远离对应的第二部分P2的方向延伸，例如，突出区段可以与对应的第二部分P2对准并共线。
在每个第二垂直结构VS2中，第一部分P1可以彼此镜像对称。例如，如图6所示，如在平面图中看到的，第一部分P1和第二部分P2可以彼此连续以限定围绕其中心的开口的梯子形状。例如，如图6和图7所示，第一部分P1和第二部分P2可以彼此连续以在第三方向D3上延伸穿过例如整个电极结构ST。
每个第二垂直结构VS2可以共同穿透沿第一方向Dl彼此相邻的两个垫部分ELP。第二垂直结构VS2的第一部分P1可以对应地穿透彼此不同的电极EL的垫部分ELP，例如，同一个第二垂直结构VS2的两个第一部分P1可以穿透沿第一方向D1彼此相邻的两个不同的垫部分ELP。第二垂直结构VS2的第二部分P2可以穿透垫部分ELP中的至少一个的侧壁SW，例如，同一个第二垂直结构VS2的两个第二部分P2可以穿透垫部分ELP中的至少一个的侧壁SW(图6中的单线)。每个第二垂直结构VS2可以在第二方向D2上具有第一宽度W1，并且第一宽度W1可以大于单元接触插塞CPLG的直径W2。
根据一些示例实施方式，在连接区域CNR上，模制图案MP可以位于与电极EL的水平相同的水平处。模制图案MP可以被第二垂直结构VS2的第一部分P1和第二垂直结构VS2的第二部分P2围绕，例如，模制图案MP可以通过梯子形状的第一部分P1和第二部分P2被定位在开口中。模制图案MP可以由与电极结构ST的电介质层ILD的电介质材料不同的电介质材料形成。例如，电极结构ST的电介质层ILD可以包括硅氧化物，并且模制图案MP可以包括硅氮化物。模制图案MP可以具有与第二垂直结构VS2直接接触的其侧壁。
第二垂直结构VS2在平面图中被示出为具有其矩形拐角，但是可以取决于制造工艺来改变拐角的形状。例如，拐角可以具有圆形或拥有其曲率的任何形状。
参照图8，单元电极结构CST可以配置为使得第4n电极EL具有沿着第一方向D1设置的其垫部分ELP(其中，n是正整数)。在这种情况下，第(4n-1)、第(4n-2)和第(4n-3)电极EL可以具有与第4n电极EL的侧壁对准的其侧壁。单元接触插塞CPLG可以联接到第4n电极EL的垫部分ELP。备选地，单元电极结构CST可以配置为使得偶数编号或奇数编号电极EL具有沿着第一方向D1设置的其垫部分ELP，并且单元接触插塞CPLG可以对应地联接到所述偶数编号或奇数编号电极EL的垫部分ELP。
参照图9，第二垂直结构VS2可以包括与第一垂直结构VS1的结构和材料基本相同的结构和材料。例如，类似于上面参照图4A和图4B讨论的第一垂直结构VS1，每个第二垂直结构VS2可以包括下垂直结构LVS和上垂直结构UVS。此外，类似于上面参照图5讨论的第一垂直结构VS1，第二垂直结构VS2中包括的下垂直结构LVS和上垂直结构UVS的每个可以包括垂直半导体图案VP和围绕垂直半导体图案VP的侧壁的数据存储图案DSP。
图10示出了显示根据一些示例实施方式的三维半导体存储器件的图3中的部分P的放大平面图。图11示出了沿着图10的线B-B'截取的截面图。为了描述的简洁，将省略对先前参照图6至图9讨论的技术特征的解释。
参照图10和图11，每个第二垂直结构VS2可以穿透两个相邻的电极EL的垫部分ELP。每个第二垂直结构VS2可以包括在第一方向D1上彼此间隔开的第一部分P1以及将第一部分P1彼此连接的第二部分P2，例如，单个第二部分P2可以将两个第一部分连接P1彼此。如上所讨论的，每个第一部分P1可以包括线区段和从线区段的相反端突出的突出区段。如上所讨论的，第二部分P2可以穿透垫部分ELP的侧壁SW。当在第二方向D2上被测量时，第二部分P2可以具有在第二方向D2上的宽度，该宽度小于每个第一部分P1在第二方向D2上的宽度。
图12至图19示出了显示根据一些示例实施方式的三维半导体存储器件的图3中的部分P的放大平面图。为了描述的简洁，将省略对先前参照图6至图9讨论的技术特征的解释。
参照图12，每个第二垂直结构VS2可以包括在第一方向D1上彼此间隔开的第一部分P1，并且还可以包括将第一部分P1彼此连接的第二部分P2。第二部分P2例如三个第二部分P2可以在第二方向D2上彼此间隔开地设置在第一部分P1之间。
参照图13，一对第二垂直结构VS2可以设置在彼此相邻的两个单元接触插塞CPLG之间，例如，一对第二垂直结构VS2可以沿着第二方向D2彼此相邻并且可以穿透同一对相邻的垫部分ELP。如上所讨论的，每个第二垂直结构VS2可以包括在第一方向D1上彼此间隔开的第一部分P1，并且还可以包括将第一部分P1彼此连接的第二部分P2。当在平面图中看时，一对第二垂直结构VS2可以彼此对称地设置，例如，一对第二垂直结构VS2可以关于沿着第一方向D1的对称轴对称。每个第一部分P1可以包括朝向单元接触插塞CPLG突出的突出区段。
参照图14，每个第二垂直结构VS2可以包括在第一方向D1上彼此间隔开的第一部分P1，并且还可以包括在第二方向D2上彼此间隔开并将第一部分P彼此连接的两个第二部分P2。第一部分P1可以具有平行于第二方向D2的其线形形状，并且可以在第二方向D2上比第二部分P2突出得更多，例如在第二方向D2上突出超过第二部分P2。
参照图15，每个第二垂直结构VS2可以包括第一部分P1，每个第一部分P1具有与图14所示的实施方式的线形形状类似的线形形状，并且第一部分P1可以与虚设分隔结构DSS接触。
参照图16，类似于图14所示的实施方式，每个第二垂直结构VS2可以包括线形的第一部分P1和将第一部分P1彼此连接的第二部分P2。当在第二方向D2上被测量时，第二部分P2可以具有比第一部分P1的宽度小的宽度。
参照图17，一对第二垂直结构VS2可以设置在彼此相邻的两个单元接触插塞CPLG之间。如上所讨论的，每个第二垂直结构VS2可以包括在第一方向D1上彼此间隔开的第一部分P1，并且还可以包括将第一部分P1彼此连接的第二部分P2，所述第一部分P1与虚设分隔结构DSS接触。
参照图18，如上所讨论的，每个第二垂直结构VS2可以穿透彼此相邻的两个垫部分ELP。在两个相邻的第二垂直结构VS2之间，每个单元接触插塞CPLG可以联接到电极EL的与每个单元接触插塞CPLG对应的垫部分ELP。当在平面图中看时，每个单元接触插塞CPLG可以设置为从垫部分ELP的中心偏移，并且可以接触与每个单元接触插塞CPLG相邻的第二垂直结构VS2。
参照图19，单元接触插塞CPLG可以具有比相邻的第二垂直结构VS2之间的距离大的直径。每个单元接触插塞CPLG可以接触与每个单元接触插塞CPLG相邻的两个第二垂直结构VS2。此外，如所示出的，单元接触插塞CPLG可以具有椭圆形的顶表面。
作为总结和回顾，实施方式提供了具有增强的可靠性和电特性的三维半导体存储器件。即，根据示例实施方式，在连接区域上的每个垂直结构可以包括第一部分和将第一部分彼此连接的第二部分，使得可以在形成垂直孔以容纳第二垂直结构时防止相邻的垂直孔的倒塌或连接。因此，三维半导体存储器件可以改善可靠性和电特性。
这里已经公开了示例实施方式，并且尽管采用了特定术语，但是它们仅在一般和描述性的意义上使用和解释，而不是出于限制的目的。在一些情况下，如在本申请提交时对本领域普通技术人员将明显的，结合特定实施方式描述的特征、特性和/或元件可以单独使用或与结合其它实施方式描述的特征、特性和/或元件组合使用，除非另有明确指示。因此，本领域技术人员将理解，在不背离本发明的如在所附权利要求中阐明的精神和范围的情况下，可以进行在形式和细节上的各种改变。
2020年6月19日在韩国知识产权局提交且名称为“三维半导体存储器件”的韩国专利申请第10-2020-0074797通过引用全文合并于此。

Claims (20)

1.一种三维半导体存储器件，包括：
衬底，包括单元阵列区域和连接区域；
电极结构，包括垂直地堆叠在所述衬底上的电极，所述电极包括在所述连接区域上的各个垫部分，并且所述电极的所述垫部分以阶梯结构堆叠；
第一垂直结构，穿透所述单元阵列区域上的所述电极结构；以及
第二垂直结构，穿透所述连接区域上的所述电极结构，所述第二垂直结构的每个包括：
在第一方向上彼此间隔开的第一部分；以及
在与所述第一方向交叉的第二方向上彼此间隔开的第二部分，所述第二部分将所述第一部分彼此连接，并且所述第一方向和所述第二方向平行于所述衬底的顶表面。
2.根据权利要求1所述的器件，其中，在所述第二垂直结构的每个中，所述第二部分穿透所述垫部分中的至少一个的侧壁。
3.根据权利要求1所述的器件，其中，在所述第二垂直结构的每个中，所述第一部分的每个包括线区段和从所述线区段的相反端突出的多个突出区段。
4.根据权利要求3所述的器件，其中，在所述第二垂直结构的每个中，所述第一部分彼此镜像对称。
5.根据权利要求1所述的器件，还包括分别联接到所述电极的所述垫部分的接触插塞，所述电极的所述垫部分沿着所述第一方向布置，并且所述第二垂直结构的每个在所述第二方向上具有第一宽度，所述第一宽度大于所述接触插塞中的对应一个的直径。
6.根据权利要求1所述的器件，还包括在所述连接区域上的模制图案，所述模制图案分别在与所述电极的水平相同的水平处，并且所述模制图案被所述第二垂直结构的所述第一部分和所述第二部分围绕。
7.根据权利要求1所述的器件，其中所述第二垂直结构的顶表面在与所述第一垂直结构的顶表面的水平不同的水平处。
8.根据权利要求1所述的器件，其中所述第二垂直结构的每个包括具有侧壁和底表面的电介质柱，所述侧壁与所述电极接触，并且所述底表面与所述衬底接触。
9.根据权利要求1所述的器件，还包括分别联接到所述电极的所述垫部分的单元接触插塞，所述单元接触插塞与所述第二垂直结构的部分接触。
10.根据权利要求1所述的器件，还包括分别联接到所述电极的所述垫部分的单元接触插塞，所述电极的所述垫部分沿着所述第一方向布置，并且在所述第一方向上彼此相邻的所述第二垂直结构之间的距离小于所述单元接触插塞的每个的直径。
11.根据权利要求1所述的器件，其中所述第一垂直结构的每个包括：
穿透所述电极结构的下部的下垂直结构；以及
穿透所述电极结构的上部的上垂直结构。
12.根据权利要求1所述的器件，其中所述第一垂直结构的每个包括：
垂直半导体图案；以及
在所述垂直半导体图案与所述电极之间的数据存储图案。
13.根据权利要求12所述的器件，还包括在所述电极结构与所述衬底之间的源极导电图案，所述源极导电图案与所述第一垂直结构的所述垂直半导体图案的每个的至少一部分接触。
14.一种三维半导体存储器件，包括：
衬底，包括单元阵列区域和连接区域；
电极结构，包括垂直地堆叠在所述衬底上的电极，所述电极分别包括在所述连接区域上的垫部分，并且所述电极的所述垫部分以阶梯结构堆叠；
第一垂直结构，穿透所述单元阵列区域上的所述电极结构；以及
第二垂直结构，穿透所述连接区域上的所述电极结构，所述第二垂直结构的每个包括：
在第一方向上彼此间隔开的第一部分；以及
将所述第一部分彼此连接的至少一个第二部分，所述至少一个第二部分分别穿透所述垫部分的侧壁。
15.根据权利要求14所述的器件，其中
所述第一垂直结构的每个包括垂直半导体图案以及在所述垂直半导体图案与所述电极之间的数据存储图案，以及
所述第二垂直结构的每个包括具有侧壁和底表面的电介质柱，所述侧壁与所述电极接触，并且所述底表面与所述衬底接触。
16.根据权利要求14所述的器件，还包括：
在所述衬底下方的外围电路结构，所述外围电路结构包括集成在半导体层上的外围电路；以及
连接结构，穿透所述连接区域上的所述电极结构的一部分，所述连接结构将所述电极结构连接到所述外围电路结构，并且所述连接结构包括：
穿透所述连接区域上的所述电极结构的贯通电介质图案；以及
在所述贯通电介质图案中并连接到所述外围电路结构的贯通插塞。
17.根据权利要求16所述的器件，其中所述第二垂直结构的顶表面在与所述贯通插塞的顶表面的水平相同的水平处。
18.一种三维半导体存储器件，包括：
外围电路结构，包括集成在半导体衬底上的外围电路；
在所述外围电路结构上的水平层，所述水平层包括单元阵列区域和连接区域；
电极结构，包括垂直地堆叠在所述水平层上的电极，所述电极分别包括在所述连接区域上的垫部分，并且所述电极的所述垫部分以阶梯结构堆叠；
第一垂直结构，穿透所述单元阵列区域上的所述电极结构；
第二垂直结构，穿透所述连接区域上的所述电极结构；
单元接触插塞，分别联接到所述电极的所述垫部分；以及
连接结构，将所述电极结构连接到所述外围电路结构，所述连接结构包括穿透所述连接区域上的所述电极结构的贯通电介质图案和在所述贯通电介质图案中的贯通插塞，所述贯通插塞连接到所述外围电路结构，
其中所述第二垂直结构的每个包括：
在所述单元接触插塞中的相邻的单元接触插塞之间的第一部分，所述第一部分和所述单元接触插塞中的所述相邻的单元接触插塞在第一方向上彼此间隔开；以及
将所述第一部分彼此连接的至少一个第二部分。
19.根据权利要求18所述的器件，其中所述第二垂直结构具有在与所述贯通插塞的顶表面的水平相同的水平处的顶表面。
20.根据权利要求18所述的器件，其中所述第一垂直结构的每个包括：
穿透所述电极结构的下部的下垂直结构；以及
穿透所述电极结构的上部的上垂直结构。
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