CN113809047B - 半导体结构及其制备方法 - Google Patents

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Abstract

本发明实施例提供一种半导体结构及其制备方法，半导体结构包括：衬底；位于所述衬底上的第一掩膜层，所述第一掩膜层具有多个分立的第一掩膜图案；位于所述第一掩膜层上的第二掩膜层，所述第二掩膜层具有第二掩膜图案，且所述第二掩膜图案的至少部分侧壁位于所述第一掩膜图案的顶部。本发明有利于提高光刻工艺的对准精度。

Description

半导体结构及其制备方法
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构及其制备方法。
背景技术
随着集成电路制造工艺的发展，光刻工艺的特征尺寸越来越小，为保证光刻工艺的质量，在进行光刻之前，光刻机的对准系统需要进行光掩膜版和晶圆之间的对准。通常来说，光刻对准系统通过测量晶圆上的多个对准标记，对对准标记进行定位，计算出曝光时的准确位置，以实现极小的套刻误差(Overlay)。
对准标记的质量影响着光刻工艺的对准精度，现有技术中的对准标记存在质量不佳的问题。
发明内容
本发明实施例的目的在于提供一种半导体结构及其制备方法，提高光刻工艺的对准精度。
为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底；位于所述衬底上的第一掩膜层，所述第一掩膜层具有多个分立的第一掩膜图案；位于所述第一掩膜层上的第二掩膜层，所述第二掩膜层具有第二掩膜图案，所述第二掩膜图案的至少部分侧壁位于所述第一掩膜图案的顶部。
另外，所述第一掩膜图案特征尺寸相同，多个所述第一掩膜图案等间距排列在所述衬底上的至少两个区域；且多个所述区域中的所述第一掩膜图案的排列方向相同。
另外，所述第二掩膜图案完全覆盖单个所述区域中的至少一个所述第一掩膜图案的顶部。
另外，所述第二掩膜图案完全覆盖单个所述区域中的2至5个所述第一掩膜图案的顶部。
另外，所述第二掩膜图案的侧壁包括长边侧壁和短边侧壁，所述长边侧壁完全位于所述第一掩膜图案的顶部，所述短边侧壁横跨至少一个所述第一掩膜图案。
另外，所述第一掩膜层还具有第三掩膜图案，所述第三掩膜图案的特征尺寸大于或等于所述第一掩膜图案的特征尺寸的一半。
另外，所述第三掩膜图案的特征尺寸小于所述第一掩膜图案的特征尺寸，所述第一掩膜图案的特征尺寸大于所述第一掩膜图案之间的间距。
另外，多个等间距排列的所述第三掩膜图案位于所述第一掩膜层中，所述第三掩膜图案之间的间距与所述第一掩膜图案之间的间距相同。
相应地，本发明实施例还提供一种半导体结构的制备方法，包括：提供衬底；在所述衬底上形成具有若干分立的第一掩膜图案的第一掩膜层；在所述第一掩膜层上形成具有第二掩膜图案的第二掩膜层，且所述第二掩膜图案的至少部分侧壁位于所述第一掩膜图案的顶部。
另外，所述在所述衬底上形成具有若干分立的第一掩膜图案的第一掩膜层，包括：在所述衬底上的多个区域内形成特征尺寸相同的等间距排列的多个所述第一掩膜图案，且多个所述区域中的所述第一掩膜图案的排列方向相同。
另外，所述第二掩膜图案完全覆盖单个所述区域内的至少一个所述第一掩膜图案的顶部。
另外，所述第二掩膜图案的侧壁包括长边侧壁和短边侧壁，所述长边侧壁完全位于所述第一掩膜图案的顶部，所述短边侧壁横跨至少一个所述第一掩膜图案。
另外，半导体结构的制备方法还包括：在所述第一掩膜层中形成第三掩膜图案，所述第三掩膜图案的特征尺寸大于或等于所述第一掩膜图案的特征尺寸的一半。
另外，所述第三掩膜图案的特征尺寸小于所述第一掩膜图案的特征尺寸，所述第一掩膜图案的特征尺寸大于所述第一掩膜图案之间的间距。
另外，在所述第一掩膜层中形成多个等间距排列的所述第三掩膜图案，所述第三掩膜图案之间的间距与所述第一掩膜图案之间的间距相同。
另外，利用所述第一掩膜图案、所述第二掩膜图案和所述第三掩膜图案对所述衬底进行刻蚀，在所述衬底中分别形成对准标记和器件图形。
另外，所述在所述第一掩膜层中形成第三掩膜图案，包括：在所述衬底的第一区域、第二区域和第三区域上形成具有多个限定图案的限定层，且所述第一区域和所述第二区域中限定图案之间的间距小于所述第三区域中限定图案之间的间距；在所述限定图案上形成侧壁层；去除所述第一区域和所述第二区域中所述限定图案顶部的所述侧壁层；去除所述第三区域中所述限定图案顶部以及所述限定图案之间的空隙底部的所述侧壁层，保留所述第三区域中所述限定图案侧壁的所述侧壁层；去除所述限定图案；所述第一区域和第二区域保留的所述侧壁层形成所述第一掩膜图案，所述第三区域保留的所述侧壁层形成所述第三掩膜图案。
另外，所述第一区域和所述第二区域中所述限定图案之间的开口的特征尺寸为所述第三区域上所述限定图案之间的开口的特征尺寸的2/3。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
由于第二掩膜图案的至少部分侧壁位于第一掩膜图案的顶部，因此在被第二掩膜图案覆盖的第一掩膜图案中，至少有一个第一掩膜图案的一侧壁未被覆盖，该第一掩膜图案和相邻的未被覆盖的第一掩膜图案之间的开口的特征尺寸与未被覆盖的相邻两个第一掩膜图案之间的开口的特征尺寸相同，如此，在对对准标记进行测量定位时，能够保证以任意第一掩膜图案的侧壁所在位置为基准的定位都是准确的，保证对准标记的对准精度。
另外，由于第一掩膜图案的特征尺寸大于第一掩膜图案之间的间距，使得第二掩膜图案落在第一掩膜图案顶部的工艺窗口增大，进一步保证了后续形成的对准标记的质量，提高了对准精度。
另外，第三掩膜图案之间的间距与第一掩膜图案之间的间距相同，使得可以根据间距的大小同时对形成第一掩膜图案和第三掩膜图案的光刻工艺条件进行优化，简化了工艺的复杂程度。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为本发明一实施例提供的一种半导体结构的剖面结构示意图；
图2为本发明另一实施例提供的一种半导体结构的剖面结构示意图；
图3为图1所示半导体结构的局部俯视图；
图4至图7为本发明一实施例提供的一种半导体结构的制备方法各步骤对应的剖面结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
参考图1，半导体结构包括：衬底100；位于衬底100上的第一掩膜层(未标示)，第一掩膜层具有多个分立的第一掩膜图案101；位于第一掩膜层上的第二掩膜层(未标示)，第二掩膜层具有第二掩膜图案102，第二掩膜图案102的至少部分侧壁位于第一掩膜图案101的顶部。
以下将结合附图对本实施例提供的半导体结构进行详细说明。
衬底100的材料包括硅、绝缘体上硅(Silicon-on-insulator，SOI)、锗、锗硅或砷化镓等；衬底100也可以已形成有半导体器件或互连线。
本实施例中，在衬底100上的第一区域A1和第二区域A2都设置有多个分立的等间距排列的第一掩膜图案101，第一区域A1中的第一掩膜图案101的第一特征尺寸D1与第二区域A2中的第一掩膜图案101的第二特征尺寸D2相同，且第一区域A1和第二区域A2中的第一掩膜图案101的排列方向相同。其中，第一掩膜图案101的特征尺寸指的是第一掩膜图案101在排列方向上的宽度；此外，第一掩膜图案101之间具有间距，间距为第一掩膜图案101之间开口的特征尺寸，开口的特征尺寸指的是开口在第一掩膜图案101排列方向上的宽度。
本实施例中，第二掩膜图案102同时覆盖第一区域A1和第二区域A2边缘位置的第一掩膜图案101。具体地，在第一掩膜图案101的制作过程中，例如，预先在第一掩膜层上形成光刻胶图案，利用光刻胶图案刻蚀第一掩膜层以形成第一掩膜图案101，由于光刻工艺的衍射效应会导致靠近第一区域A1和第二区域A2边缘位置的第一掩膜图案101的图形质量较差，如小于设计尺寸，线边粗糙度较差等边缘效应，严重影响后续形成的对准标记的图形质量，进而影响对准精度。利用第二掩膜图案102覆盖第一区域A1和第二区域A2边缘位置的第一掩膜图案101，使得在后续形成的对准标记不会包括第一区域A1和第二区域A2边缘位置的第一掩膜图案101，提高对准标记的质量。
在其他实施例中，第二掩膜层包括至少两个第二掩膜图案，两个第二掩膜图案分别覆盖第一区域和第二区域左右两边边缘位置的第一掩膜图案；或者，参考图2，第二掩膜图案202仅覆盖第一区域A1另一边缘位置的第一掩膜图案201。
本实施例中，第二掩膜图案102完全覆盖单个区域中的至少一个第一掩膜图形101的顶部；在其他实施例中，第二掩膜图案完全覆盖单个区域中的2至5个第一掩膜图案的顶部。
第二掩膜图案102完全覆盖的第一掩膜图案101的个数与边缘效应的强度有关，通过调整第二掩膜图案102覆盖的第一掩膜图案101的个数，保证对准定位系统采集得到的位置信息不受边缘效应的影响，进而保证对准标记的对准精度。
本实施例中，第二掩膜图案102的侧壁完全位于第一掩膜图案101的顶部；在其他实施例中，第二掩膜图案的至少部分侧壁位于第一掩膜图案的顶部。
由于第二掩膜图案102的侧壁位于第一掩膜图案101的顶部，因此在被第二掩膜图案102覆盖的第一掩膜图案101中，至少有一个第一掩膜图案101的一侧壁未被第二掩膜图案102覆盖，该第一掩膜图案101和相邻的未被覆盖的第一掩膜图案101之间的开口的特征尺寸与未被覆盖的相邻两个第一掩膜图案101之间的开口的特征尺寸相同。如此，在对对准标记进行测量定位时，能够保证以任意第一掩膜图案的侧壁所在位置为基准的定位都是准确的，保证对准标记的对准精度。
本实施例中，参考图3，第二掩膜图案102的侧壁包括长边侧壁102a和短边侧壁102b，长边侧壁102a完全位于第一掩膜图案101的顶部，短边侧壁102b横跨多个第一掩膜图案101。
具体地，对准标记通常为等间距排列的多个长条形图案，本文为了图示清楚，图3中第一掩膜图案101在其延伸方向上的长度等于第二掩膜图案102的长边侧壁102b在同一方向上的长度。而在实际应用中，第一掩膜图案101在其延伸方向上的长度与第二掩膜图案102的长边侧壁102b在同一方向上的长度之间没有确定的大小关系，即可以大于、小于或等于。
本实施例中，第一掩膜层还具有第三掩膜图案103，第三掩膜图案103具有第三特征尺寸D3，第三掩膜图案103的第三特征尺寸D3大于或等于第一掩膜图案101的第一特征尺寸D1的一半。其中，第一掩膜图案101常作为对准标记掩膜使用，第三掩膜图案103常作为器件图形掩膜使用，实际使用用途不受限定。
本实施例中，第三掩膜图案103的第三特征尺寸D3小于第一掩膜图案101的第一特征尺寸D1，第一掩膜图案101的第一特征尺寸D1大于第一掩膜图案101之间的间距。
本实施例中，多个等间距排列的第三掩膜图案103位于第一掩膜层中，第三掩膜图案103之间的间距与第一掩膜图案101之间的间距相同。
本实施例中，第二掩膜图案的至少部分侧壁位于第一掩膜图案的顶部，因此在被第二掩膜图案覆盖的第一掩膜图案中，至少有一个第一掩膜图案的一侧壁未被覆盖，该第一掩膜图案和相邻的未被覆盖的第一掩膜图案之间的开口的特征尺寸与未被覆盖的相邻两个第一掩膜图案之间的开口的特征尺寸相同，如此，在对对准标记进行测量定位时，能够保证以任意第一掩膜图案的侧壁所在位置为基准的定位都是准确的，保证对准标记的对准精度。
相应地，本发明实施例还提供一种半导体结构的制备方法，用于制备上述半导体结构。
图4至图6为本发明一实施例提供的一种半导体结构的制备方法各步骤对应的剖面结构示意图。
提供衬底之后，在衬底上形成具有若干分立的第一掩膜图案的第一掩膜层。
其中，具体的细分步骤如下：
参考图4：提供衬底100和位于衬底100上的限定层，具体的，限定层的材料可以为氧化硅，氮化硅，无定形碳等半导体常用介质材料。
限定层具有多个限定图案110，限定图案110用于限定后续需要形成的第一掩膜图案和第三掩膜图案的特征尺寸。
本实施例中，衬底100包括第一区域A1、第二区域A2和第三区域A3，例如，第一区域A1和第二区域A2位于芯片的切割道上，第三区域A3位于芯片的器件区域。第一区域A1、第二区域A2和第三区域A3中的限定图案110的特征尺寸相同，使得可以根据特征尺寸同时进行第一区域A1、第二区域A2和第三区域A3光刻工艺条件的优化，从而简化光刻工艺的复杂程度。
本实施例中，为保证后续形成满足要求的掩膜图案，第一区域A1和第二区域A2中相邻限定图案110之间的开口的第四特征尺寸D4和第五特征尺寸D5均小于第三区域A3中相邻限定图案110之间的开口的第六特征尺寸D6，具体地，第一区域A1和第二区域A2中相邻限定图案110之间的开口的第四特征尺寸D4和第五特征尺寸D5相同，且为第三区域A3中相邻限定图案110之间的开口的第六特征尺寸D6的2/3。如此设置，可以使得后续形成的侧壁层刚好填充满第一区域A1和第二区域A1中相邻限定图案110之间的开口，同时缩小第三区域A3中的图形间距，达到简化制作工艺的效果；同时增大后续形成的第二掩膜图案落在第一掩膜图案上的工艺窗口。
参考图5：形成侧壁层120。
本实施例中，第三区域A3中的相邻限定图案110之间的开口的第六特征尺寸D6大于第一区域A1中的相邻限定图案110之间的开口的第四特征尺寸D4和第二区域A2中的相邻限定图案110之间的开口的第五特征尺寸D5。如此，能够使得侧壁层120形成在第三区域A3中限定图案110侧壁上的同时填充满第一区域A1和第二区域A2中相邻限定图案110之间的开口，简化制作工艺流程。
具体地，可采用原子层沉积工艺形成侧壁层120，侧壁层的材料可以为氧化硅，氮化硅等半导体常用介质材料。需要注意的是，侧壁层的材料与限定层的材料不同，具有刻蚀选择比。
参考图6：去除第一区域A1和第二区域A2中限定图案110顶部的侧壁层120；同时去除第三区域A3中限定图案110顶部以及限定图案110之间的空隙底部的侧壁层120，保留第三区域A3中限定图案110侧壁的侧壁层120，并去除限定图案110。
本实施例中，可采用无掩膜干法刻蚀工艺对图5所示半导体结构进行刻蚀，从而形成位于第一区域A1和第二区域A2的第一掩膜图案101和位于第三区域A3的第三掩膜图案103。
其中，第一区域A1和第二区域A2中的第一掩膜图案101的特征尺寸相同，且都按照相同的排列方向等间距排列；此外，第一掩膜图案101的第一特征尺寸D1大于第三掩膜图案103的第三特征尺寸D3，且第三掩膜图案103的第三特征尺寸D3大于或等于第一掩膜图案101的第一特征尺寸D1的一半。如此设置，可以使得侧壁层120形成在第三区域A3中限定图案110侧壁上的同时能够填充满第一区域A1中相邻限定图案110之间的开口，达到简化制作工艺的效果；同时增大后续形成的第二掩膜图案落在第一掩膜图案101上的工艺窗口。
参考图1：形成第二掩膜图案102。
本实施例中，第二掩膜图案102覆盖部分第一掩膜层101上，且第二掩膜图案102的至少部分侧壁位于第一掩膜图案101的顶部。
本实施例中，第二掩膜图案102完全覆盖单个区域内的一个第一掩膜团101的顶部；在其他实施例中，第二掩膜图案完全覆盖单个区域内的多个第一掩膜团的顶部，或者，第二掩膜图案完全覆盖多个区域内的多个第一掩膜团案的顶部。具体的，在第一掩膜图案101的制作过程中，例如，预先在第一掩膜层上形成光刻胶图案，利用光刻胶图案刻蚀第一掩膜层以形成第一掩膜图案101，由于光刻工艺的衍射效应会导致靠近第一区域A1和第二区域A2边缘位置的第一掩膜图案101的图形质量较差，如小于设计尺寸，线边粗糙度较差等边缘效应，严重影响后续形成的对准标记的图形质量，进而影响对准精度。利用第二掩膜图案102覆盖第一区域A1和第二区域A2边缘位置的第一掩膜图案101，使得在后续形成的对准标记不会包括第一区域A1和第二区域A2边缘位置的第一掩膜图案101，提高对准标记的质量。
本实施例中，第二掩膜图案102的侧壁包括长边侧壁和的短边侧壁，长边侧壁完全位于第一掩膜图案101的顶部，短边侧壁横跨单个区域中的至少一个第一掩膜图案101。长边侧壁完全位于第一掩膜图案101的顶部，保证第一掩膜图案未被第二掩膜图案102覆盖的侧壁能够全部完整的被转移到衬底100中以形成对准标记，保证了对准标记的质量。
本实施例中，第三掩膜图案103的第三特征尺寸D3小于第一掩膜图案101的第一特征尺寸D1，第一掩膜图案101的第一特征尺寸D1大于第一掩膜图案101之间的间距。
本实施例中，在第一掩膜层中形成多个等间距排列的第三掩膜图案103，第三掩膜图案103之间的间距与第一掩膜图案101之间的间距相同。
本实施例中，如图7所示，利用第一掩膜图案101、第二掩膜图案102和第三掩膜图案103对衬底100进行刻蚀，在衬底100中分别形成对准标记201和器件图形203。
本实施例中，第二掩膜图案的至少部分侧壁位于第一掩膜图案的顶部，因此在被第二掩膜图案覆盖的第一掩膜图案中，至少有一个第一掩膜图案的一侧壁未被覆盖，该第一掩膜图案和相邻的未被覆盖的第一掩膜图案之间的开口的特征尺寸与未被覆盖的相邻两个第一掩膜图案之间的开口的特征尺寸相同，如此，在对对准标记进行测量定位时，能够保证以任意第一掩膜图案的侧壁所在位置为基准的定位都是准确的，保证对准标记的对准精度。
本实施例中，第一掩膜图案的特征尺寸大于第一掩膜图案之间的间距，使得第二掩膜图案落在第一掩膜图案顶部的工艺窗口增大，进一步保证了后续形成的对准标记的质量，提高了对准精度。同时，第三掩膜图案之间的间距与第一掩膜图案之间的间距相同，使得可以根据间距的大小同时进行第一区域、第二区域和第三区域光刻工艺条件的优化，简化光刻工艺的复杂程度。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (14)

1.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底上的第一掩膜层，所述第一掩膜层具有多个分立的第一掩膜图案，所述第一掩膜图案特征尺寸相同，多个所述第一掩膜图案等间距排列在所述衬底上的至少两个区域；且多个所述区域中的所述第一掩膜图案的排列方向相同；
位于所述第一掩膜层上的第二掩膜层，所述第二掩膜层具有第二掩膜图案，所述第二掩膜图案的至少部分侧壁位于所述第一掩膜图案的顶部，所述第二掩膜图案完全覆盖单个所述区域中的至少一个所述第一掩膜图案的顶部。
2.根据权利要求1所述的半导体结构，其特征在于，所述第二掩膜图案完全覆盖单个所述区域中的2至5个所述第一掩膜图案的顶部。
3.根据权利要求1所述的半导体结构，其特征在于，所述第二掩膜图案的侧壁包括长边侧壁和短边侧壁，所述长边侧壁完全位于所述第一掩膜图案的顶部，所述短边侧壁横跨至少一个所述第一掩膜图案。
4.根据权利要求1至3中任一项所述的半导体结构，其特征在于，所述第一掩膜层还具有第三掩膜图案，所述第三掩膜图案的特征尺寸大于或等于所述第一掩膜图案的特征尺寸的一半。
5.根据权利要求4所述的半导体结构，其特征在于，所述第三掩膜图案的特征尺寸小于所述第一掩膜图案的特征尺寸，所述第一掩膜图案的特征尺寸大于所述第一掩膜图案之间的间距。
6.根据权利要求5所述的半导体结构，其特征在于，多个等间距排列的所述第三掩膜图案位于所述第一掩膜层中，所述第三掩膜图案之间的间距与所述第一掩膜图案之间的间距相同。
7.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
在所述衬底上形成具有若干分立的第一掩膜图案的第一掩膜层；
在所述第一掩膜层上形成具有第二掩膜图案的第二掩膜层，且所述第二掩膜图案的至少部分侧壁位于所述第一掩膜图案的顶部；
其中，所述在所述衬底上形成具有若干分立的第一掩膜图案的第一掩膜层，包括：在所述衬底上的多个区域内形成特征尺寸相同的等间距排列的多个所述第一掩膜图案，且多个所述区域中的所述第一掩膜图案的排列方向相同；
所述第二掩膜图案完全覆盖单个所述区域内的至少一个所述第一掩膜图案的顶部。
8.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述第二掩膜图案的侧壁包括长边侧壁和短边侧壁，所述长边侧壁完全位于所述第一掩膜图案的顶部，所述短边侧壁横跨至少一个所述第一掩膜图案。
9.根据权利要求7至8中任一项所述的半导体结构的制备方法，其特征在于，还包括：在所述第一掩膜层中形成第三掩膜图案，所述第三掩膜图案的特征尺寸大于或等于所述第一掩膜图案的特征尺寸的一半。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述第三掩膜图案的特征尺寸小于所述第一掩膜图案的特征尺寸，所述第一掩膜图案的特征尺寸大于所述第一掩膜图案之间的间距。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，在所述第一掩膜层中形成多个等间距排列的所述第三掩膜图案，所述第三掩膜图案之间的间距与所述第一掩膜图案之间的间距相同。
12.根据权利要求11所述的半导体结构的制备方法，其特征在于，利用所述第一掩膜图案、所述第二掩膜图案和所述第三掩膜图案对所述衬底进行刻蚀， 在所述衬底中分别形成对准标记和器件图形。
13.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述在所述第一掩膜层中形成第三掩膜图案，包括：
在所述衬底的第一区域、第二区域和第三区域上形成具有多个限定图案的限定层，且所述第一区域和所述第二区域中限定图案之间的间距小于所述第三区域中限定图案之间的间距；
在所述限定图案上形成侧壁层；
去除所述第一区域和所述第二区域中所述限定图案顶部的所述侧壁层；
去除所述第三区域中所述限定图案顶部以及所述限定图案之间的空隙底部的所述侧壁层，保留所述第三区域中所述限定图案侧壁的所述侧壁层；
去除所述限定图案；
所述第一区域和第二区域保留的所述侧壁层形成所述第一掩膜图案，所述第三区域保留的所述侧壁层形成所述第三掩膜图案。
14.根据权利要求13所述的半导体结构的制备方法，其特征在于，所述第一区域和所述第二区域中所述限定图案之间的开口的特征尺寸为所述第三区域上所述限定图案之间的开口的特征尺寸的2/3。
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