CN113792512A - 一种复合型分立半导体晶体管 - Google Patents
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Abstract
本发明公开了一种复合型分立半导体晶体管，包括两个金属‑氧化物半导体场效应晶体管级联的共源共栅结构、级间电感以及偏置电路；所述共源共栅结构中的两个晶体管分别为晶体管M1以及晶体管M2，所述晶体管M1的栅极和源极分别形成复合晶体管的栅极和源极；所述晶体管M1的漏极和晶体管M2的源级通过级间电感L连接在一起；所述晶体管M2的栅极通过电阻R与晶体管M2的漏极耦合在一起，并且共同形成复合晶体管的漏极；所述电阻R与电容C组成晶体管M2的栅极偏置电路。本发明的有益效果如下：(1)带宽较宽；(2)低成本；(3)有较好的小信号增益与噪声系数。
Description
技术领域
本发明涉及分立半导体器件领域，具体涉及一种复合型分立半导体晶体管。
背景技术
分立半导体器件是指具有单独功能且功能不能拆分的电子器件，依据芯片结构和功能的不同可以分为半导体二极管、三极管、桥式整流器、光电器件等，其中三极管一般包括双极型晶体管、场效应晶体管和绝缘栅双极型晶体管。分立半导体器件主要由芯片、引线、封装外壳几部分组成，其中芯片决定器件功能，引线实现芯片与外部电路的连接以及热量的导出，封装外壳则为芯片及内部结构提供保护，保证其功能的稳定实现，并与散热等核心性能高度相关。
随着半导体产业的逐步发展，业界不断采用新技术，改进材料、结构设计、制造工艺和封装等，提高分立器件的性能。以射频低噪声分立晶体管为例，目前国内外多采用III-V族化合物工艺如砷化镓(GaAs)、磷化铟(InP)等来实现。使用此类工艺虽然带来了高增益、低噪声等更优性能，但是昂贵的价格制约了其进一步的广泛发展。硅基工艺作为低成本工艺的典型代表，具有更加成熟的技术，且更加适合大规模生产。与此同时，CMOS工艺的金属-氧化物半导体场效应晶体管(MOSFET)自身也存在一些不足，比如单管在K波段以上的高频段，小信号增益、噪声系数、输出功率等性能较差。因此，使用低成本工艺实现高性能的分立半导体晶体管具有非常重要的意义。
发明内容
基于上述需求，本发明的目的是提出一种复合型分立半导体晶体管，其采用低成本的CMOS工艺，通过将金属-氧化物半导体场效应晶体管(MOSFET)的不同端子进行耦合连接，形成一种只有栅极(Gate)、源极(Source)和漏极(Drain)三个极的复合晶体管。该晶体管的工作频率覆盖从L波段到K波段及以上，增益、噪声和输出功率等性能与采用III-V族化合物工艺实现的分立晶体管相当，可以满足低噪声放大器在多种应用场景下对核心分立管芯的需求。
为实现本发明的目的，本发明提供的技术方案如下：
一种复合型分立半导体晶体管，包括两个金属-氧化物半导体场效应晶体管级联的共源共栅结构、级间电感以及偏置电路；
所述共源共栅结构中的两个晶体管分别为晶体管M1以及晶体管M2，所述晶体管M1的栅极和源极分别形成复合晶体管的栅极和源极；所述晶体管M1的漏极和晶体管M2的源级通过级间电感L连接在一起；所述晶体管M2的栅极通过电阻R与晶体管M2的漏极耦合在一起，并且共同形成复合晶体管的漏极；所述电阻R与电容C组成晶体管M2的栅极偏置电路。
其中：所述复合型分立半导体晶体管的加工工艺包括如下步骤：
步骤一：选取合适的晶体管尺寸及偏置状态；
步骤二：选取合适的级间电感；
步骤三：设计偏置电路，选取一个大电阻用来连接共栅晶体管的栅极和漏极，用于为共栅晶体管供电，且栅极偏置与漏极电压一致；
步骤四：版图布局与电磁仿真，根据搭建的原理图进行版图的布局，并进行联合仿真优化，最终得到最优的电路结构设计；
步骤五：选取合适的封装形式。
其中，在步骤一中：对于金属-氧化物半导体场效应晶体管，其尺寸包括栅宽和栅长；栅长取为最小，也就是工艺特征尺寸；栅宽由叉指数和单个叉指宽度确定，选择较小的宽度作为单个叉指宽度。
其中，在步骤五中，根据应用频率与应用场景的需求，选择封装外壳并且通过键合或者倒扣的形式将管芯与封装进行连接，最终得到复合分立晶体管。
与现有技术相比，本发明的有益效果为，
(1)带宽较宽，可以实现覆盖从L波段到K波段及以上的工作带宽，为高频低噪声放大器的设计提供了有力基础；
(2)低成本，基于流片成本较低的硅基工艺，实现与流片成本昂贵的III-V族化合物工艺相当的性能；
(3)有较好的小信号增益与噪声系数，Gmax和S21的仿真曲线图如图4所示,NFmin的仿真曲线图如图5所示。
附图说明
图1是本发明一种复合型分立半导体晶体管结构示意图；
图2是晶体管M1和晶体管M2级间寄生电容原理示意图；
图3是晶体管M1和晶体管M2级间电感L原理示意图；
图4是本发明一种复合型分立半导体晶体管增益仿真示意图；
图5是本发明一种复合型分立半导体晶体管最小噪声系数仿真示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
以下结合附图和具体实施例对本发明作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、部件或者模块、组件和/或它们的组合。
图1所示，本发明实施例公开了一种复合型分立半导体晶体管，包括两个金属-氧化物半导体场效应晶体管(MOSFET)级联的共源共栅(Cascode)结构、级间电感以及偏置电路，所述共源共栅结构中的两个晶体管分别为晶体管M1以及晶体管M2，所述晶体管M1的栅极和源极分别形成复合晶体管的栅极和源极；所述晶体管M1的漏极和晶体管M2的源级通过级间电感L连接在一起；所述晶体管M2的栅极通过电阻R与晶体管M2的漏极耦合在一起，并且共同形成复合晶体管的漏极；所述电阻R与电容C组成晶体管M2的栅极偏置电路。
与宽带放大单元电路相似，限制复合晶体管带宽的主要因素是晶体管的栅极到源级、栅极到漏极、漏极到源级的寄生电容。高频端带宽的拓展主要限制于晶体管的栅极到漏极的寄生电容，即密勒电容，具体表现为一方面输入信号不经过放大直接通过密勒电容前馈到输出端，另一方面输出端口的信号也会通过密勒电容反馈到输入端，这两种情况都会导致增益下降。本发明采用晶体管M1和晶体管M2级联构成共源共栅结构，通过此结构减小密勒电容对高频增益的影响，从而实现高频带宽的拓展，同时提高输出电压摆幅。
下面分析晶体管M1的漏极和晶体管M2的源极级间寄生电容对电路噪声系数的影响。如图2所示，级间的所有寄生电容归纳为CX，其一方面通过减小此处阻抗来降低电路增益，另一方面晶体管M2的噪声会通过CX耦合到晶体管M1，进而恶化整体的噪声系数。此处由CX引入的噪声系数表达式为：
式中Rs为源阻抗，γ2是一个与电路偏置相关的因子，gd02是零偏置情况下晶体管M2的漏极导纳，ω0为输入谐振频率，ωT是晶体管M2的特征频率，gm2是晶体管M2的跨导。由式(1)可知，该噪声系数会随着频率增长而迅速增加。
为抵消由CX引入的噪声，本发明在晶体管M1的漏极和晶体管M2的源极中间引入级间电感L，如图3所示，从晶体管M2看向晶体管M1的阻抗ZX的表达式为：
其中，
CX＝CP1+CP2 (3)
当式(2)中的分母为0时，ZX将取得最大值，即
CP1+CP2-ω2LCP1CP2＝0 (4)
此时，级间电感L的表达式为：
则晶体管M2处噪声电压源与输出电压的比例关系为：
式中Vn2为噪声电压，Vout为输出电压，ZLoad为负载阻抗。根据公式(5)来设置级间电感L的值，则阻抗ZX将非常大。由式(6)可知，此时晶体管M2处的噪声的影响将小到可以忽略。因此，级间电感L可以通过与CX谐振来阻塞输出级的能量经过这条耦合路径泄露到电路前级，既改善了电路的整体噪声系数，又能提高电路隔离度，从而进一步提升电路稳定性。
综合宽带放大单元电路和分立半导体器件的主要思路，本实施例中所提出的复合型分立半导体晶体管结构，如图1所示，采用可拓展带宽的共源共栅技术，实现覆盖从L波段到K波段及以上的工作带宽；采用级间电感技术，进一步优化噪声系数与稳定性；最终基于CMOS工艺通过将金属-氧化物半导体场效应晶体管的不同端子进行耦合连接，形成一种只有栅极、源极和漏极三个极的复合晶体管，性能可以与采用III-V族化合物工艺实现的分立晶体管相比拟。
本发明实施例提供的复合型分立半导体晶体管的加工工艺包括如下步骤：
步骤一：选取合适的晶体管尺寸及偏置状态。对于金属-氧化物半导体场效应晶体管，其尺寸包括栅宽和栅长，不同尺寸的晶体管性能迥异。栅长对场效应器件的载流子运输行为有很大影响，栅长越小，其电流的载荷能力越大，且功耗越低。因此，在毫米波设计中，晶体管栅长一般会取为最小，也就是工艺特征尺寸。与此同时，为了减小CMOS晶体管的栅极寄生电阻引入的热噪声，可以采用多指晶体管技术。栅极宽度由叉指数和单个叉指宽度确定，一般选择较小的宽度作为单个叉指宽度。在确定叉指数的时候，需要在最小噪声系数NFmin和最大功率增益Gmax之间做权衡。
在特定频率下，存在最优电流密度使晶体管达到最小噪声系数NFmin或最大功率增益Gmax。而电流密度是晶体管漏极电流与尺寸的比值，所以在晶体管尺寸一定的情况下，偏置状态是主要决定因素。因此在设计时，可以观察对比随晶体管尺寸以及偏置状态变化所对应NFmin和Gmax的性能变化，从而折中选择合适的晶体管尺寸和偏置状态。
步骤二：选取合适的级间电感。级间电感可以与级间寄生电容形成谐振来阻塞输出级的能量通过级间耦合路径泄露到电路前级，一般级间电感L的取值需要在噪声系数和增益带宽之间做权衡。
步骤三：设计偏置电路。首先需要一个大电阻用来连接共栅晶体管的栅极和漏极，借此可以为共栅晶体管供电，且栅极偏置与漏极电压一致，从而为复合晶体管省去额外的馈电接口。共栅晶体管的栅极与地之间的电容可以影响输出阻抗。此电容越大，输出阻抗越大，对应的最大增益也越大；但是，输出阻抗越大，实现宽带的输出匹配就越难。所以，优化共栅晶体管的栅极与地之间的电容需要在最大增益和输出阻抗之间权衡，进而实现高频增益带宽的拓展和增益平坦度的提升。
步骤四：版图布局与电磁仿真。根据搭建的原理图进行版图的布局，并通过Cadence与HFSS等电磁仿真软件进行联合仿真优化，最终得到最优的电路结构设计。
步骤五：选取合适的封装形式。根据应用频率与应用场景的需求，选择合适的封装外壳并且通过键合或者倒扣的形式将管芯与封装进行连接，最终得到复合分立晶体管。
需要说明的是，本申请中未详述的技术方案，采用公知技术。
以上所述仅是本发明的优选实施方式，应当指出的是，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (4)
1.一种复合型分立半导体晶体管，其特征在于：包括两个金属-氧化物半导体场效应晶体管级联的共源共栅结构、级间电感以及偏置电路；
所述共源共栅结构中的两个晶体管分别为晶体管M1以及晶体管M2，所述晶体管M1的栅极和源极分别形成复合晶体管的栅极和源极；所述晶体管M1的漏极和晶体管M2的源级通过级间电感L连接在一起；所述晶体管M2的栅极通过电阻R与晶体管M2的漏极耦合在一起，并且共同形成复合晶体管的漏极；所述电阻R与电容C组成晶体管M2的栅极偏置电路。
2.根据权利要求1所述的复合型分立半导体晶体管，其特征在于：所述复合型分立半导体晶体管的加工工艺包括如下步骤：
步骤一：选取合适的晶体管尺寸及偏置状态；
步骤二：选取合适的级间电感；
步骤三：设计偏置电路；选取一个大电阻用来连接共栅晶体管的栅极和漏极，用于为共栅晶体管供电，且栅极偏置与漏极电压一致；
步骤四：版图布局与电磁仿真，根据搭建的原理图进行版图的布局，并进行联合仿真优化，最终得到最优的电路结构设计；
步骤五：选取合适的封装形式。
3.根据权利要求2所述的复合型分立半导体晶体管，其特征在于：在步骤一中：对于金属-氧化物半导体场效应晶体管，其尺寸包括栅宽和栅长；栅长取为最小，也就是工艺特征尺寸；栅宽由叉指数和单个叉指宽度确定，选择较小的宽度作为单个叉指宽度。
4.根据权利要求2所述的复合型分立半导体晶体管，其特征在于：在步骤五中，根据应用频率与应用场景的需求，选择封装外壳并且通过键合或者倒扣的形式将管芯与封装进行连接，最终得到复合分立晶体管。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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