CN111628738B

CN111628738B - 一种v波段cmos功率放大器

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Publication number: CN111628738B
Application number: CN202010429967.7A
Authority: CN
Inventors: 杨自强; 行苗; 杨涛
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2020-05-20
Filing date: 2020-05-20
Publication date: 2023-07-11
Anticipated expiration: 2040-05-20
Also published as: CN111628738A

Abstract

本发明属于毫米波通信技术领域，具体提供一种V波段CMOS功率放大器，用以解决现有技术电路结构复杂、芯片面积大以及放大器匹配电路设计难度大等问题。本发明包括依次连接的输入匹配电路、第一级放大电路、级间匹配电路、第二级放大电路与输出匹配电路，两级放大电路分别采用堆叠晶体管M1(或M3)和M2(或M4)构成；本发明晶体管堆叠的方式结构简单，能够有效降低晶体管的击穿风险，并获得最佳的功放饱和输出功率；同时，晶体管堆叠结构能够大大提高毫米波功率放大电路的稳定性；另外，接地共面波导形式的输入、输出匹配电路，在毫米波频段实现堆叠晶体管的良好输入和输出匹配的同时能够进一步提升毫米波放大器的增益和输出功率。

Description

一种V波段CMOS功率放大器

技术领域

本发明属于毫米波通信技术领域，具体提供一种基于CMOS工艺的V波段功率放大器。

背景技术

随着移动互联网对无线通信速率需求的巨大增长，高速毫米波无线通信成为通信领域的研究热点；与传统低频段通信系统相比，毫米波通信系统具有极宽的工作频带，因而系统的传输速度可以轻易达到Gbps量级。毫米波功率放大器是毫米波通信系统中的核心器件之一，目前，大多使用成本较高的III-V化合物半导体工艺制造。近年来，随着硅CMOS工艺的不断发展和成熟，其特征尺寸不断缩小，NCMOS晶体管截止频率已经超过200GHz，已具备实现毫米波功率放大器的能力。相比III-V族工艺，硅CMOS工艺具有高集成度、低成本的优势，引发了国内外学术界和产业界的研究热潮。

硅CMOS放大器的原理是利用栅极的跨导实现信号的放大，但由于硅基工艺低击穿电压的缺点，限制了单管放大器的输出功率。为了提升放大器输出功率，通常采用多管并联合成的方式，如文献“J.N.Chang and Y.S.Lin,“60GHz CMOS power amplifier with Psatof 11.4dBm and PAE of 15.8％”，electronics letters,2012,48(17):1038-1039”，但这种方案的电路结构复杂、芯片面积大，并且由于并联了多个晶体管，造成功放的最佳负载阻抗大大降低，这势必增加了放大器匹配电路设计的难度。

发明内容

本发明的目的在于针对上述现有技术存在问题，提出一种V波段CMOS功率放大器；该功率放大器结合晶体管堆叠技术和分布参数匹配，具有结构简单、稳定性好、增益和输出功率高等优点。

为实现上述目的，本发明采用的技术方案为：

一种V波段CMOS功率放大器，包括依次连接的输入匹配电路、第一级放大电路、级间匹配电路、第二级放大电路与输出匹配电路；其特征在于：

所述第一级放大电路由共源晶体管M1和共栅晶体管M2构成；所述共源晶体管M1的源极接地，栅极与栅极偏置电路连接、并通过隔直电容C2与输入匹配电路连接，漏极与共栅晶体管M2的源极连接；所述共栅晶体管M2的栅极与栅极偏置电路连接、并通过电容C3接地，漏极与级间匹配电路连接；

所述第二级放大电路由共源晶体管M3和共栅晶体管M4构成；所述共源晶体管M3的源极接地，栅极与栅极偏置电路连接、并通过隔直电容C4与级间匹配电路连接，漏极与共栅晶体管M4的源极连接；所述共栅晶体管M4的栅极与栅极偏置电路连接、并通过电容C6接地，漏极与输出匹配电路连接。

进一步的，所述输入匹配电路由并联短路线L1和串联传输线L2构成；

所述级间匹配电路由串联传输线L3、并联支截线L4以及旁路电容C5构成，同时，漏偏置Vd1从该级间匹配电路的射频短路点馈入；

所述输出匹配电路由串联传输线L5、并联支截线L6以及旁路电容C8构成，同时，漏偏置Vd2从该输出匹配电路的射频短路点馈入。

进一步的，所述栅极偏置电路均由串联电阻实现。

进一步的，所述V波段CMOS功率放大器中，输入匹配电路、级间匹配电路及输出匹配电路全部采用分布参数匹配形式，实现放大电路(堆叠晶体管)的良好输入、级间及输出匹配。

更进一步的，所述分布参数匹配电路具体的电路形式选择接地共面波导，相比传统的微带电路，接地共面波导电路具有更低的传输和辐射损耗特性。

从工作原理上讲：

本发明提供一种V波段CMOS功率放大器，采用共源共栅结构T1和T2作为两级放大电路结构，每个共源共栅结构由堆叠晶体管M1(或M3)和M2(或M4)构成；与低频堆叠放大器不同，在毫米波频段(V波段)，共源共栅结构中晶体管M2(或M4)的栅源电容Cgs的影响已不能忽略，如图1所示；这将极大的改变的堆叠晶体管M1(或M3)和M2(或M4)的电压分布；下面以堆叠晶体管M1和M2为例进行说明：

在考虑晶体管M2的栅源电容Cgs的影响后，晶体管M2的栅极电压摆幅用下式表示：

其中，V_g,2为晶体管M2的栅极电压摆幅，g_m,1和g_m,2分别为晶体管M1和M2的跨导，C_gs和C₃分别为晶体管M2栅源电容和与其栅极相连的接地电容；V_gs,1为晶体管M1的栅极电压摆幅；

从上式可以看出，晶体管M2的栅极电压摆幅主要取决于电容C_gs和C₃的比值，通过调整其比值，能够减小晶体管M2栅极电压摆幅，从而减小晶体管M2的栅源和栅漏电压摆幅，降低晶体管在高电压工作时被击穿的可能性，此目标能够通过调整C_gs和C₃来实现；进一步的，C_gs的调整通过调节晶体管M2的栅宽实现。

进一步的，在考虑晶体管M2的栅源电容Cgs后，晶体管M1的漏极输出电导Y_d1用下式表示：

其中，g_m,2、C_gs、C₃含义与式(1)相同，C_tot为晶体管M1漏极对地的总电容；

为了获得最佳的功放电压摆幅，必须保证功放的电源摆幅被平均分配到M1和M2两个晶体管的漏源电压摆幅上，即要求晶体管M1的漏极输出电导Y_d1为堆叠结构总漏极输出电导Y_d的两倍，此目标能够通过调整g_m,2和C₃来实现；进一步的，g_m,2的调整通过调节晶体管M2的栅宽实现。

本发明提供一种V波段CMOS功率放大器，其有益效果在于：

1)本发明基于硅CMOS工艺，采用晶体管堆叠技术，实现V波段功率放大器的设计，晶体管堆叠的方式结构简单，通过优化共栅晶体管的栅宽和栅极对地电容，在有效降低晶体管击穿风险的同时，获得了最佳的功放电压摆幅，从而使功放的输出功率达到最大；

2)晶体管堆叠结构相比传统的毫米波共源放大结构具有更好的反向隔离度，从而大大提高毫米波功率放大电路的稳定性；

3)通过接地共面波导形式的输入、输出匹配电路，在毫米波频段实现堆叠晶体管的良好输入和输出匹配；同时，由于接地共面波导的低传输和辐射损耗特性，能够进一步提升毫米波放大器的增益和输出功率。

附图说明

图1为本发明中V波段CMOS功率放大器的电路原理图。

图2为本发明实施例中硅CMOS工艺剖面图。

图3为本发明实施例中硅衬底上接地共面波导结构图。

图4为本发明实施例中V波段CMOS放大器仿真结果。

具体实施方式

为了说明本发明的技术方案，下面结合其附图，对实施例进行详细阐述。

本实施例提供一种V波段CMOS功率放大器，其电路原理图如图1所示，采用两级放大电路结构、分别为共源共栅结构T1和T2，具体包括：输入匹配电路、级间匹配电路、输出匹配电路、共源共栅结构T1和T2、栅极偏置电路1～4；其中：

所述输入匹配电路由并联短路线L1和串联传输线L2构成；

所述级间匹配电路由串联传输线L3、并联支截线L4以及旁路电容C5构成，同时，漏偏置Vd1从该级间匹配电路的射频短路点馈入；所述射频短路点即为并联支截线L4与旁路电容C5的连接点；

所述输出匹配电路由串联传输线L5、并联支截线L6以及旁路电容C8构成，同时，漏偏置Vd2从该输出匹配电路的射频短路点馈入；所述射频短路点即为并联支截线L6与旁路电容C8的连接点；

所述共源共栅结构T1由共源晶体管M1和共栅晶体管M2构成；所述晶体管M1的源极接地，栅极与栅极偏置电路1连接、并通过隔直电容C2与输入匹配电路的串联传输线L2连接，漏极与晶体管M2的源极连接；晶体管M2的栅极与栅极偏置电路2连接、并通过电容C3接地，漏极与级间匹配电路的串联传输线L3连接；

所述共源共栅结构T2由共源晶体管M3和共栅晶体管M4构成；晶体管M3的源极接地，栅极与栅极偏置电路3连接、并通过隔直电容C4连接于级间匹配电路的串联传输线L3与并联支截线L4连接点，漏极与晶体管M4的源极连接；晶体管M4的栅极与栅极偏置电路4连接、并通过电容C6接地，漏极与输出匹配电路的串联传输线L5连接；

所述栅极偏置电路1、2、3、4分别由串联电阻R1、R2、R3和R4实现。

更为具体的讲，在本实施例中，上述V波段CMOS毫米波功率放大器在多层结构的硅CMOS工艺上进行设计，如图2所示为该工艺的剖面图，底部为厚度为254um的硅衬底；在硅衬底之上，有M1-M9九层金属层，以及连接它们的通孔Via1-Via8；此外CBM和CTM层为电容的上、下极板层，分别通过通孔via_CBM和via_CTM连接到M8层；

首先需要选择NMOS晶体管器件尺寸，栅宽过小，会导致放大器输出功率不足；栅宽过大，会导致器件的寄生参数变大，这会降低NMOS器件的截止频率、增益和带宽；通过对多个尺寸的晶体管进行负载牵引仿真，最终选择晶体管M3和M4的尺寸为32*2um；晶体管M1和M2尺寸选择为32*1um，这主要是为了提高放大器的整体效率；此外栅极偏置电压Vg1和Vg3为0.8V，栅极偏置电压Vg2和Vg4为2V，漏极电压为2.4V；

输入匹配电路由并联短路线L1和串联传输线L2组成，为了降低传输线的损耗，在本实施例中，L1和L2均采用接地共面波导传输线实现；该接地共面波导传输线在M9层上走信号线和两边的接地平面，该层金属厚度最厚，且远离硅衬底；并且两边的接地平面通过通孔与M1和M2层连接，构成一个更大的地平面；如图3所示；

级间匹配电路由串联传输线L3、并联支截线L4以及旁路电容C5组成，输出匹配电路由串联传输线L5、并联支截线L6以及旁路电容C8组成，L3、L4、L5和L6均采用上述的接地共面波导传输线实现；旁路电容C5和C8为MIM电容，电容容值选择为1pF，在V波段能够实现良好的短路效果，此外电容的上下极板分别在CBM和CTM层实现；

栅极偏置电路1、2、3、4分别由串联电阻R1、R2、R3和R4实现，电阻阻值选择为1.2kΩ；漏极偏置Vd1和Vd2直接从极间匹配电路和输出匹配电路的射频短路点馈入，避免单独设计漏极偏置电路，从简化了电路设计并缩小了芯片面积；

最终将以上设计的各部分单元电路，组合在一起进行整体电磁仿真，以确保在太赫兹频段下电路设计的精度，最后通过有源和无源电路的联合仿真得到整体放大器的仿真结果如图4所示；在中心频率60GHz处，V波段功率放大器饱和输出功率大于13.5dBm，增益大于20dB。

以上所述，仅为本发明的具体实施方式，本说明书中所公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。

Claims

1.一种V波段CMOS功率放大器，包括依次连接的输入匹配电路、第一级放大电路、级间匹配电路、第二级放大电路与输出匹配电路；其特征在于：

所述第一级放大电路由共源晶体管M1和共栅晶体管M2构成；所述共源晶体管M1的源极接地，栅极与栅极偏置电路连接、并通过隔直电容C2与输入匹配电路连接，漏极与共栅晶体管M2的源极连接；所述共栅晶体管M2的栅极与栅极偏置电路连接、并通过电容C3接地，漏极与级间匹配电路连接；所述共源晶体管M1和共栅晶体管M2采用堆叠结构，其中，共栅晶体管M2与电容C3满足：共源晶体管M1的漏极输出电导为堆叠结构总漏极输出电导的两倍；

所述第二级放大电路由共源晶体管M3和共栅晶体管M4构成；所述共源晶体管M3的源极接地，栅极与栅极偏置电路连接、并通过隔直电容C4与级间匹配电路连接，漏极与共栅晶体管M4的源极连接；所述共栅晶体管M4的栅极与栅极偏置电路连接、并通过电容C6接地，漏极与输出匹配电路连接；所述共源晶体管M3和共栅晶体管M4采用堆叠结构，其中，共栅晶体管M4与电容C6满足：共源晶体管M3的漏极输出电导为堆叠结构总漏极输出电导的两倍。

2.按权利要求1所述V波段CMOS功率放大器，其特征在于，所述输入匹配电路由并联短路线L1和串联传输线L2构成；

3.按权利要求1所述V波段CMOS功率放大器，其特征在于，所述栅极偏置电路均由串联电阻实现。

4.按权利要求2所述V波段CMOS功率放大器，其特征在于，所述输入匹配电路、级间匹配电路及输出匹配电路全部采用分布参数匹配形式，实现放大电路(堆叠晶体管)的良好输入、级间及输出匹配。

5.按权利要求4所述V波段CMOS功率放大器，其特征在于，所述分布参数匹配电路的电路形式采用接地共面波导。