CN113782459B - 半导体芯片的边缘裂纹检测装置及其方法 - Google Patents

半导体芯片的边缘裂纹检测装置及其方法 Download PDF

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Abstract

本发明提供一种半导体芯片及用于检测半导体芯片中的边缘裂纹的方法，所述半导体芯片，包括裂纹停止结构、至少一个边缘密封结构及选择器电路。裂纹停止结构位于半导体芯片的外围区中。裂纹停止结构通过第一电压被偏压。边缘密封结构位于裂纹停止结构与半导体芯片的集成电路区之间。边缘密封结构在正常模式下通过第一电压被偏压，且在测试模式下通过与第一电压不同的第二电压被偏压。选择器电路接收第一电压、第二电压以及用于将半导体芯片设置于正常模式或测试模式的控制信号，且根据控制信号选择第一电压及第二电压中的一者并向边缘密封结构输出所选择的一者。

Description

半导体芯片的边缘裂纹检测装置及其方法
技术领域
本发明涉及一种半导体芯片及用于检测半导体芯片中的裂纹的方法。
背景技术
半导体芯片的边缘中的裂纹(以下称为芯片边缘裂纹)可能导致用户最终发现故障。一般来说，芯片边缘裂纹可能是由芯片锯切及封装的过程所导致。近年来，随着对更多堆叠及更薄封装的需求增加，对更薄研磨的需求增加。由于此种趋势，芯片边缘裂纹的发生更加频繁及严重。为提高产品质量，通常利用裂纹检测方法来筛选出较大的芯片边缘裂纹。但是通过常规的裂纹检测方法不容易检测出小裂纹。然而，在制造半导体芯片的过程期间，小裂纹可能由于热、电及机械应力而变得更加严重，从而导致故障无法被筛选出。因此，如何有效地检测芯片边缘裂纹是本领域中的重要课题。
发明内容
本发明涉及一种半导体芯片的边缘裂纹检测装置及一种用于检测半导体芯片的边缘裂纹的方法，可有效地检测芯片边缘裂纹及其位置。
本发明的实施例提供一种半导体芯片的边缘裂纹检测装置，包括裂纹停止结构、至少一个边缘密封结构及选择器电路。裂纹停止结构位于半导体芯片的外围区中。裂纹停止结构通过第一电压被偏压(biased)。至少一个边缘密封结构位于裂纹停止结构与半导体芯片的集成电路(integrated circuit，IC)区之间。至少一个边缘密封结构在正常模式下通过第一电压被偏压，且在测试模式下通过与第一电压不同的第二电压被偏压。选择器电路耦合到至少一个边缘密封结构。选择器电路被配置成接收第一电压、第二电压及用于将半导体芯片设置于正常模式或测试模式的控制信号，且根据控制信号选择第一电压及第二电压中的一者并向至少一个边缘密封结构输出第一电压及第二电压中被选择的一者。
本发明的实施例提供一种用于检测半导体芯片中的边缘裂纹的方法。半导体芯片包括裂纹停止结构及至少一个边缘密封结构。裂纹停止结构位于半导体芯片的外围区中且通过第一电压被偏压。至少一个边缘密封结构位于裂纹停止结构与半导体芯片的集成电路区之间。用于检测半导体芯片中的边缘裂纹的方法包括：接收第一电压、第二电压及用于将半导体芯片设置于正常模式或测试模式的控制信号，其中第二电压与第一电压不同；在正常模式下向至少一个边缘密封结构输出第一电压，且从裂纹停止结构或至少一个边缘密封结构接收参考电流；在测试模式下向至少一个边缘密封结构输出第二电压，且从裂纹停止结构或至少一个边缘密封结构接收测试电流；将测试电流与参考电流进行比较，以产生比较结果；以及根据比较结果判断外围区中是否存在裂纹。
附图说明
包括附图是为了提供对本公开的进一步理解，且附图被并入本说明书中并构成本说明书的一部分。附图示出本公开的示例性实施例，且与说明一起用于阐释本公开的原理。
图1A及图1B示出根据本发明实施例的半导体芯片的示意图；
图1C示出根据本发明另一实施例的半导体芯片的示意图；
图2示出图1A中所绘示的裂纹停止结构及至少一个边缘密封结构的示意图；
图3及图4分别示出根据本发明实施例的半导体芯片中发生裂纹的两种不同的情形；
图5A-图5B是示出根据本发明之两种不同实施例的用于检测半导体芯片中的边缘裂纹的方法中的步骤的流程图；
图6A-图6B及图7A-图7B示出根据本发明之两种不同实施例的半导体芯片的示意图。
[符号的说明]
100、200、300：半导体芯片
110：裂纹停止结构
120、120_1、120_2、120_3：边缘密封结构
130、230、330：选择器电路
140：电流测量电路
160：集成电路区
170：芯片边界
180：外围区
330_1、330_2、330_3：多路复用器
I1：参考电流
I2：测试电流
I11：第一参考电流
I12：第二参考电流
I21：第一测试电流
I22：第二测试电流
S1、S2、S3、S4、S5：控制信号
S100、S110、S120、S130、S140、S200、S210、S220、S230、S240：步骤
VDD：第二电压
VSS：第一电压
具体实施方式
参照图1A到图2，在本实施例中，半导体芯片100包括裂纹停止结构110、至少一个边缘密封结构120、选择器电路130及电流测量电路140。半导体芯片100包括集成电路(IC)区160及位于芯片边界170与IC区160之间的外围区180。例如，IC区160可包括存储阵列。裂纹停止结构110位于外围区180中。边缘密封结构120位于外围区180中及裂纹停止结构110的内侧处，即，边缘密封结构120位于裂纹停止结构110与IC区160之间。选择器电路130位于IC区160中，且耦合到边缘密封结构120。电流测量电路140位于IC区160中，且耦合到裂纹停止结构110。
在本实施例中，裂纹停止结构110被偏压在第一电压VSS。边缘密封结构120被可控地偏压在第一电压VSS或第二电压VDD。第二电压VDD与第一电压VSS不同。例如，第二电压VDD可大于第一电压VSS。在另一实施例中，裂纹停止结构110可被施加第二电压VDD，且本发明不限于此。在一实施例中，第一电压VSS可为接地电压，且第二电压VDD可为内部或外部提供的工作电压，但本发明不限于此。
在本实施例中，选择器电路130由控制信号S1控制，且根据半导体芯片100的操作模式选择第一电压VSS及第二电压VDD中的一者并向边缘密封结构120输出所选择的一者。控制信号S1可从存储器控制器(未示出)输出，但本发明不限于此。在本实施例中，选择器电路130可包括用于电压选择的多路复用器。
在一实施例中，裂纹停止结构110与边缘密封结构120可围绕IC区160。裂纹停止结构110被配置成阻挡裂纹，且还阻挡水分渗透或避免IC区160受到化学损伤。裂纹停止结构110可包括由钨及铜合金构成的多个金属结构，以围绕IC区160形成壁，但本发明不限于此。边缘密封结构120的结构可由相似相似于裂纹停止结构110的结构，因此，两者可具有相似的功能。在一实施例中，不论操作模式为何，裂纹停止结构110被固定地施加第一电压VSS。另一方面，边缘密封结构120依据操作模式而被选择性地施加第一电压VSS或第二电压VDD。
在本发明的实施例中，提供一种用于测试半导体芯片100的方法来判断半导体芯片100中是否发生裂纹。如果发生裂纹，则裂纹停止结构110与边缘密封结构120之间会发生短路，如图3及图4所示。
具体来说，为检测是否发生裂纹，半导体芯片100独立且依序地执行包括测试模式及正常模式的操作模式。首先，半导体芯片100在正常模式下进行操作，选择器电路130选择第一电压VSS并向边缘密封结构120输出第一电压VSS，使得裂纹停止结构110与边缘密封结构120被偏压至相同的电势(第一电压VSS)。此后，电流测量电路140测量裂纹停止结构110上的参考电流I1，并将参考电流I1记录在寄存器或锁存器(未示出)中。
接下来，半导体芯片100在测试模式下进行操作，选择器电路130选择第二电压VDD并向边缘密封结构120输出第二电压VDD，使得裂纹停止结构110及边缘密封结构120分别被偏压至第一电压VSS及第二电压VDD。即，在测试模式下，裂纹停止结构110与边缘密封结构120被偏压至不同的电势。此后，电流测量电路140测量裂纹停止结构110上的测试电流I2，将测试电流I2记录在寄存器或锁存器中。执行测试模式及正常模式的次序可改变为先执行测试模式，接着执行正常模式。藉此，不需要将半导体芯片100再次重新设置于正常模式。
在获得参考电流I1及测试电流I2之后，电流测量电路140将测试电流I2与参考电流I1进行比较，以产生比较结果。电流测量电路140根据比较结果判断裂纹停止结构110与边缘密封结构120是否短路。例如，如果比较结果显示测试电流I2大于参考电流I1，即在改变到测试模式之后电流增大，则电流测量电路140判定裂纹停止结构110与边缘密封结构120之间发生短路，此意味着半导体芯片100的外围区180中发生裂纹。
如果比较结果显示测试电流I2不大于参考电流I1，则电流测量电路140判定裂纹停止结构110与边缘密封结构120之间没有发生短路(如图2所示)，此意味着半导体芯片100的外围区180中不存在裂纹。在一实施例中，比较结果可显示测试电流I2实质上等于参考电流I1，例如，测试电流I2不大于参考电流I1的1.05倍，此也意味着半导体芯片100中未发生裂纹。
关于图1B所示实施例中的组件的硬件结构，电流测量电路140可通过硬件阐述语言(hardware description language，HDL)或所属领域中的技术人员熟悉的数字电路的任何其他设计方法来设计，且可为通过现场可编程门阵列(field programmable gatearray，FPGA)、复杂可编程逻辑元件(complex programmable logic device，CPLD)或应用专用集成电路(application-specific integrated circuit，ASIC)实施的硬件电路。另外，可参考相关技术中的公知常识获得关于电流测量电路140的硬件结构的足够的教示内容、建议及实施方案例示，下文中不再对其予以赘述。
参照图1A及图1C，在本实施例中，裂纹停止结构110与边缘密封结构120是否短路可通过连接到裂纹停止结构110的测试器(未示出)来判定。在测试模式下，裂纹停止结构110被施加第一电压VSS，且选择器电路130选择并输出第二电压VDD至边缘密封结构120。因此，在测试模式下，裂纹停止结构110与边缘密封结构120被偏压至不同的电势。如果发生裂纹，则测试电流I2可通过裂纹停止结构110从边缘密封结构120传输到测试器。
如果测试电流I2大于存储在测试器中的参考电流，则测试器判定裂纹停止结构110与边缘密封结构120之间发生短路，此意味着半导体芯片100的外围区180中发生裂纹。如果测试电流I2不大于参考电流，则测试器判定裂纹停止结构110与边缘密封结构120之间没有发生短路，此意味着半导体芯片100的外围区180中不存在裂纹。参考电流可为在如前面所述的正常模式下由测试器所测量到的参考电流或者由用户设定的预定参考电流。
参照图5A，本发明实施例的用于测试半导体芯片的方法至少适用于图1A及图1B所示半导体芯片100，但本发明不限于此。以半导体芯片100为例，在步骤S100中，选择器电路130接收第一电压VSS、第二电压VDD及用于将半导体芯片100设置于正常模式或测试模式的控制信号S1。第二电压VDD与第一电压VSS不同。在步骤S110中，选择器电路130在正常模式下向所述至少一个边缘密封结构120输出第一电压VSS，且电流测量电路140从裂纹停止结构110接收参考电流I1。在步骤S120中，选择器电路130在测试模式下向所述至少一个边缘密封结构120输出第二电压VDD，且电流测量电路140从裂纹停止结构110接收测试电流I2。在步骤S130中，电流测量电路140将测试电流I2与参考电流I1进行比较，以产生比较结果。在步骤S140中，电流测量电路140根据比较结果判断外围区180中是否存在裂纹。
另外，可从图1到图4所示前述实施例获得关于本发明实施例的用于检测半导体芯片中的边缘裂纹的方法的充分的教示内容、建议及实施方案例示，且因此下文中不再对其予以赘述。
图5B是示出根据本发明另一实施例的用于检测半导体芯片中的边缘裂纹的方法中的步骤的流程图。参照图5B，所述实施例的用于测试半导体芯片的方法至少适用于图1A及图1B所示半导体芯片100，但本发明不限于此。以半导体芯片100为例，在步骤S200中，选择器电路130在正常模式下向边缘密封结构120施加第一电压VSS，且电流测量电路140从裂纹停止结构110接收参考电流I1。在步骤S210中，选择器电路130在测试模式下向边缘密封结构120施加第二电压VDD，且电流测量电路140从裂纹停止结构110接收测试电流I2。在步骤S220中，电流测量电路140将测试电流I2与参考电流I1进行比较，以产生比较结果。如果比较结果显示测试电流I2大于参考电流I1，则在步骤S230中，电流测量电路140判定半导体芯片100的外围区180中存在裂纹，且输出指示未通过的值。如果比较结果显示测试电流I2小于或等于参考电流I1，则在步骤S240中，电流测量电路140判定半导体芯片100的外围区180中不存在裂纹，且输出指示通过的值。
另外，可从图1到图4所示前述实施例获得关于本发明实施例的用于检测半导体芯片中的边缘裂纹的方法的充分的教示内容、建议及实施方案例示，且因此下文中不再对其予以赘述。
图6A及图6B示出根据本发明另一实施例的半导体芯片的示意图。参照图6A及图6B，本实施例的半导体芯片200包括位于裂纹停止结构110的内侧处的两个边缘密封结构120_1及120_2，其中边缘密封结构120_1位于边缘密封结构120_2与裂纹停止结构110之间。选择器电路230包括分别耦合到边缘密封结构120_1及120_2的两个多路复用器230_1及230_2，以用于在第一电压VSS与第二电压VDD之间进行电压选择。多路复用器230_1及230_2分别由控制信号S1及S2控制。裂纹停止结构110及边缘密封结构120_1上的电流分别由电流测量电路140测量，以判断裂纹停止结构110与边缘密封结构120_1或120_2之间是否存在短路，且在由控制信号S1到S2及控制信号S4到S5控制的不同测试阶段期间指示短路的位置。因此，可检测边缘裂纹及边缘裂纹位于何处。
例如，在裂纹停止结构110被固定地施加第一电压VSS的情形中，在第一测试阶段之前，根据处于高逻辑状态的控制信号S1到S5执行正常模式，使得多路复用器230_1及230_2选择第一电压VSS并向边缘密封结构120_1及120_2输出第一电压VSS。电流测量电路140根据控制信号S4测量裂纹停止结构110上的第一参考电流I11，且根据控制信号S5测量边缘密封结构120_1上的第二参考电流I12，且然后将第一参考电流I11及第二参考电流I12记录在寄存器或锁存器(未示出)中。
在第一测试阶段期间，通过如图5A或图5B中阐述的方法测试边缘密封结构120_1与裂纹停止结构110是否短路。即，多路复用器230_1响应于控制信号S1改变为低逻辑状态而选择第二电压VDD并向边缘密封结构120_1输出第二电压VDD。在第一测试阶段中，向边缘密封结构120_2施加第一电压VSS。此后，电流测量电路140根据裂纹停止结构110上的第一测试电流I21与第一参考电流I11的比较结果判断裂纹停止结构110与边缘密封结构120_1是否短路。具体来说，当第一测试电流I21大于第一参考电流I11时，电流测量电路140将输出用于指示半导体芯片100的外围区180中存在裂纹以及指示裂纹停止结构110与边缘密封结构120_1之间发生短路的值。即，所述值指示裂纹的位置在裂纹停止结构110与边缘密封结构120_1之间。当第一测试电流I21小于或等于第一参考电流I11时，电流测量电路140将输出用于指示裂纹停止结构110与边缘密封结构120_1之间没有发生短路的值。即，裂纹停止结构110与边缘密封结构120_1之间不存在边缘裂纹。
在第二测试阶段期间，也通过如图5A或图5B中阐述的方法测试裂纹停止结构110与边缘密封结构120_2是否短路。即，多路复用器230_2响应于控制信号S2改变为低逻辑状态而选择第二电压VDD并向边缘密封结构120_2输出第二电压VDD。在第二测试阶段中，向边缘密封结构120_1施加第一电压VSS。此后，电流测量电路140根据裂纹停止结构110上的第一测试电流I21与第一参考电流I11的比较结果判断裂纹停止结构110与边缘密封结构120_2是否短路。具体来说，当第一测试电流I21大于第一参考电流I11时，电流测量电路140将输出用于指示半导体芯片100的外围区180中存在裂纹以及指示裂纹停止结构110与边缘密封结构120_2之间发生短路的值。即，所述值指示裂纹的位置在裂纹停止结构110与边缘密封结构120_2之间。当第一测试电流I21小于或等于第一参考电流I11时，电流测量电路140将输出用于指示裂纹停止结构110与边缘密封结构120_2之间没有发生短路的值。即，裂纹停止结构110与边缘密封结构120_2之间不存在边缘裂纹。
在第三测试阶段期间，也通过如图5A或图5B中阐述的方法测试边缘密封结构120_1与边缘密封结构120_2是否短路。即，多路复用器230_2响应于控制信号S2改变为低逻辑状态而选择第二电压VDD并向边缘密封结构120_2输出第二电压VDD。在第三测试阶段中，向边缘密封结构120_1施加第一电压VSS。此后，电流测量电路140根据边缘密封结构120_1上的第二测试电流I22与第二参考电流I12的比较结果判断边缘密封结构120_1与边缘密封结构120_2是否短路。具体来说，当第二测试电流I22大于第二参考电流I12时，电流测量电路140将输出用于指示半导体芯片100的外围区180中存在裂纹以及指示边缘密封结构120_1与边缘密封结构120_2之间发生短路的值。即，所述值指示裂纹的位置在边缘密封结构120_1与边缘密封结构120_2之间。当第二测试电流I22小于或等于第二参考电流I12时，电流测量电路140将输出用于指示边缘密封结构120_1与边缘密封结构120_2之间没有发生短路的值。即，边缘密封结构120_1与边缘密封结构120_2之间不存在边缘裂纹。
在另一实施例中，在第三测试阶段期间，为通过如图5A或图5B中阐述的方法测试边缘密封结构120_1与边缘密封结构120_2之间是否发生短路，多路复用器230_1可响应于控制信号S1改变为低逻辑状态而选择第二电压VDD并向边缘密封结构120_1输出第二电压VDD。在第三测试阶段中，向边缘密封结构120_2施加第一电压VSS。此后，电流测量电路140根据边缘密封结构120_2上的测试电流与参考电流的比较结果判断边缘密封结构120_1与边缘密封结构120_2是否短路。具体来说，当测试电流大于参考电流时，电流测量电路140将输出用于指示半导体芯片100的外围区180中存在裂纹，以及指示边缘密封结构120_1与边缘密封结构120_2之间发生短路的值。当测试电流小于或等于参考电流时，电流测量电路140将输出用于指示边缘密封结构120_1与边缘密封结构120_2之间没有发生短路的值。
因此，在本实施例中，裂纹停止结构110、边缘密封结构120_1及边缘密封结构120_2可被依序地选择成被两两测试，直到其之间的所有连接(即，短路)测试均完成为止。另外，在本发明的实施例中阐述的半导体芯片200的操作在图1A到图5B中示出的实施例中被充分地教示、建议及实施，且因此本文中不再对其予以赘述。
图7A及图7B示出根据本发明另一实施例的半导体芯片的示意图。在图7A及图7B中，与图6A及图6B中的元件相同的元件由相同的参考编号表示。为简化说明，本文中不详细阐述与图6A及图6B中所示的元件相同的元件以及检测半导体芯片100中的边缘裂纹的步骤。参照图7A及图7B，本实施例的半导体芯片200包括位于裂纹停止结构110内侧处的三个边缘密封结构120_1、120_2及120_3，边缘密封结构120_2位于边缘密封结构120_1与边缘密封结构120_3之间。选择器电路330包括用于电压选择的三个多路复用器330_1、330_2及330_3。多路复用器330_1、330_2及330_3分别由控制信号S1、S2及S3控制。裂纹停止结构110及边缘密封结构120_1、120_2上的电流分别由电流测量电路140通过如图5A或图5B中阐述的方法测量，以判断裂纹停止结构110及边缘密封结构120_1、120_2或120_3之间是否存在短路，并指示在由控制信号S1到S5控制的不同测试阶段期间的短路的位置。因此，可检测边缘裂纹及边缘裂纹位于何处。本发明的实施例中阐述的半导体芯片300的操作在图1A到图6B中示出的实施例中被充分地教示、建议及实施，且因此本文中不再对其予以赘述。
总之，在本发明的实施例中，在存储器元件中提供芯片边缘裂纹检测方案。在封装完成之后，可通过所提出的方法检测裂纹停止结构与边缘密封结构之间的桥接或短路。对裂纹停止结构及边缘密封结构执行可控偏压方案。因此，可有效地检测芯片边缘裂纹。
对于所属领域中的技术人员而言将可以理解，在不背离本公开的范围或精神的条件下，可对所公开的实施例作出各种润饰及变化。鉴于前述内容，本公开旨在涵盖但凡落入以上权利要求及其等效范围的范围内的润饰及变化。

Claims (13)

1.一种半导体芯片的边缘裂纹检测装置，包括：
裂纹停止结构，位于所述半导体芯片的外围区中，其中所述裂纹停止结构通过第一电压被偏压；
至少一个边缘密封结构，位于所述裂纹停止结构与所述半导体芯片的集成电路区之间，其中所述至少一个边缘密封结构在正常模式下通过所述第一电压被偏压，且在测试模式下通过与所述第一电压不同的第二电压被偏压；以及
选择器电路，耦合到所述至少一个边缘密封结构，且被配置成接收所述第一电压、所述第二电压及用于将所述半导体芯片设置于所述正常模式或所述测试模式的控制信号，且被配置成根据所述控制信号选择所述第一电压及所述第二电压中的一者，向所述至少一个边缘密封结构输出所选择的一者，
电流测量电路，耦合到所述裂纹停止结构，
其中所述电流测量电路被配置成在所述测试模式下从所述裂纹停止结构接收第一测试电流且在所述正常模式下从所述裂纹停止结构接收第一参考电流，将所述第一测试电流与所述第一参考电流进行比较以产生第一比较结果，且根据所述第一比较结果判断所述外围区中是否存在裂纹。
2.根据权利要求1所述的半导体芯片的边缘裂纹检测装置，其中
当所述第一测试电流大于所述第一参考电流时，所述电流测量电路判定所述外围区中存在裂纹，并输出用于指示未通过的值；以及
当所述第一测试电流不大于所述第一参考电流时，所述电流测量电路判定所述外围区中不存在裂纹，并输出用于指示通过的值。
3.一种半导体芯片的边缘裂纹检测装置，包括：
裂纹停止结构，位于所述半导体芯片的外围区中，其中所述裂纹停止结构通过第一电压被偏压；
至少一个边缘密封结构，位于所述裂纹停止结构与所述半导体芯片的集成电路区之间，其中所述至少一个边缘密封结构在正常模式下通过所述第一电压被偏压，且在测试模式下通过与所述第一电压不同的第二电压被偏压；以及
选择器电路，耦合到所述至少一个边缘密封结构，且被配置成接收所述第一电压、所述第二电压及用于将所述半导体芯片设置于所述正常模式或所述测试模式的控制信号，且被配置成根据所述控制信号选择所述第一电压及所述第二电压中的一者，向所述至少一个边缘密封结构输出所选择的一者，
其中所述裂纹停止结构在所述测试模式下耦合到测试器，
其中所述测试器被配置成在所述测试模式下从所述裂纹停止结构接收第一测试电流，将所述第一测试电流与存储在所述测试器中的第一参考电流进行比较以产生第一比较结果，且根据所述第一比较结果判断所述外围区中是否存在裂纹。
4.根据权利要求3所述的半导体芯片的边缘裂纹检测装置，其中
当所述第一测试电流大于所述第一参考电流时，所述测试器判定所述外围区中存在裂纹，并输出用于指示未通过的值；以及
当所述第一测试电流不大于所述第一参考电流时，所述测试器判定所述外围区中不存在裂纹，并输出用于指示通过的值。
5.根据权利要求3所述的半导体芯片的边缘裂纹检测装置，其中所述第一参考电流由所述测试器在所述正常模式下测量。
6.根据权利要求1或3所述的半导体芯片的边缘裂纹检测装置，其中所述第二电压大于所述第一电压。
7.一种半导体芯片的边缘裂纹检测装置，包括：
裂纹停止结构，位于所述半导体芯片的外围区中，其中所述裂纹停止结构通过第一电压被偏压；
至少一个边缘密封结构，位于所述裂纹停止结构与所述半导体芯片的集成电路区之间，其中所述至少一个边缘密封结构在正常模式下通过所述第一电压被偏压，且在测试模式下通过与所述第一电压不同的第二电压被偏压；以及
选择器电路，耦合到所述至少一个边缘密封结构，且被配置成接收所述第一电压、所述第二电压及用于将所述半导体芯片设置于所述正常模式或所述测试模式的控制信号，且被配置成根据所述控制信号选择所述第一电压及所述第二电压中的一者，向所述至少一个边缘密封结构输出所选择的一者，
电流测量电路，耦合到所述至少一个边缘密封结构，
其中所述至少一个边缘密封结构包括第一边缘密封结构及第二边缘密封结构，且所述选择器电路被配置成在所述测试模式下选择所述第一电压并向所述第一边缘密封结构输出所述第一电压，以及选择所述第二电压并向所述第二边缘密封结构输出所述第二电压，
其中所述电流测量电路被配置成在所述测试模式下从所述第一边缘密封结构接收第二测试电流且在所述正常模式下从所述第一边缘密封结构接收第二参考电流，将所述第二测试电流与所述第二参考电流进行比较以产生第二比较结果，且根据所述第二比较结果判断所述第一边缘密封结构与所述第二边缘密封结构之间是否存在裂纹。
8.根据权利要求1所述的半导体芯片的边缘裂纹检测装置，其中所述至少一个边缘密封结构包括第一边缘密封结构及第二边缘密封结构，且所述选择器电路被配置成在所述测试模式下选择所述第一电压并向所述第一边缘密封结构输出所述第一电压，以及选择所述第二电压并向所述第二边缘密封结构输出所述第二电压，
其中所述测试模式包括第一测试阶段及第二测试阶段，所述电流测量电路被配置成在所述正常模式下从所述裂纹停止结构接收第一参考电流及从所述第一边缘密封结构接收第二参考电流，
其中所述电流测量电路被配置成在所述第一测试阶段中从所述裂纹停止结构接收第一测试电流，将所述第一测试电流与所述第一参考电流进行比较以产生第一比较结果，且根据所述第一比较结果判断所述裂纹停止结构与所述第一边缘密封结构之间是否存在裂纹，
其中所述电流测量电路被配置成在所述第二测试阶段中从所述第一边缘密封结构接收第二测试电流，将所述第二测试电流与所述第二参考电流进行比较以产生第二比较结果，且根据所述第二比较结果判断所述第一边缘密封结构与所述第二边缘密封结构之间是否存在裂纹。
9.一种用于检测半导体芯片中的边缘裂纹的方法，其中所述半导体芯片包括裂纹停止结构及至少一个边缘密封结构，所述裂纹停止结构位于所述半导体芯片的外围区中且通过第一电压被偏压，所述至少一个边缘密封结构位于所述裂纹停止结构与所述半导体芯片的集成电路区之间，所述方法包括：
接收第一电压、第二电压及用于将所述半导体芯片设置于正常模式或测试模式的控制信号，其中所述第二电压与所述第一电压不同；
在所述正常模式下向所述至少一个边缘密封结构输出所述第一电压，且从所述裂纹停止结构接收参考电流；
在所述测试模式下向所述至少一个边缘密封结构输出所述第二电压，且从所述裂纹停止结构接收测试电流；
将所述测试电流与所述参考电流进行比较，以产生比较结果；以及
根据所述比较结果判断所述外围区中是否存在裂纹。
10.根据权利要求9所述的用于检测半导体芯片中的边缘裂纹的方法，其中根据所述比较结果判断所述外围区中是否存在裂纹的步骤包括：
当所述测试电流大于所述参考电流时，判定所述外围区中存在裂纹，并输出用于指示未通过的值；以及
当所述测试电流不大于所述参考电流时，判定所述外围区中不存在裂纹，并输出用于指示通过的值。
11.根据权利要求9所述的用于检测半导体芯片中的边缘裂纹的方法，其中所述第二电压大于或小于所述第一电压。
12.一种用于检测半导体芯片中的边缘裂纹的方法，所述半导体芯片包括裂纹停止结构及至少一个边缘密封结构，所述裂纹停止结构位于所述半导体芯片的外围区中且通过第一电压被偏压，其中所述至少一个边缘密封结构包括第一边缘密封结构及第二边缘密封结构，所述第一边缘密封结构及所述第二边缘密封结构位于所述裂纹停止结构与所述半导体芯片的集成电路区之间，所述方法包括：
接收所述第一电压、第二电压及用于将所述半导体芯片设置于正常模式或测试模式的控制信号，其中所述第二电压与所述第一电压不同；
在所述正常模式下向所述第一边缘密封结构及所述第二边缘密封结构均输出所述第一电压，且从所述第一边缘密封结构接收第二参考电流；
在所述测试模式下选择所述第一电压并向所述第一边缘密封结构输出所述第一电压，以及选择所述第二电压并向所述第二边缘密封结构输出所述第二电压，且从所述第一边缘密封结构接收第二测试电流；
当所述第二测试电流大于所述第二参考电流时，输出用于指示所述第一边缘密封结构与所述第二边缘密封结构之间存在裂纹的值。
13.一种用于检测半导体芯片中的边缘裂纹的方法，所述半导体芯片包括裂纹停止结构及至少一个边缘密封结构，所述裂纹停止结构位于所述半导体芯片的外围区中且通过第一电压被偏压，其中所述至少一个边缘密封结构包括第一边缘密封结构及第二边缘密封结构，所述至少一个边缘密封结构位于所述裂纹停止结构与所述半导体芯片的集成电路区之间，所述方法包括：
接收第一电压、第二电压及用于将所述半导体芯片设置于正常模式或测试模式的控制信号，其中所述第二电压与所述第一电压不同；
在所述正常模式下向所述第一边缘密封结构及所述第二边缘密封结构均输出所述第一电压，且从所述裂纹停止结构接收第一参考电流及从所述第一边缘密封结构接收第二参考电流，
在所述测试模式下向所述至少一个边缘密封结构输出所述第二电压，其包括在所述测试模式下选择所述第一电压并向所述第一边缘密封结构输出所述第一电压，以及选择所述第二电压并向所述第二边缘密封结构输出所述第二电压；
从所述裂纹停止结构或所述至少一个边缘密封结构接收测试电流，其包括在所述测试模式的第一测试阶段中从所述裂纹停止结构接收第一测试电流，以及在所述测试模式的第二测试阶段中从所述第一边缘密封结构接收第二测试电流；
将所述测试电流与参考电流进行比较以产生比较结果，其包括将所述第一测试电流与所述第一参考电流进行比较以产生第一比较结果，以及将所述第二测试电流与所述第二参考电流进行比较以产生第二比较结果，
其中所述方法还包括：
当所述第一测试电流大于所述第一参考电流时，输出用于指示所述裂纹停止结构与所述第一边缘密封结构之间存在裂纹的第一值，以及
当所述第二测试电流大于所述第二参考电流时，输出用于指示所述第一边缘密封结构与所述第二边缘密封结构之间存在裂纹的第二值。
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