CN113764443A - 感光元件 - Google Patents

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Abstract

本发明公开一种感光元件，包括一集成电路结构，一第一接垫和一第二接垫自该集成电路结构的一表面显露出来，一第一材料层设置在该表面上并且覆盖该第一接垫，以及一第二材料层设置在该第一材料层上并且覆盖该第二接垫，其中该第一材料层和该第二材料层构成一光电二极管。

Description

感光元件
技术领域
本发明涉及一种感光元件及其制作方法，特别是关于一种互补式金属氧化物半导体晶体管影像传感器(CMOS image sensor,CIS)及其制作方法。
背景技术
互补式金属氧化物半导体晶体管影像传感器(CMOS image sensor,CIS)与互补式金属氧化物半导体晶体管的制作工艺相容，因此可以将影像传感器及其所需的周边电路整合制作在同一芯片上，能够大幅降低影像传感器的成本以及消耗功率，现今已广泛见于许多消费性及专业应用中。
现有的CIS包括前照式(front side illumination,FSI)和背照式(back sideillumination,BSI)架构。前照式架构的CIS以芯片正面(基底正面)接收光，光线通过内连线结构层至抵达形成在基底内的光电二极管(photodiode)而被转换成电信号。上述过程中，部分光线会被内连线结构层阻挡、反射或吸收，导致芯片感光度降低或互扰(crosstalk)噪声的问题。背照式架构的CIS以芯片背面(基底背面)接收光，虽然可避免内连线结构层对光线的干扰，但仍存在光线在基底散射导致的寄生感光度(parasitic lightsensitivity)问题。
另一方面，现有前照式架构的CIS和背照式架构的CIS的光电二极管都是形成在基底内，为了维持其足够的感光面积，会对像素单元面积的微缩造成限制。
发明内容
本发明目的在于提供一种感光元件，具有提升的感光度、较快的反应速度以及降低的噪声。
根据本发明一实施例提供的一种感光元件，包括一集成电路结构，一第一接垫和一第二接垫自该集成电路结构的一表面显露出来，一第一材料层设置在该表面上并且覆盖该第一接垫，以及一第二材料层设置在该第一材料层上并且覆盖该第二接垫，其中该第一材料层和该第二材料层构成一光电二极管。
根据本发明另一实施例提供的一种感光元件，包括一阵列区域，该阵列区域包括多个像素区域，其中各该像素区域包括一第一接垫以及一第二接垫自各该像素区域的一表面显露出来，一第一材料层设置在该表面上并且覆盖该第一接垫，以及一第二材料层设置在该第一材料层上并且覆盖该第二接垫，其中该第一材料层和该第二材料层构成一光电二极管。
根据本发明又另一实施例提供的一种感光元件的制作方法，包括提供一集成电路结构，该集成电路结构包括一第一接垫和一第二接垫自该集成电路结构的一表面显露出来。接着，形成一第一材料层在该表面上，并图案化该第一材料层以显露出该第二接垫。然后，形成一第二材料层在该第一材料层上并且覆盖该第二接垫，再图案化该第二材料层。
附图说明
图1A、图1B、图2A、图2B、图3A、图3B和图4为本发明一实施例的感光元件的制作方法步骤示意图，其中图1A、图2A、图3A和图4为剖面结构示意图，图1B、图2B和图3B为俯视示意图；
图5和图6为本发明一些实施例的感光元件的剖面示意图；
图7为本发明另一实施例的感光元件10的俯视示意图。
主要元件符号说明
10 感光元件
100 集成电路结构
101 阵列区域
102 周边区域
100a 表面
100b 表面
104 基底
106 绝缘结构
108 内连线结构层
110 层间介电层
112 导电结构
114 半导体元件
120 穿硅通孔
200 集成电路结构
204 基底
206 绝缘结构
208 内连线结构层
210 层间介电层
212 导电结构
214 半导体元件
12 第一接垫
14 第二接垫
PR 像素区域
16 第一材料层
18 第二材料层
PD 光电二极管
T 厚度
20 抗反射层
22 滤光层
24 微透镜
100c 凹陷区域
具体实施方式
接下来的详细说明及叙述，参照相关图式所示内容，共同用来说明可依据本发明而具体实行的实施例。这些实施例已提供足够的细节，使此领域中的技术人员能充分了解并具体实行本发明。在不悖离本发明的范围内，可做结构、逻辑和电性上的修改，而应用在其他实施例上。
在本说明书中，「晶片」、「基底」或「基板」意指任何包含一暴露面，可依据本发明实施例所示在其上沉积材料，制作集成电路结构的结构物，例如布线层。需了解的是「基底」包含半导体晶片，但并不限于此。「基底」在制作工艺中也意指包含制作于其上的材料层的半导体结构物。
图1A、图1B、图2A、图2B、图3A、图3B和图4为根据本发明一实施例的感光元件10的制作方法步骤示意图，其中图1A、图2A、图3A和图4为剖面结构示意图，图1B、图2B和图3B为俯视示意图。
请参考图1A和图1B。首先提供一集成电路结构100。集成电路结构100可包括基底104、形成在基底104中的绝缘结构106、形成在基底104上或形成在基底104中的半导体元件114，以及形成在基底104上的内连线结构层108。基底104例如是硅基底、硅覆绝缘基底或三五族半导体基底等，但不限于此。绝缘结构106例如是浅沟绝缘(STI)结构，材料可包括绝缘材料，例如氧化硅、氮化硅或氮氧化硅但不限于此。半导体元件114可包括晶体管、二极管、存储器、整流器、放大器、电阻、电容、电感或其他半导体元件。内连线结构层108可包括层间介电层110以及形成在层间介电层110中的导电结构112。层间介电层110材料可包括氧化硅、氮化硅、氮氧化硅或低介电常数(low-k)介电材料例如氟硅玻璃(fluorinated silicaglass,FSG)、碳硅氧化物(SiCOH)、旋涂硅玻璃(spin-on glass)、多孔性低介电常数介电材料(porous low-k dielectric material)或有机高分子介电材料等，但不限于此。层间介电层110可包括多层结构，为了简化图示并未绘示出来。导电结构112形成在层间介电层110中，可以是由导电线路(例如金属走线)和接触插塞构成。导电结构112可包括金属材料，例如铝(Al)、铜(Cu)、金(Au)、银(Ag)、铬(Cr)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)或上述材料的合金或化合物，但不限于此。
集成电路结构100包括阵列区域101和周边区域102。如图1B所示，阵列区域101包括多个像素区域PR，为感光元件10接收光线的区域。周边区域102中可设有导电线路，所述导电线路通过导电结构112而与集成电路结构100中的信号读取(read out)电路或信号处理(signal processing)电路连接，用于控制和读取阵列区域101的信号。集成电路结构100中的电路元件例如可包括传输门(transfer gate)、源极随耦器(source follower)、重置晶体管(reset transistor)、列选择晶体管(Row select Transistor)、浮动扩散(floating diffusion)以及放大器(amplifier)等或其他电路元件，但不限于此。应理解，图1B绘示的感光元件10、阵列区域101、周边区域102和像素区域PR的形状仅为举例，在其他实施例中可具有不同的形状。
集成电路结构100的各像素区域PR包括第一接垫12和第二接垫14自集成电路结构100的表面(上表面)100a显露出来。第一接垫12和第二接垫14分别与内连线结构层108的导电结构112电连接。第一接垫12和第二接垫14可包括金属材料，例如铝(Al)、铜(Cu)、金(Au)、银(Ag)、铬(Cr)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)或上述材料的合金或化合物，但不限于此。
在一些实施例中，感光元件10可具有三维堆叠结构。例如图1A所示，可在集成电路结构100相对于表面100a的另一表面(下表面)100b上接合另一集成电路结构200。在一些实施例中，集成电路结构200可包括逻辑(logic)电路或存储器(memory)电路，也可包括模拟数字转换器，例如A/D转换器(Analog to-Digital Converter)或D/A转换器(Digital-to-Analog Converter)，但不限于此。在一些实施例中，集成电路结构200可包括基底204、形成在基底204中的绝缘结构206、形成在基底204上或形成在基底204中的半导体元件214，以及形成在基底204上的内连线结构层208，其中内连线结构层208可包括层间介电层210以及形成在层间介电层210中的导电结构212。
在一些实施例中，可利用穿硅通孔(through silicon via,TSV)120使集成电路结构100和集成电路结构200电连接。在一些实施例中，集成电路结构100和集成电路结构200之间可设置包括接垫及/或重布线层(RDL)结构的中介层(图未示)。
请参考图2A和图2B。接着，在集成电路结构100的表面100a上形成第一材料层16，然后图案化第一材料层16，使图案化后的第一材料层16仅位于各像素区域PR内，覆盖在各像素区域PR的第一接垫12上，并且显露出第二接垫14。
请参考图3A和图3B。形成第一材料层16后，接着在集成电路结构100的表面100a上形成第二材料层18，然后图案化第二材料层18，使图案化后的第二材料层18仅位于各像素区域PR内并且覆盖在第一材料层16和第二接垫14上。如图3A所示，第二材料层18覆盖第一材料层16的顶面和侧壁。第二材料层18和第一材料层16的底面均接触表面100a，两者互相齐平。应理解，图3B所示图案化后的第一材料层16和第二材料层18的形状仅为示例，在其他实施例中可具有不同的形状。根据本发明一实施例，图案化后的第二材料层18完全覆盖第一材料层16。在一些实施例中，第二材料层18的面积介于像素区域PR的面积的70％至100％之间。
在一些实施例中，第一材料层16和第二材料层18分别包括半导体材料，且两者具有相反的导电型。例如，当第一材料层16具有P型导电型时，第二材料层18具有N型导电型。相反的，当第一材料层16具有N型导电型时，第二材料层18具有P型导电型。第一材料层16和第二材料层18构成光电二极管PD，两者接触的pn结具有吸光能阶，可吸收光线并产生对应的电信号。
根据本发明一些实施例，第一材料层16和第二材料层18分别可包括单层或多层的二维材料(2D material)，合适的二维材料例如包括石墨烯、硅烯(silicene)、锗烯(germanene)、锡烯(stanene)、磷烯(phosphorene)、硼烯(borophene)、六方氮化硼(h-BN)、过渡金属硫属化合物(TMDs)、过渡金属碳(氮)化合物(MXenes)、过渡金属氧化物(TMoxides)、氢氧化合物(hydroxides)等，但不限于此。第一材料层16和第二材料层18可利用任何合适的方法形成在集成电路结构100的表面100a上。例如，可预先在底材(startingsubstrate)上形成第一材料层16和第二材料层18，然后利用转印技术将第一材料层16和第二材料层18先后转移至集成电路结构100的表面100a上然后进行图案化。在其他实施例中，也可利用例如化学气相沉积制作工艺直接在集成电路结构100的表面100a上形成第一材料层16和第二材料层18。
根据本发明一些实施例，第一材料层16和第二材料层18可包括二元或者多元过渡金属硫属化合物(TMDs)。合适的二元过渡金属硫属化合物例如包括MoS2、MoSe2、WS2、WSe2、MoTe2、WTe2、ZrS2、ZrSe2、GaSe、GaTe、InSe、Bi2Se3、VSe2、NbSe2、TaS2、TiS2、TiSe2、TiTe2等，但不限于此。
根据本发明一些实施例，第一材料层16可包括WSe2，第二材料层18可包括MoS2，两者的单层厚度分别介于0.3至0.6纳米(nm)之间，但不限于此。在一些实施例中，第一材料层16和第二材料层18部分重叠而构成一异质结光电二极管(heterojunction photodiode)，叠层的厚度T大约是1纳米左右，但不限于此。相较于现有利用离子注入制作工艺而形成在半导体基底中的光电二极管，本发明利用二维材料构成的异质结光电二极管可具有较小的空间电荷区(space charge region)宽度，可减少载流子传递的时间，获得较快的响应速度。在本发明其他实施例中，可在上下两层二维材料之间插入一层或多层薄半导体材料或者介电材料。
请参考图4。根据本发明一些实施例，后续可在集成电路结构100的表面100a上形成抗反射层20、滤光层22和微透镜24。抗反射层20可包括现有的抗反射材料，例如包括氧化硅、氮化硅或氮氧化硅，但不限于此。滤光层22可包括现有的红色、蓝色或绿色的滤光材料，或其他颜色的滤光材料。通过在各像素区域PR上形成特定颜色的滤光层22，使该像素区域PR对应于特定波长的光线。微透镜24用于将光线聚集到光电二极管PD上，可提高感光元件的感光度。在一些实施例中，滤光层22和微透镜24之间可包括一平坦层(图未示)，以利微透镜24的制作。在一些实施例中，可在相邻光电二极管PD之间加入反光层，用于降低光线散射或者泄漏对邻近光电二极管PD造成的影响。在一些实施例中，反光层130可以包括介电材料或金属材料，但不限于此。
请参考图5和图6，为根据本发明一些实施例的感光元件10的剖面示意图。为了简化说明，图5、图6与图4中相同的材料层或结构以相同的符号表示。在图5的实施例中，集成电路结构100的表面100a包括凹陷区域100c，第一接垫12和第二接垫14自凹陷区域100c显露出来，第一材料层16、第二材料层18、抗反射层20和滤光层22形成在凹陷区域100c中。图5所示实施例中，可使凹陷区域100c之间的层间介电层110具有合适的反射率，可降低光线泄漏至邻近像素区域PR造成的干扰。或者，如图6所示实施例，可在相邻光电二极管PD之间加入反光层130，用于降低光线散射或者泄漏对邻近光电二极管PD造成的影响。在一些实施例中，反光层130可以包括介电材料或金属材料，但不限于此。
请参考图7，为根据本发明另一实施例的感光元件10的俯视示意图。为了简化说明，图7与图3B中相同的材料层或结构以相同的符号表示。在图7的实施例中，第一接垫12和第二接垫14可具有不同的尺寸。举例来说，可根据第一材料层16与第一接垫12和第二材料层18与第二接垫14之间的接触电阻，在像素区域PR的范围内调整第一接垫12和第二接垫14面积的比例，使两者的接触电阻数值达到最佳化。例如，当第一材料层16与第一接垫12之间的接触电阻大于第二材料层与第二接垫14之间的接触电阻时，可增加第一接垫12的面积并对应地缩小第二接垫14的面积，以降低两者之接触电阻的差异。
综合以上，本发明通过将光电二极管形成在内连线结构层之上，可使各像素区域的感光面积(即光电二极管的结积)不受基底的半导体元件或内连线结构层的限制，可具有较高的填充率(filling factor)。另外，本发明的光电二极管是设置在集成电路结构的表面上，不仅可避免光线通过内连线结构层或基底而被吸收的情况，进一步提升了感光度，也可降低像素之间的干扰(crosstalk)噪声。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种感光元件，其特征在于，包括:
集成电路结构；
第一接垫和第二接垫，自该集成电路结构的表面显露出来；
第一材料层，设置在该表面上并且覆盖该第一接垫；以及
第二材料层，设置在该第一材料层上并且覆盖该第二接垫，其中该第一材料层和该第二材料层构成光电二极管。
2.根据权利要求1所述的感光元件，还包括抗反射层，设置在该表面上并且覆盖该第一材料层和该第二材料层。
3.根据权利要求2所述的感光元件，还包括滤光层以及微透镜设置在该抗反射层上。
4.根据权利要求1所述的感光元件，其中该第一材料层和该第二材料层包括二维半导体材料。
5.根据权利要求1所述的感光元件，其中该第一材料层具有P型导电型，该第二材料层具有N型导电型。
6.根据权利要求1所述的感光元件，其中该第一材料层具有N型导电型，该第二材料层具有P型导电型。
7.根据权利要求1所述的感光元件，其中该第一材料层和该第二材料层之间包括异质结。
8.根据权利要求1所述的感光元件，其中该第二材料层覆盖该第一材料层的顶面和侧壁。
9.根据权利要求1所述的感光元件，其中该第一材料层的底面与该第二材料层的底面齐平。
10.根据权利要求1所述的感光元件，其中该集成电路结构包括基底以及内连线结构层设置在该基底上，其中该内连线结构层位于该基底与该第一材料层之间。
11.一种感光元件，其特征在于，包括:
阵列区域，该阵列区域包括多个像素区域，其中各该像素区域包括:
第一接垫以及第二接垫自各该像素区域的一表面显露出来；
第一材料层，设置在该表面上并且覆盖该第一接垫；以及
第二材料层，设置在该第一材料层上并且覆盖该第二接垫，其中该第一材料层和该第二材料层构成光电二极管。
12.根据权利要求11所述的感光元件，其中该第二材料层完全覆盖该第一材料层。
13.根据权利要求11所述的感光元件，其中从俯视该表面的方向，该第一接垫的面积大于该第二接垫的面积。
14.根据权利要求11所述的感光元件，其中该第二材料层的面积介于该像素区域的面积的70％至100％之间。
15.根据权利要求11所述的感光元件，其中该第一材料层和该第二材料层包括二维半导体材料。
16.根据权利要求11所述的感光元件，还包括一周边区域围绕该阵列区域。
17.一种感光元件的制作方法，包括:
提供集成电路结构，该集成电路结构包括第一接垫和第二接垫自该集成电路结构的表面显露出来；
形成第一材料层在该表面上；
图案化该第一材料层以显露出该第二接垫；
形成第二材料层在该第一材料层上并且覆盖该第二接垫；以及
图案化该第二材料层。
18.根据权利要求17所述的感光元件的制作方法，其中还包括形成抗反射层于该集成电路结构的该表面上并且覆盖该第一材料层及该第二材料层。
19.根据权利要求18所述的感光元件的制作方法，其中还包括形成滤光层以及微透镜于该抗反射层上。
20.根据权利要求17所述的感光元件的制作方法，其中该第一材料层和该第二材料层包括二维半导体材料。
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