CN113745172B - 半导体结构 - Google Patents

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Abstract

半导体结构包括：衬底，具有密封环区域和电路区域；一个或多个介电层，设置在衬底上；连接结构，设置在密封环区域中的一个或多个介电层中，其中，连接结构包括金属层的堆叠件和连接金属层的堆叠件的金属通孔；以及金属插塞，设置在衬底和密封环区域中的连接结构之间，其中，金属插塞在截面图中具有多台阶轮廓。

Description

半导体结构
技术领域
本发明的实施例涉及半导体结构。
背景技术
在半导体技术中，通过各种制造步骤来处理半导体晶圆以形成集成电路(IC)。通常地，几个电路或IC管芯形成在同一半导体晶圆上。然后切割晶圆以切出在其上形成的电路。为了保护电路免受湿气降解、离子污染和切割工艺的影响，在每个IC管芯周围形成密封环。该密封环是在包括电路的许多层的制造期间形成的，包括前段制程(FEOL)处理和后段制程(BEOL)处理。FEOL包括在半导体衬底上形成晶体管、电容器、二极管和/或电阻器。BEOL包括形成金属层互连件和通孔，金属层互连件和通孔提供到FEOL的组件的路由。
虽然现有的密封环结构和制造方法对于它们的预期目的通常已经足够，但是期望改进。例如，由于电路的临界尺寸和金属路由密度的减小，对于电路和密封环的衬底和金属部件(诸如金属接触件和金属互连件)之间以及金属部件和介电材料之间的更好的粘合的需求不断增加。金属填充的质量也是影响密封环的功能的关键因素。金属填充不良(诸如不良的粘合、缝隙或空隙)会损害密封环的设计功能，并且导致分层缺陷或破裂。期望这些方面的改进以及密封环的其他改进。
发明内容
本发明的实施例提供了一种半导体结构，包括：衬底，具有密封环区域和电路区域；一个或多个介电层，设置在所述衬底上；连接结构，设置在所述密封环区域中的所述一个或多个介电层中，其中，所述连接结构包括金属层的堆叠件和连接所述金属层的堆叠件的金属通孔；以及金属插塞，设置在所述衬底和所述密封环区域中的所述连接结构之间，其中，所述金属插塞在截面图中具有多台阶轮廓。
本发明的另一实施例提供了一种半导体结构，包括：衬底，具有围绕电路区域的密封环区域；介电层，设置在所述衬底上；连接结构，设置在所述密封环区域中的所述介电层中，其中，所述连接结构包括堆叠配置的金属层；第一金属插塞，设置在所述衬底和所述密封环区域中的所述连接结构之间，其中，每个所述第一金属插塞包括钴芯和围绕所述钴芯的导电阻挡层，其中，所述钴芯在截面图中具有至少两个台阶；以及第一金属通孔，设置在所述第一金属插塞上并且将所述第一金属插塞连接至所述连接结构。
本发明的又一实施例提供了一种半导体结构，包括：衬底，具有围绕电路区域的第一密封环区域和第二密封环区域；介电层，设置在所述衬底上；以及多个密封环，配置在所述第一密封环区域和所述第二密封环区域的每个中，其中，每个所述密封环包括：连接结构，设置在所述介电层中并且具有互连金属层的堆叠件，金属插塞，设置在所述衬底和所述连接结构之间，其中，所述金属插塞包括具有至少三个部分的金属芯，并且随着远离所述衬底，所述三个部分变宽，和金属通孔，设置在所述金属插塞上，并且将所述金属插塞连接至所述连接结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的方面的具有密封环结构的集成电路管芯的顶视平面图。
图2是根据本发明的各个方面的沿着图1的“A-A”线的包括密封环区域的半导体器件的实施例的截面图。
图3是根据本发明的各个方面的图1的“B”区域中的半导体器件的实施例的顶视平面图。
图4和图5是根据本发明的方面的具有密封环结构的集成电路管芯的顶视平面图。
图6是根据本发明的各个方面的密封环区域中的半导体器件的实施例的截面图。
图7、图8、图9、图10和图11是根据本发明的各个方面的图1的“B”区域中的半导体器件的各个实施例的顶视平面图。
图12示出了根据本发明各个方面的用于形成具有密封环的半导体器件的方法的流程图。
图13、图14、图15和图16是根据实施例的根据图12中的方法的制造工艺期间的密封环区域中的半导体器件的截面图。
具体实施方式
以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。更进一步地，除非另有说明，根据本文公开的具体技术，根据本领域技术人员的知识，当用“约”、“近似”等描述数值或数值范围时，该术语涵盖在描述的数值的特定变化(诸如+/-10％或其他变化)内的数值。例如，术语“约5nm”可以涵盖4.5nm至5.5nm、4.0nm至5.0nm等的尺寸范围。
本申请总体上涉及半导体结构和制造工艺，并且更具体地涉及半导体密封环结构。在本发明的实施例中，密封环结构包括连接结构和设置在衬底和连接结构之间的多个金属插塞，其中每个金属插塞具有多台阶轮廓。多台阶轮廓改善构成金属插塞的导电材料的填充，并且改善金属插塞与衬底之间的粘合，从而改善密封环在切割期间承受应力的能力，并且改善密封环的操作可靠性。每个金属插塞可以形成为环或环状结构或者环或环状结构的多个段。每个金属插塞可以使用一个或多个通孔条(长通孔)或一系列小通孔(圆形通孔)电连接至连接结构。在实施例中，密封环结构还包括多个伪栅极。金属插塞和伪栅极交替布置以形成多个金属插塞环和多个伪栅极环。以这种交替的方式形成金属插塞和伪栅极，在化学机械平坦化(CMP)处理期间基本上减少或消除了密封环区域中的凹陷。在一些实施例中，这种金属插塞和伪栅极也形成在组件隔离区域中，该组件隔离区域设置在密封环区域和电路区域之间。在组件隔离区域中具有金属插塞和伪栅极在包括CMP在内的各个工艺期间平衡形貌负载。在一些实施例中，在密封环区域中形成多个(诸如四个)密封环，以进一步改善密封环结构的操作可靠性。本领域普通技术人员应该理解，他们可以容易地将本发明用作设计或修改其他工艺和结构的基础，以实施与本文介绍的实施例相同的目的和/或实现相同的优点。
现在参考图1，示出了半导体结构(或半导体器件)100的顶视平面图，该半导体结构100包括由密封环结构200围绕的一个或多个电路元件150(诸如晶体管、电阻器、电容器、存储器等)。图2示出了沿着图1中的A-A线的半导体结构100的实施例的截面图，并且图3、图7、图8、图9、图10和图11示出了根据各个实施例的半导体结构100的部分B的放大顶视平面图。
参考图2，半导体结构100包括衬底202。在本实施例中，衬底202是硅衬底。在各个实施例中，衬底202可以可选地包括其他半导体材料，诸如锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或它们的组合。衬底202可以包括诸如P阱和/或N阱的掺杂有源区域。衬底202还可以进一步包括其他部件，诸如掩埋层和/或外延层。此外，衬底202可以是绝缘体上半导体，诸如绝缘体上硅(SOI)。在其他实施例中，半导体衬底202可以包括掺杂的外延层、梯度半导体层，和/或可以进一步包括位于不同类型的另一半导体层上面的半导体层，诸如硅锗层上硅层。在其他示例中，化合物半导体衬底可以包括多层硅结构或多层化合物半导体结构。有源区域可以配置为NMOS器件(例如，nFET)或PMOS器件(例如，pFET)。衬底202可以包括下面的层、器件、结和其他部件(未示出)。
衬底202包括密封环区域，在密封环区域上方形成密封环结构200。衬底202还包括电路区域，在电路区域上方形成电路元件150。衬底202还包括位于密封环区域和电路区域之间的组件隔离区域以及围绕密封环区域的划线区域。在切割期间，沿着划线区域切割半导体结构100(例如，使用切割锯或激光)，从而形成具有由组件隔离区域围绕的电路元件150和密封环结构200的器件或半导体芯片(或IC管芯)。
密封环区域还包括两个子密封环区域：第一子密封环区域和第二子密封环区域。第一子密封环区域位于第二子密封环区域和组件隔离区域之间。在本实施例中，第一子密封环区域比第二子密封环区域宽。例如，第二子密封环区域的宽度可以是第一子密封环区域的约70％至90％。第二子密封环区域比组件隔离区域宽。例如，组件隔离区域的宽度可以是第二子密封环区域的约70％至90％。在一些实施例中，组件隔离区域的宽度可以在约5微米至约6微米的范围内，第一子密封环区域的宽度可以在约8微米至约10微米的范围内，并且第二子密封环区域的宽度可以在约6微米至约8微米的范围内。
密封环240和242形成在第一子密封环区域中。密封环244和246形成在第二子密封环区域中。密封环结构200包括密封环240、242、244和246。密封环240比密封环242、244和246宽，因此可以称为主密封环。密封环244和246具有约相同的宽度。密封环242比密封环240、244和246窄。具有多个嵌套的密封环确保至少内部密封环在切割(例如，管芯锯切)期间被保护免于破裂。例如，第二子密封环区域中的密封环246、244保护第一子密封环区域中的密封环242、240免受在切割期间可能发生的损坏。
每个密封环240、242、244和246包括设置在衬底202上的一个或多个金属插塞214。虽然未在图2中示出，衬底202包括有源区域(诸如N+或P+掺杂区域)，在该有源区域上方设置一个或多个金属插塞214。在本实施例中，每个金属插塞214形成为具有多个部分的多台阶轮廓，该多个部分随着金属插塞214的高度增加而变宽。具有多台阶轮廓改善了金属插塞214的金属填充并且消除了金属插塞214中的缝隙和/或空隙。这极大地增强了密封环结构200与衬底202之间的机械连接。在本发明的后续部分中将进一步描述金属插塞214的方面。
每个密封环240、242、244和246均包括连接结构250，该连接结构250包括彼此堆叠并且通过金属通孔252垂直连接的多个金属层251。金属层251和金属通孔252可以包括铜、铜合金或其他导电材料，并且可以使用镶嵌或双镶嵌工艺形成。金属层251和金属通孔252中的每个可以包括围绕金属芯(诸如铜)的导电阻挡层(诸如TiN或TaN)。密封环240、242、244和246中的每个还包括将金属插塞214连接至连接结构250的金属通孔215。在实施例中，通孔215包括钨。在可选实施例中，通孔215包括钨、钴、钛、钽、钌或它们的组合。在实施例中，每个金属层251形成为围绕电路区域的环或环状结构(诸如基本为正方形的环)。换句话说，每个金属层251形成为闭合结构并且沿着由电路元件150占据的区域的边缘延伸。在本实施例中，环或环状结构是指闭合结构，它们可以是矩形、正方形、基本矩形、基本正方形或其他多边形。在实施例中，外部通孔252(在每个连接结构250中距电路区域分别最近和最远的通孔252)形成为围绕电路区域的环的形状。因此，它们也称为通孔条。内部通孔252形成为离散的通孔，离散的通孔形成平行于外部通孔252的线。在本实施例中，每个密封环240和244(主密封环)还包括设置在连接结构250上的铝焊盘264。
在本实施例中，密封环240、244和246还包括伪栅极208和将伪栅极208连接至连接结构250的伪栅极通孔209。器件100还包括位于衬底202上方并且横跨电路区域、组件隔离区域、密封环区域和划线延伸的中间层210。在组件隔离区域中，器件100包括设置在隔离结构(诸如浅沟槽隔离)204上的多个金属插塞214’和多个伪栅极208’。隔离结构204可以包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳或其他合适的隔离成分)或它们的组合。隔离结构204可以包括不同的结构，诸如浅沟槽隔离(STI)结构和/或深沟槽隔离(DTI)结构。在一些实施例中，器件100可以包括位于组件隔离区域中的连接结构250’(例如，具有各种伪线和伪通孔)。图2中示出连接结构250’的部分。在一些实施例中，器件100可以包括位于划线中的连接结构250”(例如，具有各种伪线和伪通孔)。图2中示出连接结构250”的部分。金属插塞214、214’以及伪栅极208和208’至少部分地设置在中间层210中。在密封环区域和组件隔离区域中具有多个伪栅极208、208’大大减少或消除了器件200的CMP处理期间的密封环区域中的凹陷。可以通过沉积各个材料层以及蚀刻/图案化各个材料层以形成栅极结构来形成伪栅极208、208’。每个伪栅极208、208’可以包括伪栅极介电层(诸如具有二氧化硅、氮氧化硅、高k介电层和/或其他材料的层)和伪栅电极层(诸如具有多晶硅或金属材料的层)。伪栅极208、208’可以使用先栅极工艺或后栅极工艺形成。中间层210可以包括一种或多种介电材料，诸如氧化硅、氮化硅或其他合适的材料。可以使用CVD、ALD或其他合适的工艺来沉积中间层210。
器件100还包括位于中间层210上方的介电层253的堆叠件和位于介电层253上方的介电层255的堆叠件。连接结构250设置在介电层253、255内。在实施例中，介电层253由低k介电材料形成。例如，介电层253的介电常数(k值)可以小于3.0，甚至小于约2.5，因此可以称为极低k(ELK)介电层253。在实施例中，介电层253包括氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其他合适的介电材料或它们的组合。在实施例中，介电层255可以由未掺杂的硅酸盐玻璃(USG)形成，以改善机械性能并且防止湿气渗透。
器件100还包括位于介电层255上方的钝化层260和位于钝化层260上方的另一个钝化层262。每个铝焊盘264包括设置在钝化层260上方的顶部和穿透钝化层260并且电连接至连接结构250的底部。在示例中，每个铝焊盘264的顶部可以具有约3微米至约4微米的宽度，并且每个铝焊盘264的底部可以具有约1.5微米至约2微米的宽度。在实施例中，每个铝焊盘264形成为围绕电路区域的环的形状。因此，铝焊盘264也可以称为铝环264。铝焊盘264可以与暴露在IC管芯的顶面上的接合焊盘(未示出)的形成同时形成。钝化层262设置在钝化层260和铝焊盘264上方。钝化层260和262可以由氧化物、氮化物和它们的组合形成，并且可以由相同或不同的材料形成。
在第一子密封环区域和第二子密封环区域之间的钝化层262中提供沟槽261。在划线和第二子密封环区域之间的钝化层262中提供另一个沟槽263。在实施例中，每个沟槽261和263形成为围绕电路区域的环的形状。双沟槽261、263的有利特征是，如果在切割期间在划线中发生破裂，则破裂将由沟槽263阻止。即使破裂在沟槽263上传播，破裂的应力基本上由沟槽261减小，并且密封环242将有效地防止破裂的任何进一步传播并且保护主密封环240免于损坏。在实施例中，每个沟槽261、263设计为具有约1.5微米至约2微米的宽度，以实现上述的防裂功能，同时留下足够的钝化层262以覆盖和保护铝焊盘264。嵌套的密封环246、244、242、240和双沟槽263、261共同确保密封环结构200的操作可靠性。在本实施例中，器件100还包括设置在钝化层262上方并且在组件隔离区域和第一子密封环区域中延伸的层266。在实施例中，层266包括诸如有机聚酰亚胺的材料，并且提供应力缓冲以在封装件组装之后保护电路管芯。层266是可选的，并且在可选实施例中可以从器件100中省略。
图3示出了根据实施例的图1的区域“B”中的密封环区域和组件隔离区域中的器件100的部分的顶视平面图。参考图3，在所示的实施例中，每个金属插塞214从顶视图观察形成为矩形结构。在实施例中，每个金属插塞214形成为连续且闭合的结构(即，环)，连续且闭合的结构围绕由电路元件150占据的区域，诸如图4所示。在这种实施例中，金属插塞214也称为连续金属环214(或简称为金属环214)。在另一个实施例中，每个金属插塞214形成为伸长段，并且金属插塞214的线沿着由电路元件150占据的区域的边缘延伸并且形成分段的环，诸如图5所示。在这样的实施例中，金属插塞214的线也称为分段金属环214。在图3、图4和图5所示的实施例中，伪栅极208形成为矩形结构，并且设置在两个金属环214(图4)或两个分段金属环214(图5)之间，并且沿着由电路元件150占据的边缘基本均匀地分布。为简单起见，图4示出了两个金属环214(在两个金属环214之间具有伪栅极208)并且省略了其他金属环和其他伪栅极。类似地，图5示出了两个分段金属环214(在两个分段金属环214之间具有伪栅极208)并且省略了其他金属环和其他伪栅极。在图3所示的实施例中，金属通孔215形成为与金属插塞214(在金属插塞214上设置金属通孔215)相同的形状(从顶视图观察)。换句话说，当金属插塞214是连续金属环时，设置在其上的金属通孔215也是连续金属环，并且当金属插塞214是分段金属环的段时，设置在其上的金属通孔215也是分段金属环的段。图3中的金属通孔215也称为通孔条215(即，条形)。在组件隔离区域中，金属插塞214’和伪栅极208’形成为伸长段。它们可以沿着由电路元件150占据的区域的边缘基本上均匀地分布，诸如图4和图5中的伪栅极208的分布。在图3中所示的实施例中，器件100不包括设置在伪栅极208、208’和金属插塞214’上的通孔。换句话说，伪栅极208、208’和金属插塞214’与正上方的连接结构隔离。在这样的实施例中，伪栅极208、208’和金属插塞214’设计为提供良好的图案密度和良好的形貌，以用于形成金属插塞214。
在图3所示的实施例中，金属插塞214和伪栅极208在密封环区域中沿着“x”方向以交替的方式布置。每个金属插塞214具有宽度w3，每个伪栅极208具有宽度w1，每个金属通孔215具有宽度w2，伪栅极208的边缘与金属插塞214的相邻边缘之间的距离为d1，相邻金属插塞214的两个边缘之间的距离为d2。尺寸“w1”、“w2”、“w3”、“d1”和“d2”沿着“x”方向测量。此外，每个伪栅极208具有长度L1，并且两个相邻的伪栅极208沿着“y”方向间隔开距离d3。在实施例中，宽度w1是宽度w3的约两倍。在示例中，宽度w1可以在180nm至约220nm的范围内，并且宽度w3可以在90nm至约110nm的范围内。距离d1可以与宽度w3约相同。距离d3可以与宽度w1约相同。长度L1可以是宽度w1的约3倍。此外，宽度w2可以是宽度w3的约30％至约45％。在组件隔离区域中，伪栅极208’和金属插塞214’也沿着“x”方向以交替的方式布置。在标记为具有宽度w4的第一区域中，每个伪栅极208’具有宽度w6，每个金属插塞214’具有宽度w7，每个伪栅极208’和相邻的金属插塞214’间隔开距离d5，伪栅极208’与密封环区域中的最近的金属插塞214间隔开距离d4。在实施例中，距离d4可以在约250nm至约300nm的范围内。在标记为具有宽度w5的第二区域中，每个伪栅极208’具有宽度w8，每个金属插塞214’具有宽度w9，每个伪栅极208’和相邻的金属插塞214’间隔开距离d6，并且伪栅极208’与电路区域间隔开距离d7。在实施例中，距离d7可以在约250nm至约300nm的范围内。在实施例中，宽度w4大于宽度w5，但是第二区域(w5)中的部件比第一区域(w4)中的部件更宽并且彼此间隔开更远。例如，宽度w4可以在约3微米至约4微米的范围内，宽度w5可以在约1.8微米至约2.2微米的范围内，宽度w6可以在约5nm至约8nm的范围内，宽度w7为约15nm至约25nm，距离d5为约10nm至16nm，宽度w8为约32nm至40nm，宽度w9为约25nm至约35nm，并且距离d6为约20nm至约30nm。
图6示出了根据本发明的实施例的金属插塞214的截面图。参考图6，金属插塞214设置在沟槽中，其中沟槽的底部是硅化物层203，并且沟槽的侧壁由介电层228形成。硅化物层203形成在衬底202上方。在实施例中，在衬底202的P+或N+掺杂区域上方形成硅化物层203。在衬底202上方和介电层228的外侧壁上方提供中间层210(具有介电层212、216和218)。硅化物层203可以包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)或其他合适的化合物。在实施例中，介电层212包括氧化硅，介电层216包括氮化硅，介电层218包括诸如等离子体增强氧化物(PEOX)的氧化硅，并且介电层228包括碳氮化硅(SiCN)。在可选实施例中，介电层212、216、218和228可以包括其他介电材料。
金属插塞214包括导电粘合促进件230、位于导电粘合促进件230上方的导电阻挡层232以及位于导电阻挡层232上方并且填充在沟槽的剩余空间中的金属芯(或金属填充层)234。导电阻挡层232用于防止金属芯234的金属材料扩散到与金属插塞214相邻的介电层中。导电阻挡层232可以包括钛(Ti)、钽(Ta)或诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN)或它们的组合的导电氮化物，并且可以通过CVD、PVD、ALD和/或其他合适的工艺形成。在实施例中，导电粘合促进件230包括铬、钼或其他合适的材料。在一些实施例中，在金属插塞214中省略了导电粘合促进件230。金属芯234可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)或其他金属，并且可以通过CVD、PVD、ALD、镀或其他合适的工艺形成。在所示的实施例中，金属插塞214包括三个部分214a、214b和214c。部分214b比部分214a宽，并且部分214c比部分214b宽。这产生从部分214a过渡到部分214b的第一台阶以及从部分214b过渡到部分214c的第二台阶。在可选实施例中，金属插塞214可以包括多于两个台阶。具有这样的多台阶轮廓改善了金属插塞214的金属填充质量并且增加了金属插塞214与衬底202与中间层210之间的粘合。在所描绘的实施例中，导电粘合促进件230沿着下部部分214a和214b的侧壁延伸，但不沿着上部部分214c延伸。换句话说，部分214c设置在导电粘合促进件230之上。在可选实施例中，导电粘合促进件230沿着所有三个部分214a、214b和214c的侧壁延伸。在实施例中，金属插塞214’以与金属插塞214相同的方式构造。
图7示出了根据可选实施例的图1的区域“B”中的密封环区域和组件隔离区域中的器件100的部分的顶视平面图。该实施例的金属插塞214和214’、金属通孔215和伪栅极208’配置为与图3所示的实施例类似或基本相同。不同于图3所示的实施例，该实施例中的伪栅极208形成为环或分段环。伪栅极208形成为具有类似于金属插塞214的尺寸(宽度和长度)。此外，器件100包括设置在伪栅极208上方并且将伪栅极208连接至连接结构250的通孔209(见图2)。在实施例中，通孔209形成为与金属通孔215相同的形状并且包括与金属通孔215相同的材料(均为通孔条)。伪栅极208和金属插塞214基本均匀地分布在密封环区域中。在该实施例中，器件100不包括设置在伪栅极208’和金属插塞214’上方的通孔。
图8示出了根据可选实施例的图1的区域“B”中的密封环区域和组件隔离区域中的器件100的顶视平面图。该实施例的金属插塞214和214’以及伪栅极208和208’配置为与图7所示的实施例类似或基本相同。不同于图7所示的实施例，通孔215和209形成为离散的圆形通孔。在实施例中，圆形通孔215和209的每个具有在约20nm至约50nm范围内的直径。圆形通孔215和209分别沿着金属插塞214和伪栅极208基本均匀地分布。在该实施例中，器件100不包括设置在伪栅极208’和金属插塞214’上方的通孔。
图9示出了根据可选实施例的图1的区域“B”中的密封环区域和组件隔离区域中的器件100的顶视平面图。该实施例的密封环区域(包括金属插塞214、伪栅极208以及通孔215和209)配置为与图7所示的实施例类似或基本相同。该实施例的组件隔离区域与图7所示的实施例不同地配置。在该实施例中，伪栅极208’和金属插塞214’配置为分别与伪栅极208和金属插塞214类似或基本相同(在宽度、间距、整体形状等方面)。此外，该实施例中的器件100包括设置在伪栅极208’上的圆形通孔209’和设置在金属插塞214’上的圆形通孔215’。虽然未示出，通孔209’和215’将伪栅极208’和金属插塞214’连接至组件隔离区域中的连接结构250’中的伪通孔和伪金属线。
图10示出了根据可选实施例的图1的区域“B”中的密封环区域和在组件隔离区域中的器件100的部分的顶视平面图。该实施例的组件隔离区域(包括金属插塞214’、伪栅极208’以及通孔215’和209’)配置为与图9所示的实施例类似或基本相同。密封环区域中的伪栅极208和金属插塞214也配置为与图9所示的实施例类似或基本相同。不同于图9中所示的实施例，通孔209形成为与伪栅极208相同的形状(从顶视图观察)(即，呈闭合环或分段环的形状)，而通孔215形成为圆形通孔。
图11示出了根据可选实施例的图1的区域“B”中的密封环区域和组件隔离区域中的器件100的部分的顶视平面图。该实施例的伪栅极208、208’和金属插塞214、214’配置为与图3所示的实施例类似或基本相同。不同于图3所示的实施例，本实施例的通孔215形成为圆形通孔，而不是如图3所示的条形。在该实施例中，器件100不包括设置在伪栅极208、208’和金属插塞214’上方的通孔。图3、图7、图8、图9、图10和图11中所示的各个实施例提供了良好的图案密度和形貌，以用于形成具有良好均匀性的金属插塞214。
图12示出了根据本发明的实施例的用于形成金属插塞214的方法500的流程图。本发明考虑了附加处理。可以在方法500之前、期间和之后提供附加操作，并且对于方法500的附加实施例，可以移动、替换或消除所描述的一些操作。
在操作502处，方法500(图12)在中间层210和衬底202中蚀刻沟槽313，诸如图13所示。沟槽313在沟槽的底部处具有宽度w13，并且具有深度d13。操作502可以使用光刻在中间层210上方形成蚀刻掩模，然后穿过蚀刻掩模蚀刻中间层210和衬底202以形成沟槽313。该光刻可以使用EUV光刻、DUV光刻、浸没光刻或其他光刻。蚀刻可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺。例如，干蚀刻工艺可以采用含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如HBr和/或CHBr3)、含碘气体、其他合适的气体和/或等离子体和/或它们的组合。例如，湿刻蚀工艺可以包括在以下溶液中进行刻蚀：稀氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨；含有氢氟酸(HF)、硝酸(HNO3)和/或乙酸(CH3COOH)的溶液；或其他合适的湿蚀刻剂。沟槽313可以形成为闭合环(诸如图4中的金属插塞214的形状)或分段环(诸如图5中的金属插塞214的形状)。操作502可以在密封环区域和组件隔离区域中形成多个沟槽313。
在操作504处，方法500(图12)在中间层210中蚀刻另一沟槽314，沟槽314位于沟槽313上面，诸如图14所示。沟槽314在沟槽的底部处具有宽度w14，并且具有深度d14，其中，宽度w14大于宽度w13，并且深度d14小于深度d13。操作504可以使用光刻在中间层210上方形成蚀刻掩模，然后穿过蚀刻掩模蚀刻中间层210以形成沟槽314。该光刻可以使用EUV光刻、DUV光刻、浸没光刻或其他光刻。蚀刻可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺。在本实施例中，沟槽314的蚀刻在衬底202处停止。
在操作506处，方法500(图12)在中间层210中蚀刻另一沟槽315，沟槽315位于沟槽314上面，诸如图15所示。沟槽315在沟槽的底部处具有宽度w15，并且具有深度d15，其中，宽度w15大于宽度w14，并且深度d15小于深度d14。操作506可以使用光刻以在中间层210上方形成蚀刻掩模，然后穿过蚀刻掩模蚀刻中间层210以形成沟槽315。在本实施例中，沟槽315的蚀刻在介电层212处停止。光刻可以使用EUV光刻、DUV光刻、浸没光刻或其他光刻。蚀刻可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺。通过操作502、504和506，在衬底202和中间层210中形成沟槽316(具有来自沟槽313、314和315的三个部分)。沟槽316具有多台阶轮廓，它的宽度沿着“z”方向逐步增大。
在操作508处，方法500(图12)在沟槽316中的中间层210的侧壁上方形成电介质衬垫228，诸如图16所示。在实施例中，操作508可以使用原子层沉积(ALD)在中间层210和衬底202的表面上方沉积介电层，然后使用各向异性蚀刻来蚀刻介电层以从中间层210和衬底202的顶面去除介电层。介电层的保留在中间层210的侧壁上的部分成为介电衬垫228。
在操作510处，方法500(图12)形成硅化物部件203，诸如图16所示。在实施例中，操作510包括：将一种或多种金属沉积到沟槽316中，对器件100执行退火工艺以引起一种或多种金属与衬底202之间的反应，以产生硅化物部件203；以及去除一种或多种金属的未反应部分，在沟槽316中留下硅化物部件203。一种或多种金属可以包括钛(Ti)、钽(Ta)、钨(W)、镍(Ni)、铂(Pt)、(Yb)、铱(Ir)、(Er)、钴(Co)或它们的组合(例如，两种或多种金属的合金)，并且可以使用CVD、PVD、ALD或其他合适的方法来沉积。硅化物部件203可以包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)或其他合适的化合物。
在操作512处，方法500(图12)在沟槽316中形成导电粘合促进件230和导电阻挡层232，诸如图6所示。在实施例中，导电粘合促进件230和导电阻挡层232中的每个沉积为具有基本均匀的厚度，并且沟槽316的剩余空间仍然具有多台阶轮廓。在操作514处，方法500(图12)将金属芯234沉积到沟槽316的剩余空间中。导电阻挡层232可以包括钛(Ti)、钽(Ta)或诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN)或它们的组合的导电氮化物，并且可以通过CVD、PVD、ALD和/或其他合适的工艺形成。在实施例中，导电粘合促进件230包括铬、钼或其他合适的材料，并且可以使用CVD、PVD、ALD和/或其他合适的工艺来沉积。金属芯234可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)或其他金属，并且可以通过CVD、PVD、ALD、镀或其他合适的工艺形成。在操作516处，方法500(图12)对器件100执行进一步的制造。例如，方法500可以执行CMP工艺以去除金属插塞214的过量材料，形成通孔215，形成介电层253、255和连接结构250。
虽然不旨在限制，但是本发明的实施例提供以下优点中的一个或多个。例如，本发明的实施例提供了具有连接结构和将连接结构连接至衬底的一个或多个金属插塞的各种密封环结构。金属插塞具有多台阶轮廓，多台阶轮廓改善了金属插塞的填充并且改善了金属插塞与衬底之间的粘合。这改善了密封环在切割期间承受应力的能力。在实施例中，密封环结构还包括伪栅极，伪栅极与金属插塞交替布置，以在化学机械平坦化(CMP)处理期间基本减少或消除密封环区域中的凹陷。在一些实施例中，这种金属插塞和伪栅极也形成在组件隔离区域中，从而在包括CMP的各种工艺期间平衡形貌负载。此外，在一些实施例中，在密封环区域中形成多个(诸如四个)密封环，以进一步改善密封环结构的操作可靠性。本发明的实施例可以容易地集成到现有的半导体制造工艺中。
在一个示例方面中，本发明针对一种半导体结构。该半导体结构包括：衬底，具有密封环区域和电路区域；一个或多个介电层，设置在衬底上；连接结构，设置在密封环区域中的一个或多个介电层中，其中，连接结构包括金属层的堆叠件和连接金属层的堆叠件的金属通孔；以及金属插塞，设置在衬底和密封环区域中的连接结构之间，其中，金属插塞在截面图中具有多台阶轮廓。
在半导体结构的实施例中，从顶视图观察，金属插塞包括围绕电路区域的环结构。在另一实施例中，从顶视图观察，金属插塞包括围绕电路区域的多个段。
在实施例中，半导体结构还包括设置在金属插塞上并且将金属插塞连接至连接结构的通孔条。在另一实施例中，半导体结构还包括设置在金属插塞上并且将金属插塞连接至连接结构的多个通孔。
在实施例中，半导体结构还包括栅极结构，该栅极结构邻近金属插塞并且设置在衬底和密封环区域中的连接结构之间。在进一步的实施例中，半导体结构包括设置在栅极结构上并且将栅极结构连接至连接结构的通孔条。
在半导体结构的实施例中，金属插塞包括与金属插塞的侧壁上的第一介电层直接接触的导电粘合促进件，其中金属插塞的顶部延伸得比导电粘合促进件高。
在一些实施例中，半导体结构还包括位于衬底和金属插塞之间的硅化物层，其中金属插塞设置在硅化物层上。在衬底还包括位于密封环区域和电路区域之间的组件隔离区域的一些实施例中，半导体结构还包括设置在组件隔离区域中的一个或多个介电层中的伪通孔以及设置在衬底和组件隔离区域中的伪通孔之间的第二金属插塞。在另一个实施例中，第二金属插塞与伪通孔隔离。
在另一示例方面，本发明针对一种半导体结构。该半导体结构包括：衬底，具有围绕电路区域的密封环区域；介电层，设置在衬底上；以及连接结构，设置在密封环区域中的介电层中，其中，连接结构包括堆叠配置的金属层。半导体结构还包括设置在衬底和密封环区域中的连接结构之间的第一金属插塞，其中每个第一金属插塞包括钴芯和围绕钴芯的导电阻挡层，其中钴芯在截面图中具有至少两个台阶。半导体结构还包括第一金属通孔，该第一金属通孔设置在第一金属插塞上并且将第一金属插塞连接至连接结构。
在半导体结构的实施例中，第一金属插塞中的至少一个包括从顶视图观察围绕电路区域的环结构。在另一实施例中，半导体结构还包括位于衬底和密封环区域中的连接结构之间的第一栅极结构，其中第一金属插塞和第一栅极结构以交替的方式设置。在衬底还具有位于密封环区域和电路区域之间的组件隔离区域的另一实施例中，半导体结构还包括位于组件隔离区域中的衬底上方的第二金属插塞和第二栅极结构。在又一个实施例中，至少一个第一金属通孔配置为围绕电路区域的环结构。
在又一个示例方面中，本发明针对一种半导体结构。该半导体结构包括：衬底，具有围绕电路区域的第一密封环区域和第二密封环区域；介电层，设置在衬底上；以及多个密封环，配置在第一密封环区域和第二密封环区域的每个中。每个密封环包括：连接结构，设置在介电层中并且具有互连金属层的堆叠件；金属插塞，设置在衬底和连接结构之间，其中，金属插塞包括具有至少三个部分的金属芯，并且随着远离衬底，三个部分变宽；以及金属通孔，设置在金属插塞上，并且将金属插塞连接至连接结构。
在一些实施例中，金属插塞包括位于金属芯和围绕金属插塞的第一介电层之间的导电粘合促进件，其中三个部分中的最顶部位于导电粘合促进件之上。在一些实施例中，金属芯包括钴。在一些实施例中，金属插塞配置为围绕电路区域的环结构。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体结构，包括：
衬底，具有密封环区域和电路区域；
一个或多个介电层，设置在所述衬底上；
连接结构，设置在所述密封环区域中的所述一个或多个介电层中，其中，所述连接结构包括金属层的堆叠件和连接所述金属层的堆叠件的金属通孔；以及
金属插塞，设置在所述衬底和所述密封环区域中的所述连接结构之间，其中，所述金属插塞在截面图中具有多台阶轮廓。
2.根据权利要求1所述的半导体结构，其中，从顶视图观察，所述金属插塞包括围绕所述电路区域的环结构。
3.根据权利要求1所述的半导体结构，其中，从顶视图观察，所述金属插塞包括围绕所述电路区域的多个段。
4.根据权利要求1所述的半导体结构，还包括：
通孔条，设置在所述金属插塞上并且将所述金属插塞连接至所述连接结构。
5.根据权利要求1所述的半导体结构，还包括：
多个通孔，设置在所述金属插塞上并且将所述金属插塞连接至所述连接结构。
6.根据权利要求1所述的半导体结构，还包括：
栅极结构，邻近所述金属插塞并且设置在所述衬底和所述密封环区域中的所述连接结构之间。
7.根据权利要求6所述的半导体结构，还包括：
通孔条，设置在所述栅极结构上并且将所述栅极结构连接至所述连接结构。
8.根据权利要求1所述的半导体结构，其中，所述金属插塞包括与所述金属插塞的侧壁上的第一介电层直接接触的导电粘合促进件，其中，所述金属插塞的顶部延伸得比所述导电粘合促进件高。
9.根据权利要求1所述的半导体结构，还包括：
硅化物层，位于所述衬底和所述金属插塞之间，其中，所述金属插塞设置在所述硅化物层上。
10.根据权利要求1所述的半导体结构，其中，所述衬底还包括位于所述密封环区域和所述电路区域之间的组件隔离区域，所述半导体结构还包括：
伪通孔，设置在所述组件隔离区域中的所述一个或多个介电层中；以及
第二金属插塞，设置在所述衬底和所述组件隔离区域中的所述伪通孔之间。
11.根据权利要求10所述的半导体结构，其中，所述第二金属插塞与所述伪通孔隔离。
12.一种半导体结构，包括：
衬底，具有围绕电路区域的密封环区域；
介电层，设置在所述衬底上；
连接结构，设置在所述密封环区域中的所述介电层中，其中，所述连接结构包括堆叠配置的金属层；
第一金属插塞，设置在所述衬底和所述密封环区域中的所述连接结构之间，其中，每个所述第一金属插塞包括钴芯和围绕所述钴芯的导电阻挡层，其中，所述钴芯在截面图中具有至少两个台阶；以及
第一金属通孔，设置在所述第一金属插塞上并且将所述第一金属插塞连接至所述连接结构。
13.根据权利要求12所述的半导体结构，其中，从顶视图观察，所述第一金属插塞中的至少一个包括围绕所述电路区域的环结构。
14.根据权利要求12所述的半导体结构，还包括位于所述衬底和所述密封环区域中的所述连接结构之间的第一栅极结构，其中，所述第一金属插塞和所述第一栅极结构以交替的方式设置。
15.根据权利要求14所述的半导体结构，其中，所述衬底还具有位于所述密封环区域和所述电路区域之间的组件隔离区域，所述半导体结构还包括位于所述组件隔离区域中的所述衬底上方的第二金属插塞和第二栅极结构。
16.根据权利要求12所述的半导体结构，其中，所述第一金属通孔中的至少一个配置为围绕所述电路区域的环结构。
17.一种半导体结构，包括：
衬底，具有围绕电路区域的第一密封环区域和第二密封环区域；
介电层，设置在所述衬底上；以及
多个密封环，配置在所述第一密封环区域和所述第二密封环区域的每个中，其中，每个所述密封环包括：
连接结构，设置在所述介电层中并且具有互连金属层的堆叠件，
金属插塞，设置在所述衬底和所述连接结构之间，其中，所述金属插塞包括具有至少三个部分的金属芯，并且随着远离所述衬底，所述三个部分变宽，和
金属通孔，设置在所述金属插塞上，并且将所述金属插塞连接至所述连接结构。
18.根据权利要求17所述的半导体结构，其中，所述金属插塞包括位于所述金属芯和围绕所述金属插塞的第一介电层之间的导电粘合促进件，其中，所述三个部分中的最顶部位于所述导电粘合促进件之上。
19.根据权利要求17所述的半导体结构，其中，所述金属芯包括钴。
20.根据权利要求17所述的半导体结构，其中，所述金属插塞配置为围绕所述电路区域的环结构。
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