CN218069837U - 半导体结构 - Google Patents

Abstract

一种半导体结构，包括设置在半导体基底上方的介电层；以及形成于介电层中且分布于多个金属层中的密封环结构。密封环结构还包括金属层的第一金属线，设置在第一区域中且沿第一方向纵向取向；金属层的第二金属线设置于第二区域中且沿第一方向纵向取向；以及金属层的金属条设置于第一区域中且沿第二方向纵向取向，金属条连接第一金属线。

Description

半导体结构

技术领域

本实用新型实施例涉及一种半导体结构，尤其涉及一种设有包括性能增强环的密封环结构的半导体结构。

背景技术

在半导体技术中，通过各种制造步骤加工半导体晶片以形成集成电路(integrated circuit；IC)。通常，在同一半导体晶片上形成多个电路或集成电路裸片。接着切割晶片以切出形成在上方的电路。为了保护电路免受水气而劣化、离子污染和切割工艺的影响，每个电路芯片周围都形成了一个密封环。此密封环是在制造包含电路的许多层的期间形成的，包括前端(front-end-of-line；FEOL)加工和后端加工(back-end-of-line；BEOL)。前端包括在半导体基底上形成晶体管、电容器、二极管及/或电阻器。后端包括形成金属层内连线和通孔，为前端的元件提供布线。

尽管现有的密封环结构和制造方法通常足以满足其预期目的，但仍需要改进。举例而言，由于电路的临界尺寸和金属布线密度的缩小，对更佳的结构强健性和线密度的需求增加。密封环的结构强健性和线密度都是影响集成电路制造工艺的关键因素，尤其是切割工艺和化学机械平坦化(chemical mechanical planarization；CMP)工艺。改进的密封环品质(例如更好的结构强健性和提高的线密度)将改善密封环的设计功能和制造加工性。因此，需要在这些领域进行改良以及对密封环进行其他改良。

实用新型内容

本实用新型的目的在于提出一种半导体结构，以解决上述至少一个问题。

本实用新型实施例提供一种半导体结构，包括：设置在半导体基底上方的介电层；以及形成于介电层中且分布于多个金属层中的密封环结构。密封环结构还包括金属层的第一金属线，设置在第一区域中且沿第一方向纵向取向；金属层的第二金属线设置于第二区域中且沿第一方向纵向取向；以及金属层的金属条设置于第一区域中且沿第二方向纵向取向，金属条连接第一金属线。

本实用新型实施例提供一种半导体结构，包括：具有电路区域及围绕电路区域的密封环区域的基底；设置在基底上方的介电层；以及设置在密封环区域内且形成在介电层中的密封环结构。密封环结构包括第一密封环和第二密封环，分别包括金属线。金属线通过金属条水平连接，且通过通孔垂直连接。密封环结构亦包括设置在第一密封环和第二密封环之间的一组性能增强环(PER)。这些性能增强环彼此未连接且相互分隔开。每个性能增强环的第一宽度小于每个金属线的第二宽度。

根据本实用新型其中的一个实施方式，多条所述第一金属线分别具有一第一宽度，多条所述第二金属线分别具有一第二宽度，且该第一宽度大于该第二宽度。

根据本实用新型其中的一个实施方式，该第二区域不具有多个所述金属条。

根据本实用新型其中的一个实施方式，多个所述金属条的每一者沿该第二方向横跨于相邻两条第一金属线之间；该第二方向垂直于该第一方向；多个所述金属条连接每隔一个的多条所述第一金属线；多个所述金属条是沿一第一金属条线设置的多个第一金属条；该半导体结构还包括多个第二金属条，沿平行于该第一金属条线的一第二金属条线设置；以及多个所述第二金属条连接未被多个所述第一金属条连接的多条所述第一金属线。

根据本实用新型其中的一个实施方式，还包括该金属层的多条第三金属线，设置于一第三区域中且沿该第一方向纵向取向，其中多条所述第三金属线各自的一宽度与多条所述第一金属线的每一者的一宽度相同，其中多条所述第二金属线设置在多条所述第一金属线和多条所述第三金属线之间。

根据本实用新型其中的一个实施方式，一基底，具有一电路区域及围绕该电路区域的一密封环区域；多个介电层，设置在该基底上方；以及一密封环结构，设置在该密封环区域内且形成在多个所述介电层中，其中该密封环结构包括：一第一密封环和一第二密封环，分别包括多条金属线，多条所述金属线通过多个金属条水平连接，且通过多个通孔垂直连接；以及多个性能增强环，设置在该第一密封环和该第二密封环之间，多个所述性能增强环彼此未连接且相互分隔开，多个所述性能增强环的每一者的一第一宽度小于多条所述金属线的每一者的一第二宽度。

根据本实用新型其中的一个实施方式，在一俯视图中，相邻的多个所述性能增强环之间的一第一距离小于相邻的多条所述金属线之间的一第二距离，该第一距离与该第二距离的比值为0.15至0.25，且该第二宽度与该第一宽度的比值介于2和6之间的范围内。

根据本实用新型其中的一个实施方式，多个所述性能增强环是一第一组性能增强环，其中半导体结构还包括：一第三密封环，包围该第二密封环；以及一第二组性能增强环，位于该第二密封环和该第三密封环之间，其中该第一组性能增强环包括一第一数量的性能增强环，该第二组性能增强环包括一第二数量的性能增强环，且该第一数量大于该第二数量。

根据本实用新型其中的一个实施方式，还包括：一第四密封环，包围第三密封环；以及一第三组性能增强环，位于该第三密封环和该第四密封环之间，其中该第三组性能增强环包括等于该第二数量的一第三数量的性能增强环。

根据本实用新型其中的一个实施方式，该组性能增强环不与多个所述金属条接触。

本实用新型实施例提供一种半导体结构的制造方法，包括：提供具有电路区域和围绕电路区域的密封环区域的半导体基底；在半导体基底上形成介电层；在介电层中形成金属层。将金属层图案化以包括电路区域中的第一金属线；设置于密封环区域的第一区域中且沿第一方向纵向取向的第二金属线；设置于密封环区域的第二区域中且沿第一方向纵向取向的金属层的第三金属线；以及设置于密封环区域的第一区域中且沿第二方向纵向取向的金属层的金属条。每个金属条横跨在相邻两条第二金属线之间。第三金属线通过介电层彼此分隔开。

附图说明

根据以下的详细说明并配合所附附图以更好地了解本公开实施例的概念。应注意的是，根据本产业的标准惯例，附图中的各种特征未必按照比例绘制。事实上，可能任意地放大或缩小各种特征的尺寸，以做清楚的说明。在通篇说明书及附图中以相似的标号标示相似的特征。

图1是根据本公开各个方面的具有密封环结构的集成电路裸片的俯视图。

图2是根据本公开各个方面的沿图1的线A-A的包括密封环区域的集成电路裸片的实施例的剖视图。

图3是根据本公开各个方面的图1的区域B中的集成电路裸片的俯视图。

图4是根据本公开各个方面的用于计算集成电路裸片中的特性增强环的配置的方法的流程图。

图5是根据本公开各个方面的图4的区域B中的集成电路裸片的俯视图。

图6是根据本公开各个方面的具有密封环结构的集成电路裸片的实施例的俯视图。

图7是根据本公开各个方面的用于形成具有特性增强环的集成电路裸片的方法的流程图。

图8、图9、图10、图11、图12、图13、图14和图15是根据一个实施例的根据图7中的方法的制造工艺期间，图1中的集成电路裸片在密封环区域中沿线A-A的剖视图。

附图标记如下：

100:半导体结构

150:电路元件

200:密封环结构

202:基底

204:隔离结构

208,208’:虚设栅极

209:虚设栅极通孔

210:中间层

214,214’:金属插塞

215:通孔

220:性能增强结构

222,222a,222b,222c:性能增强环

224,226,228:群组

224’:区域

240,242,244,246:密封环

250:连接结构

251,251-1,251-2,251-3,251-4:金属线

252:通孔

253:介电层

254:金属条

254A,254B:金属条线

255:介电层

260,262:钝化层

261,263:沟槽

264:铝垫

266:薄层

313,315:沟槽

400:方法

402,404,406,408:步骤

700:方法

702,704,706,708,710,712:操作

A-A,B-B:线

B:区域

d₁,d₂,d₃,d₄,d₅,d₆,d₇,d₈,d₉,d₁₀:距离

H₀,H₀’:高度

h₁,h₂,h₃,h₄,h₅:高度

p₁,p₂,p₃:间距

W₁,W₂,W₃,W₄,W₅:宽度

具体实施方式

以下的公开内容提供许多不同的实施例或范例以实施本公开实施例的不同特征。在本公开所述的各种范例中可重复使用参考标号及/或字母。这些重复是为了简洁及清楚的目的，本身并不表示所公开的各种实施例及/或配置之间有任何关系。此外，以下叙述构件及配置的特定范例，以简化本公开实施例的说明。当然，这些特定的范例仅为示范并非用以限定本公开实施例。举例而言，在以下的叙述中提及第一特征形成于第二特征上或上方，即表示其可包括第一特征与第二特征是直接接触的实施例，亦可包括有附加特征形成于第一特征与第二特征之间，而使第一特征与第二特征可能未直接接触的实施例。此外，本公开可以在各种范例中重复标号及/或字母。这种重复是为了简单和清楚的目的，且其本身并不限定所述的各种实施例及/或配置之间的关系。

此外，在此可使用与空间相关用词。例如“底下”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，以便于描述附图中示出的一个元件或特征与另一个(些)元件或特征之间的关系。除了在附图中示出的方位外，这些空间相关用词意欲包括使用中或操作中的装置的不同方位。装置可能被转向不同方位(旋转90度或其他方位)，且在此使用的空间相关词也可依此做同样的解释。另外，当使用“大约”、“近似”等用语来说明数字或数字范围时，除非另有说明，否则根据本技术领域中技术人员根据本公开所记载的具体技术所述的知识，此用语包括在此数字的某些变化(例如+/-10％或其他变化)内的数字。举例而言，用语“约5nm”可以涵盖从4.5nm到5.5nm、从4.0nm到5.0nm等的尺寸范围。

本公开一般而言是有关于半导体结构和制造工艺，且更具体地有关于半导体密封环结构。在本公开的一些实施例中，密封环结构包括性能增强结构(property enhancingstructure；PES)。性能增强结构提高了密封环在切割期间承受应力的能力，提高了密封环的制造加工性。在本实施例中，性能增强结构包括围绕电路裸片的环(例如金属环)或环状结构。在一些实施例中，性能增强结构包括设置在密封环的部分(子环)之间的多组(例如三组)环。以这种方式形成性能增强结构增加了结构的强健性。如此形成的性能增强结构亦基本上平衡了各种工艺期间的形貌负载，进而减少或消除了化学机械平坦化(CMP)工艺期间密封环区域中的凹陷。本技术领域中技术人员应当理解可容易地使用本公开作为设计或修改用于进行相同目的及/或实现本公开介绍的实施例的相同优点的其他工艺和结构的基础。

现在参照图1，示出半导体结构(或半导体装置)100的俯视图，其包括被密封环结构200包围的一或多个电路元件150(例如晶体管、电阻器、电容器、存储器等)。图2示出半导体结构100的实施例沿图1的线A-A的剖视图，且图3和图5示出根据各种实施例的半导体结构100的部分B的放大俯视图。

参照图2，半导体结构100包括基底202。在本实施例中，基底202为硅基底。在各种实施例中，基底202可替代地包括其他半导体材料，例如锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或前述的组合。基底202可以包括例如P井及/或N井的掺杂有源区。基底202亦可以进一步包括其他特征，例如掩埋层及/或外延层。此外，基底202可以是绝缘体上半导体，例如绝缘体上硅(silicon oninsulator；SOI)。在其他实施例中，半导体基底202可以包括掺杂外延层、梯度半导体层，及/或还可以包括覆盖不同类型的其他半导体层的半导体层，例如硅锗层上的硅层。在其他范例中，化合物半导体基底可以包括多层硅结构或多层化合物半导体结构。有源区可以被配置为N型金属氧化物半导体(N-Metal-Oxide-Semiconductor；NMOS)装置(例如n通道场效晶体管(N-Channel Field Effect Transistor；nFET))或P型金属氧化物半导体(P-Metal-Oxide-Semiconductor；PMOS)装置(例如p通道场效晶体管(p-Channel Field EffectTransistor；pFET))。基底202可以包括下方层、装置、接面和其他特征(未图示)。

基底202包括密封环区域，密封环结构200形成在此密封环区域上方。基底202还包括电路区域，电路元件150形成在此电路区域上方。基底202还包括密封环区域与电路区域之间的组件隔离区域以及围绕密封环区域的切割线区域。在切割期间，半导体结构100被沿着切割线区域切割(例如使用切割锯或激光)，进而形成具有被组件隔离区域以及密封环结构200围绕的电路元件150的装置或半导体芯片(或集成电路裸片)。

密封环区域还包括两个子密封环区域，第一子密封环区域和第二子密封环区域。第一子密封环区域位于第二子密封环区域和组件隔离区域之间。在本实施例中，第一子密封环区域比第二子密封环区域更宽。举例而言，第二子密封环区域的宽度可以第一子密封环区域的宽度的约70％到约90％。第二子密封环区域比组件隔离区域更宽。举例而言，组件隔离区域的宽度可以是第二子密封环区域的宽度的约70％到约90％。在一些实施例中，组件隔离区域的宽度可介于约5微米到约6微米的范围内，第一子密封环区域的宽度可介于约8微米到约10微米的范围内，且第二子密封环区域的宽度可介于约6微米到约8微米的范围内。

密封环240和242形成在第一子密封环区域中。密封环244和246形成在第二子密封环区域中。密封环结构200包括密封环240、242、244和246。密封环240比密封环242、244和246更宽，因此可以被称为主密封环。密封环244和246具有大致相同的宽度。密封环242比密封环240、244和246更窄。从俯视图来看，密封环246包围(或围绕)密封环244，密封环244又包围密封环242，密封环242进一步包围密封环240，密封环240包围电路裸片150。具有多个循环的密封环可确保内部密封环在切割(例如裸片锯切)期间免受裂缝的影响。举例而言，第二子密封环区域中的密封环246、244保护第一子密封环区域中的密封环242、240免受切割期间可能发生的损坏。

密封环240和密封环242之间的第一空间由沿X方向的距离d_l定义，密封环242和密封环244之间的第二空间由沿X方向的距离d₂定义，且密封环244与密封环246之间的第三空间由沿X方向的距离d₃定义。距离d₁、d₂和d₃可根据密封环结构200的设计要求来决定。在一些实施例中，距离d₁、d₂和d₃可以相同或不同。在本实施例中，距离d₁大于距离d₂，而距离d₃等于距离d₂。距离d₁、d₂和d₃均小于密封环240、242、244或246的宽度。密封环之间的此种间距进一步吸收应力且减少应力对密封环240、242、244和246的影响。由于第一空间比第二空间和第三空间宽，即距离d₁大于距离d₂和d₃，因此效果对于主密封环240尤其显著。

密封环240、242、244和246中的每一者可以包括设置在基底202上的一或多个金属插塞214。即使图2未示出，基底202包括有源区(例如N⁺或P⁺掺杂区)，一或多个金属插塞214设置在此有源区上方。在一些实施例中，每个金属插塞214形成为具有随着金属插塞214的高度增加而变得更宽的多个部分的多阶轮廓。具有多阶轮廓改善了金属插塞214的金属填充且消除了金属插塞214中的接缝及/或空隙。这大幅地增强了密封环结构200和基底202之间的机械连接。

密封环240、242、244和246中的每一者包括连接结构250，此连接结构250包括相互堆叠的多层金属线251。金属线251通过金属条254(如图3所示)水平连接且通过金属通孔252垂直连接。金属线251、金属条254和金属通孔252可以包括铜、铜合金或其他导电材料，且可以使用单镶嵌或双镶嵌工艺形成。金属线251、金属条254和金属通孔252中的每一者可以包括围绕金属芯(例如铜)的导电阻挡层(例如TiN或TaN)。密封环240、242、244和246中的每一者还包括将金属插塞214连接到连接结构250的通孔215。在一实施例中，通孔215包括钨。在替代实施例中，通孔215包括钨、钴、钛、钽、钌或前述的组合。在一实施例中，每条金属线251形成为环绕电路区的环或环状结构(例如大致为方形环)。换言之，每条金属线251形成封闭结构，且沿电路元件150所占据的区域边缘延伸。在本实施例中，环或环状结构是指封闭结构，其可以是矩形、正方形、大致矩形、大致正方形或其他多边形形状。在本实施例中，每个密封环240和244(主密封环)还包括设置在连接结构250上的铝垫264。

在一些实施例中，密封环240、244和246还包括虚设栅极208和将虚设栅极208连接到连接结构250的虚设栅极通孔209。半导体结构100还包括在基底202上方的中间层210，其延伸穿过电路区域、组件隔离区域、密封环区域和切割线。在组装隔离区域中，半导体结构100包括设置在隔离结构(例如浅沟槽隔离)204上的多个金属插塞214'和多个虚设栅极208'。隔离结构204可以包括氧化硅、氮化硅、氮氧化硅、其他适合的隔离材料(例如包括硅、氧、氮、碳或其他适合的隔离组成)或前述的组合。隔离结构204可以包括不同的结构，例如浅沟槽隔离(shallow trench isolation；STI)结构及/或深沟槽隔离(deep trenchisolation；DTI)结构。金属插塞214、214'和虚设栅极208、208'至少部分地设置在中间层210中。在密封环区域和组件隔离区域中具有多个虚设栅极208和208'可减少在装置100的化学机械平坦化工艺期间密封环区域中的凹陷。可以通过沉积各种材料层和蚀刻/图案化各种材料层以形成栅极结构来形成虚设栅极208和208'。每个虚设栅极208和208'可以包括虚设栅极介电层(例如具有二氧化硅、氮氧化硅、高介电常数(high-k)介电层及/或其他材料的层)和虚设栅极电极层(例如具有多晶硅或金属材料的薄层)。可以使用先栅极工艺或后栅极工艺来形成虚设栅极208、208'。中间层210可以包括一或多种介电材料，例如氧化硅、氮化硅或其他适合的材料。可以使用化学气相沉积(chemical vapor deposition；CVD)、原子层沉积(atomic layer deposition；ALD)或其他适合的工艺来沉积中间层210。

半导体结构100还包括位在中间层210上方的介电层253的堆叠和在介电层253上方的介电层255的堆叠。连接结构250设置在(或嵌入)介电层253和255中。在一实施例中，介电层253由低介电常数(low-k)介电材料形成。举例而言，介电层253的介电常数(k值)可低于约3.0，甚至低于约2.5，因此可被称为极低介电常数(extreme low-k；ELK)介电层253。在一实施例中，介电层253包括氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(tetraethoxysilane；TEOS)形成的氧化物、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass；BPSG)、低介电常数介电材料、其他适合的介电材料或前述的组合。在一实施例中，介电层255可以由未掺杂的硅酸盐玻璃(Undopedsilicate glass；USG)形成，以改善机械性能且防止水分渗透。

半导体结构100还包括位于介电层255上方的钝化层260和位于钝化层260上方的另一钝化层262。每个铝垫264包括设置在钝化层260上方的顶部和穿透钝化层260且电性连接到连接结构250的底部。在范例中，每个铝垫264的顶部可以具有介于约3微米到约4微米的宽度，且每个铝垫264的底部可以具有介于约1.5微米至约2微米的宽度。

在一实施例中，每个铝垫264形成为环绕电路区域的环形。因此，多个铝垫264也可被统称为铝垫264。铝垫264可以与暴露在集成电路裸片的顶面上的接合垫(未图示)同时形成。钝化层262设置在钝化层260和铝垫264上方。钝化层260和262可以由氧化物、氮化物及前述的组合形成，且可以由相同或不同的材料来形成。

沟槽261设置在第一子密封环区域和第二子密封环区域之间的钝化层262中。在切割线和第二子密封环区域之间的钝化层262中提供另一沟槽263。在一实施例中，沟槽261和263中的每一者形成为围绕电路区域的环形。双沟槽261和263的有利特征是有助于阻止在切割期间可能出现在切割线中的裂纹扩散。如果裂纹传播穿过沟槽261，则沟槽263有助于进一步降低裂纹的应力。在一实施例中，沟槽261和263中的每一者被设计为具有介于约1.5微米至约2微米的宽度。循环的密封环246、244、242和240以及双沟槽263和261提高了密封环结构200的操作可靠性。

在一些实施例中，半导体结构100还包括薄层266，其设置在钝化层262上方且在组件隔离区域和第一子密封环区域中延伸。在一实施例中，薄层266包括例如有机聚酰亚胺的材料，且提供应力缓冲以在封装组装之后保护电路裸片。薄层266是选择性的且在替代实施例中可以从半导体结构100中省略。

密封环(例如242、244等)的金属结构与性能增强环(property enhancing ring；PER)(例如224)的金属结构之间的差异将参照图3的俯视图进一步说明。参照图3，金属线251相互平行，且通过金属条254连接。金属线251通过金属条254连接以承受更强的应力，且加强金属环240、242、244和246的结构强健性。金属条254不连续地设置成各种组，且每组金属条在与金属线251的纵向方向(Y方向)不同的方向(X方向)上沿一线排列。每组金属条254可以被视为沿与金属线251的纵向方向不同的方向来纵向定向的不连续金属线。因此，作为不连续金属线的每组金属条254被称为金属条线，例如金属条线254A、254B等。在本实施例中，不连续的金属条线垂直于金属线251。每条不连续的金属条线连接每隔一个的金属线251且与其垂直。相邻的金属条线连接不同的金属线251。举例而言，金属条线254A连接金属线251-1和金属线251-2以及金属线251-3和金属线251-4，但留下金属线251-2和金属线251-3未连接。相似地，金属条线254B连接金属线251-2和金属线251-3，但使金属线251-1与金属线251-2未连接，金属线251-3与金属线251-4未连接。金属条254横跨由金属条254所连接的金属线251之间的空间。金属条254在形成金属线251的相同工艺期间形成，且包括与金属线251相同的材料。

金属条254可以沿X方向具有相同或不同的长度。在本实施例中，如图3所示，密封环244和密封环246中最内侧的两条金属线251之间的金属条254具有间距p₂，其中间距p₂大于其余的金属线251的间距p₁。金属条线可以具有相同或不同的线间距。在本实施例中，金属条线具有一致的间距p₃，间距p₃大于间距p₂，其中间距p₃是沿Y方向从金属条线254A的中心到金属条线254B的中心来测量。金属线251可以具有相同的宽度或不同的宽度。举例而言，密封环244中的最外侧金属线251具有宽度W₁，且密封环242中的最内侧金属线251具有不同于(例如小于)宽度W₁的宽度W₂。在本实施例中，金属线251具有与金属线251的最窄宽度相同的宽度W₂。

在一般的电路裸片中，密封环结构和钝化层中的沟槽用于减轻或减缓装置的机械应力，进而防止裂纹的形成或一旦裂纹形成则阻止裂纹的传播。然而，在许多情况下，需要进一步提高结构强健性，以更好地解决包括裂纹在内的相关问题，尤其是在装置尺寸不断缩小的情况下。本实施例的密封环结构解决了这些问题。举例而言，本实施例的密封环结构包括性能增强结构(PES)以增加结构的强健性。性能增强结构由设置在密封环结构的部分之间的一或多组性能增强环(PER)所形成，其中每组包括一或多个性能增强环。性能增强结构将在下方参照图2至图15详细解释。

仍参照图2，半导体结构100还包括具有一或多个性能增强环222的性能增强结构220。性能增强环222成组地设置在密封环结构200的部分之间。举例而言，性能增强环222被分成设置在密封环240和242之间的群组224、设置在密封环242和244之间的群组226以及设置在密封环244和246之间的群组228。为了便于参照，在群组224、226和228中的性能增强环222被分别标示为222a、222b和222c。除非明确说明，性能增强环222的标示不表示性能增强环之间具有任何区别。

每组性能增强环222可以包括相同数量或不同数量的性能增强环222。举例而言，群组224中的第一数量的性能增强环222a多于群组226中的第二数量的性能增强环222b和群组228中第三数量的性能增强环222c。在另一范例中，第二数量等于第三数量。在本实施例中，第一数量是第二数量或第三数量的五倍以实现所设计的功能。每组可以包括一或多个性能增强环。在本实施例中，群组224包括十个性能增强环222a，群组226包括两个性能增强环222b，群组228包括两个性能增强环222c。如图2所示，性能增强环222沿Z方向的高度H₀与密封环240、242、244和246的高度H₀'相同或大致相同。如此配置性能增强环222以增强结构强健性并为后续工艺提供良好的图案密度和良好的形貌。以下参照图4和图5解释设计性能增强结构220的细节。

群组224、226和228中的性能增强环222的配置由如图4所示的方法400中的多个步骤来决定。在步骤402，参照图4和图5，每个性能增强环222的宽度W₃由工艺要求(例如光刻限制、工艺简易性及/或准确性)来决定。宽度W₃被设计成比宽度W₁或宽度W₂更窄。在一实施例中，宽度W₂与宽度W₃的比率介于约2和约6之间。在另一实施例中，宽度W₂与宽度W₃的比率介于约3和约4之间。在又一范例中，宽度W₃介于约40nm和约80nm之间，且宽度W₂介于约0.15μm和约0.25μm之间。在一个范例中，宽度W₃是通过光刻可实现的最小宽度W_s。在不同的范例中，宽度W₃大于可实现的最小宽度W_s以平衡工艺简易性。在一些实施例中，性能增强环222可以具有相同的宽度或不同的宽度。在一些实施例中，相同群组中的性能增强环222可以具有相同的宽度，而不同群组中的性能增强环222可以具有不同的宽度。在本实施例中，群组224中的性能增强环222a、群组226中的性能增强环222b和群组228中的性能增强环222c具有相同的宽度W₃，其等于最小可实现宽度W_s。

在步骤404，方法400决定群组228中最近的性能增强环222a之间的距离d₄，如图5所示。在本实施例中，距离d₄首先被设定为光刻技术可实现的最小距离d_s，且在下方详细说明的步骤406中进一步地调整。替代地，距离d₄可以大于最小可实现距离d_s。

在步骤406，仍参照图4和图5，方法400决定性能增强环222a和相邻金属线251之间的距离d₅和d₆，进而决定群组228中性能增强环222a的数量。在一些实施例中，距离d₅和d₆都大于距离d₄但小于宽度W₃和距离d₄的总和，这表示距离d₅或距离d₆不足以插入另一个性能增强环222a。在本实施例中，距离d₅和d₆以及性能增强环222a的数量是先以距离d₄等于可实现的最小距离d_s来决定的，随后再调整性能增强环222a的位置，使其均匀分布在距离群组228最近的两条金属线251之间。换言之，距离d₄与距离d₅和距离d₆相同。在此配置中，距离d₄大于最小可实现距离d_s。在一些实施例中，距离d₄小于间距p₁。在一范例中，距离d₄是间距p₁的约40％到约60％。在另一范例中，距离d₄与间距p₁的比值为约0.15至约0.25。在又一范例中，距离d₄介于约70nm到约110nm的范围内。群组228的线密度LD大于电路元件150中的线密度LD₂。

在步骤408，仍参照图4和图5，方法400对群组226中的性能增强环222b重复步骤402到406。举例而言，方法400使用与群组228相同的工艺来计算群组226中的性能增强环222b之间的距离d₇。在本实施例中，距离d₂与距离d₃相同，距离d₇与距离d₄相同。换言之，群组226中的性能增强环222b的配置与群组228中的性能增强环222c的配置相同。群组226的线密度LD'大于电路元件150中的LD₂的线密度。

方法400在步骤408进一步计算群组224中性能增强环222a的数量。最近的性能增强环222a之间的距离d₈被设置为与最小可实现距离d_s相同，使得性能增强环222a的线密度LD₁(如图5中的区域224'所示)大于电路元件150中的线密度LD₂。在本实施例中，性能增强环222a与最近的两条金属线251之间的距离d₉和距离d₁₀被设置为大于距离d₈以使线密度LD₃与线距离LD₂保持相同或大致相同。在一范例中，距离d₉大约是距离d₈的约2到约2.5倍。如果距离d₉及/或距离d₁₀小于或等于距离d₈，则线密度LD₃可能大于线密度LD₂，这对于后续工艺而言相较于线密度LD₃等于线密度LD₂的情况是较不想要的。在本实施例中，距离d₉和距离d₁₀均大于宽度W₃和距离d₈的总和，以满足线密度的需求。换言之，距离d₉和距离d₁₀大到足以在其中插入附加的性能增强环222a。然而，性能增强环222a和最近的通孔252之间的空间被设计为在没有性能增强环222a的情况下留空白以平衡线密度来用于后续工艺。线密度LD、LD'和LD₁用于增加密封环结构200的线密度LD₃，以便在后续工艺(例如化学机械平坦化)中获得更好的形貌。增加的线密度LD₃与线密度LD2相同或大致相同。

图6示出根据实施例的密封环区域中的半导体结构100的俯视图。在所示实施例中，由俯视图来看，性能增强环222的每个群组224、226和228形成为相互平行的矩形结构，其中矩形的角落由斜面取代。在本实施例中，各斜面与X方向夹45度角。群组224包围(或围绕)电路元件150，群组226包围群组224，且群组228包围群组226。虽然图6中未分别示出出群组224、226和228中的性能增强环222，但如图3和图5所示，性能增强环222形成为相互平行且平行于密封环240、242、244和246。在一实施例中，每个性能增强环222形成为围绕电路元件150的连续且闭合的结构(即环)。为了简洁起见，图6示出性能增强环的三个群组224、226和228，且省略了密封环240、242、244和246以及密封环结构的其他元件。应注意的是，性能增强环群组的数量不限于三个，举例而言，群组的数量可介于2到6之间。

图7示出根据本公开实施例的用于形成性能增强环222的方法700的流程图。可以在方法700之前、期间和之后提供附加的操作，且对于方法700的附加实施例，可以移动、取代或删除所述的一些操作。

在操作702，参照图7和图8，方法700在基底202上方沉积介电层210。已在以上段落参照图2介绍了介电层210的细节，因此在此不再赘述。

在操作704，仍参照图7和图8，方法700在中间层210和基底202中蚀刻出沟槽313和沟槽315。沟槽313具有宽度W3，且沟槽315具有宽度W1。操作704可以使用光刻在中间层210上方形成蚀刻掩模，接着通过蚀刻掩模来蚀刻中间层210和基底202，以形成沟槽313和315。光刻可以使用极紫外光(Extreme ultraviolet；EUV)光刻、深紫外光(Deep ultraviolet；DUV)光刻、浸没式光刻或其他光刻。蚀刻可以包括干式蚀刻、湿式蚀刻、反应离子蚀刻(reactive ion etching；RIE)及/或其他适合的工艺。举例而言，干式蚀刻工艺可以实施含氧气体、含氟气体(例如CF₄、SF₆、CH₂F₂、CHF₃及/或C₂F₆)、含氯气体(例如Cl₂、CHCl₃、CCl₄及/或BCl₃)、含溴气体(例如HBr及/或CHBr₃)、含碘气体、其他适合的气体及/或等离子体及/或前述的组合。举例而言，湿式蚀刻工艺可以包括在稀氢氟酸(diluted hydrofluoric acid；DHF)、氢氧化钾(KOH)溶液、氨、含氢氟酸(HF)、硝酸(HNO₃)及/或乙酸(CH₃COOH)的溶液或其他适合的湿式蚀刻剂中蚀刻。沟槽313和沟槽315可以各自形成为闭合环，例如图6中所示的性能增强环222的形状。操作704可以在密封环区域中(例如在介电层中)形成多个沟槽313和315。

在操作706，方法700(图7)将性能增强环222的第一层(例如1^st222)沉积到沟槽313中，如图9所示。性能增强环222的第一层穿透介电层210且进入基底202。性能增强环222的第一层可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)或其他金属，且可以通过化学气相沉积(CVD)、物理气相沉积(physical vapor deposition；PVD)、原子层沉积(ALD)、电镀或其他适合的工艺形成。此外，在操作706中形成金属插塞214。已在以上段落参照图2说明金属插塞214的细节，故在此不再赘述。

在操作708，参照图7和图9，方法700进行化学机械平坦化工艺以移除性能增强环222和金属插塞214的多余材料，使得性能增强环222的顶面与介电层210的顶面和金属插塞214的顶面共平面或大致共平面。化学机械平坦化工艺为后续的工艺准备半导体结构100，例如形成以下将详细解释的性能增强环222的附加层。

在操作710，参照图7和图10，方法700重复操作702至708以在性能增强环222的第一层上形成性能增强环222的附加层。举例而言，方法700在介电层210上沉积第一介电层253(例如1^st253)，在性能增强环222的第一层上方的第一介电层253中形成沟槽(未图示)中，在沟槽中沉积性能增强环222的第二层(例如2^nd222)，且进行第二化学机械平坦化以形成大致共平面的顶面。性能增强环222的第二层具有与性能增强环222的第一层相同或大致相同的所占面积，且在性能增强环222的第一层上方垂直对齐。第一介电层253具有沿Z方向测量的高度h₁。在形成性能增强环222的第二层期间，可以在金属插塞214上方的第一介电层253中形成通孔215。通孔215具有大于宽度W₃的宽度W₄。在一范例中，宽度W₄与宽度W₃的比值为约1.5至约3。

类似地，参照图11，方法700在第一介电层253上方形成第二介电层253(例如2^nd253)，其中嵌入有性能增强环222的第三层(例如3^rd222)。在形成性能增强环222的第三层期间，在第二介电层253中形成金属线251。第二介电层253具有沿Z方向测量的高度h₂。

接下来，参照图12，方法700进一步形成第三介电层253(例如3^rd253)，其中嵌入有性能增强环222的第四层(例如4^th222)。与第二介电层253不同，第三介电层253嵌入通孔252和金属线251。通孔252的宽度W₅大于宽度W₃。在一个范例中，宽度W₅介于约0.1μm和约0.3μm之间的范围内。在另一范例中，宽度W₅与宽度W₃的比值为约1.5至约7。在又一范例中，宽度W₅与宽度W₃的比值介于约2至约5之间的范围内。第三介电层253还包括金属条254，其与金属线251设置在第一水平面中。第一水平面不同于(例如平行于)设置通孔252的第二水平面。

工艺方面，用于性能增强环222的第四层的沟槽和用于通孔252以及金属线251的沟槽形成在第三介电层253中，接着由相应的材料填充沟槽。金属条254在与金属线251相同的工艺中形成。第三介电层253的高度h₃大于第二介电层253的高度h₂和第一介电层253的高度h₁。金属条254具有与金属层251相同的高度。金属条254的顶面和底面分别与金属层251的顶面和底面共平面。金属线251和金属条254具有与第三介电层253共平面的顶面。通孔252具有与第三介电层253的底面共平面的底面。

方法700重复步骤702至708以形成类似于图13所示的第三介电层253的附加层。介电层253的层数是根据电路元件150所需的层数来决定。在一范例中，半导体结构100包括3至6层介电层253，取决于个别电路设计。介电层253的不同层可以包括不同的材料。在本实施例中，介电层253的不同层包括相同的材料且在不同的步骤中形成。举例而言，第二介电层253在第一介电层253之后形成。

参照图14，方法700进一步在介电层253的各层上形成介电层255的第一层(例如1^st255，可称为第一介电层255)。在第一介电层255中形成一层性能增强环222和通孔252。介电层255的第一层具有高度h₄，其大于高度h₁和h₂。在一范例中，高度h₄与高度h₃大致相同。

接下来，参照图15，方法700形成嵌入性能增强环222层和金属线251的介电层255的第二层(例如2^nd255，可称为第二介电层255)。第二介电层255的高度h₅与高度h₄大致相同。方法700在形成金属线251的相同工艺中进一步在第二层介电层255中形成金属条254。金属条254、金属线251和介电层255的第二层的顶面是共平面的，而金属条254、金属线251和介电层255的第二层的底面是共平面的。与通孔252、金属层251和金属条254可以形成在一个介电层253中且位在不同的水平面中不同，每个介电层255包括金属线251、金属条254或通孔252。换言之，金属线251与金属条254位于介电层255的同一层，与介电层255设置有通孔252的的其他层不同。

接下来，方法700形成与介电层255的第一层和第二层类似的成对的介电层255，直到获得所需的层数。所需的层数等于依设计要求的电路元件150中的层数。在一范例中，半导体结构100包括4至10层的介电层255。不同层的介电层255可以包括不同的材料。在本实施例中，介电层255包括相同的材料且以不同的工艺形成。举例而言，介电层255的第二层在形成介电层255的第一层之后形成。

设置在介电层253和255的各层中的性能增强环222的各层形成性能增强环222。性能增强环222的每一层具有相同的组成、所占区域和宽度。图7至图15示出一个性能增强环222和邻接于性能增强环222的密封环的一部分的形成工艺。然而，方法700可以形成多个性能增强环222和密封环，例如性能增强环222a、222b、222c以及密封环240、242、244和246，如图2所示。

在操作712，方法700(图7)对半导体结构100进行进一步的制造。举例而言，方法700可以在介电层255上方形成钝化层260，在钝化层260上方形成铝垫264，在钝化层260、铝垫264和薄层266上方形成钝化层262。形成附加层的细节已配合图2来说明，因此在此不再赘述。

尽管不旨在进行限制，但本公开的实施例提供以下优点中的一或多者。举例而言，本公开的实施例在电路裸片中提供各种密封环结构，其具有设置在密封环的部分之间的一或多组性能增强环(PER)。每一组包括一或多个性能增强环，其被配置为围绕电路裸片的装置区域的环形。性能增强环提高了密封环在切割期间承受应力的能力。此外，在化学机械平坦化(CMP)工艺期间，性能增强环显著减少或消除了密封环区域中的凹陷。本公开的实施例可以容易地整合到现有的半导体制造工艺中。

在一范例方面，本公开有关于一种半导体结构。半导体结构包括设置在半导体基底上方的介电层；以及形成于介电层中且分布于多个金属层中的密封环结构。密封环结构还包括金属层的第一金属线，设置在第一区域中且沿第一方向纵向取向；金属层的第二金属线设置于第二区域中且沿第一方向纵向取向；以及金属层的金属条设置于第一区域中且沿第二方向纵向取向，金属条连接第一金属线。

在一些实施例中，第一金属线分别具有第一宽度，第二金属线分别具有第二宽度，且第一宽度大于第二宽度。

在一些实施例中，第二区域不具有金属条。

在一些实施例中，金属条的每一者沿第二方向横跨于相邻两条第一金属线之间，以及第二方向垂直于第一方向。

在一些实施例中，金属条连接每隔一个的第一金属线。

在一些实施例中，金属条是沿第一金属条线设置的第一金属条，此半导体结构还包括沿平行于第一金属条线的第二金属条线设置的第二金属条，以及第二金属条连接未被第一金属条连接的第一金属线。

在一些实施例中，此半导体结构还包括金属层的第三金属线，设置于第三区域中且沿第一方向纵向取向，其中第三金属线各自的宽度与第一金属线的每一者的宽度相同，其中第二金属线设置在第一金属线和第三金属线之间。

另一范例方面，本公开有关于一种半导体结构。此半导体结构包括具有电路区域及围绕电路区域的密封环区域的基底；设置在基底上方的介电层；以及设置在密封环区域内且形成在介电层中的密封环结构。密封环结构包括第一密封环和第二密封环，分别包括金属线。金属线通过金属条水平连接，且通过通孔垂直连接。密封环结构亦包括设置在第一密封环和第二密封环之间的一组性能增强环(PER)。这些性能增强环彼此未连接且相互分隔开。每个性能增强环的第一宽度小于每个金属线的第二宽度。

在一些实施例中，在俯视图中，相邻性能增强环之间的第一距离小于相邻金属线之间的第二距离。

在一些实施例中，第一距离与第二距离的比值为约0.15至约0.25。

在一些实施例中，第二宽度与第一宽度的比值介于2和6之间的范围内。

在一些实施例中，此组性能增强环是第一组性能增强环，其中半导体结构还包括：包围第二密封环的第三密封环以及位于第二密封环和第三密封环之间的第二组性能增强环。

在一些实施例中，第一组性能增强环包括第一数量的性能增强环，第二组性能增强环包括第二数量的性能增强环，且第一数量大于第二数量。

在一些实施例中，半导体结构还包括：包围第三密封环的第四密封环以及位于第三密封环和第四密封环之间的第三组性能增强环，其中第三组性能增强环包括等于第二数量的第三数量的性能增强环。

在一些实施例中，此组性能增强环不与金属条接触。

在又一范例方面，本公开有关于一种半导体结构的制造方法。此方法包括提供具有电路区域和围绕电路区域的密封环区域的半导体基底；在半导体基底上形成介电层；在介电层中形成金属层。将金属层图案化以包括电路区域中的第一金属线；设置于密封环区域的第一区域中且沿第一方向纵向取向的第二金属线；设置于密封环区域的第二区域中且沿第一方向纵向取向的金属层的第三金属线；以及设置于密封环区域的第一区域中且沿第二方向纵向取向的金属层的金属条。每个金属条横跨在相邻两条第二金属线之间。第三金属线通过介电层彼此分隔开。

在一些实施例中，第三金属线的每一者的宽度小于第二金属线的每一者的宽度。

在一些实施例中，第一方向垂直于第二方向。

在一些实施例中，此方法还包括：在密封环区域的第三区域中形成沿第一方向纵向取向的第四金属线；形成金属层的附加金属条，设置在密封环区域的第三区域中且沿第二方向纵向取向，其中金属条的每一者横跨在相邻两条第四金属线之间；以及在密封环区域的第四区域中形成沿第一方向纵向取向的第五金属线，其中第五金属线通过介电层彼此分隔开。

在一些实施例中，第五金属线包括比第三金属线更多数量的金属线。

以上概述了许多实施例的特征，使本公开所属技术领域中技术人员可以更加理解本公开的各实施例。本公开所属技术领域中技术人员应可理解，可以本公开实施例为基础轻易地设计或改变其他工艺及结构，以实现与在此介绍的实施例相同的目的及/或达到与在此介绍的实施例相同的优点。本公开所属技术领域中技术人员也应了解，这些相等的结构并未背离本公开的精神与范围。在不背离随附权利要求的精神与范围的前提下，可对本公开实施例进行各种改变、置换及变动。

Claims (10)

1.一种半导体结构，其特征在于，包括：

多个介电层，设置在一半导体基底上方；以及

一密封环结构，形成于多个所述介电层中且分布于多个金属层中，其中该密封环结构还包括：

一金属层的多条第一金属线，设置在一第一区域中且沿一第一方向纵向取向；

该金属层的多条第二金属线，设置于一第二区域中且沿该第一方向纵向取向；以及

该金属层的多个金属条，设置于该第一区域中且沿一第二方向纵向取向，多个所述金属条连接多条所述第一金属线。

2.如权利要求1所述的半导体结构，其特征在于，多条所述第一金属线分别具有一第一宽度，多条所述第二金属线分别具有一第二宽度，且该第一宽度大于该第二宽度。

3.如权利要求1所述的半导体结构，其特征在于，该第二区域不具有多个所述金属条。

4.如权利要求1所述的半导体结构，其特征在于：

多个所述金属条的每一者沿该第二方向横跨于相邻两条第一金属线之间；

该第二方向垂直于该第一方向；

多个所述金属条连接每隔一个的多条所述第一金属线；

多个所述金属条是沿一第一金属条线设置的多个第一金属条；

该半导体结构还包括多个第二金属条，沿平行于该第一金属条线的一第二金属条线设置；以及

多个所述第二金属条连接未被多个所述第一金属条连接的多条所述第一金属线。

5.如权利要求1所述的半导体结构，其特征在于，还包括该金属层的多条第三金属线，设置于一第三区域中且沿该第一方向纵向取向，其中多条所述第三金属线各自的一宽度与多条所述第一金属线的每一者的一宽度相同，其中多条所述第二金属线设置在多条所述第一金属线和多条所述第三金属线之间。

6.一种半导体结构，其特征在于，包括：

一基底，具有一电路区域及围绕该电路区域的一密封环区域；

多个介电层，设置在该基底上方；以及

一密封环结构，设置在该密封环区域内且形成在多个所述介电层中，其中该密封环结构包括：

一第一密封环和一第二密封环，分别包括多条金属线，多条所述金属线通过多个金属条水平连接，且通过多个通孔垂直连接；以及

多个性能增强环，设置在该第一密封环和该第二密封环之间，多个所述性能增强环彼此未连接且相互分隔开，多个所述性能增强环的每一者的一第一宽度小于多条所述金属线的每一者的一第二宽度。

7.如权利要求6所述的半导体结构，其特征在于，在一俯视图中，相邻的多个所述性能增强环之间的一第一距离小于相邻的多条所述金属线之间的一第二距离，该第一距离与该第二距离的比值为0.15至0.25，且该第二宽度与该第一宽度的比值介于2和6之间的范围内。

8.如权利要求6所述的半导体结构，其特征在于，多个所述性能增强环是一第一组性能增强环，其中半导体结构还包括：

一第三密封环，包围该第二密封环；以及

一第二组性能增强环，位于该第二密封环和该第三密封环之间，其中该第一组性能增强环包括一第一数量的性能增强环，该第二组性能增强环包括一第二数量的性能增强环，且该第一数量大于该第二数量。

9.如权利要求8所述的半导体结构，其特征在于，还包括：

一第四密封环，包围第三密封环；以及

一第三组性能增强环，位于该第三密封环和该第四密封环之间，其中该第三组性能增强环包括等于该第二数量的一第三数量的性能增强环。

10.如权利要求6所述的半导体结构，其特征在于，该组性能增强环不与多个所述金属条接触。

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