TWI817575B - 半導體結構及其製造方法 - Google Patents

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Abstract

一種半導體結構包括：設置在半導體基底上方的介電層；以及形成於介電層中且分佈於多個金屬層中的密封環結構。密封環結構更包括金屬層的第一金屬線，設置在第一區域中且沿第一方向縱向取向；金屬層的第二金屬線設置於第二區域中且沿第一方向縱向取向；以及金屬層的金屬條設置於第一區域中且沿第二方向縱向取向，金屬條連接第一金屬線。

Description

半導體結構及其製造方法
本揭露實施例是關於一種半導體結構及其製造方法，特別是關於一種設有包括性能增強環的密封環結構的半導體結構及其製造方法。
在半導體技術中，透過各種製造步驟加工半導體晶圓以形成積體電路(integrated circuit；IC)。通常，在同一半導體晶圓上形成多個電路或積體電路晶粒。接著切割晶圓以切出形成在上方的電路。為了保護電路免受水氣而劣化、離子污染和切割製程的影響，每個電路晶片周圍都形成了一個密封環。此密封環是在製造包含電路的許多層的期間形成的，包括前端(front-end-of-line；FEOL)加工和後端加工(back-end-of-line；BEOL)。前端包括在半導體基底上形成電晶體、電容器、二極體及/或電阻器。後端包括形成金屬層內連線和通孔，為前端的元件提供佈線。
儘管現有的密封環結構和製造方法通常足以滿足其預期目的，但仍需要改進。舉例而言，由於電路的臨界尺寸和金屬佈線密度的縮小，對更佳的結構強健性和線密度的需求增加。密封環的結構強健性和線密度都是影響積體電路製造製程的關鍵因素，尤其是切割製程和化學機械平坦化(chemical mechanical planarization；CMP)製程。改進的密封環品質(例如更好的結構強健性和提高的線密度)將改善密封環的設計功能和製造加工性。因此，需要在這些領域進行改良以及對密封環進行其他改良。
本揭露實施例提供一種半導體結構，包括：設置在半導體基底上方的介電層；以及形成於介電層中且分佈於多個金屬層中的密封環結構。密封環結構更包括金屬層的第一金屬線，設置在第一區域中且沿第一方向縱向取向；金屬層的第二金屬線設置於第二區域中且沿第一方向縱向取向；以及金屬層的金屬條設置於第一區域中且沿第二方向縱向取向，金屬條連接第一金屬線。
本揭露實施例提供一種半導體結構，包括：具有電路區域及圍繞電路區域的密封環區域的基底；設置在基底上方的介電層；以及設置在密封環區域內且形成在介電層中的密封環結構。密封環結構包括第一密封環和第二密封環，分別包括金屬線。金屬線透過金屬條水平連接，且透過通孔垂直連接。密封環結構亦包括設置在第一密封環和第二密封環之間的一組性能增強環(PER)。這些性能增強環彼此未連接且相互分隔開。每個性能增強環的第一寬度小於每個金屬線的第二寬度。
本揭露實施例提供一種半導體結構的製造方法，包括：提供具有電路區域和圍繞電路區域的密封環區域的半導體基底；在半導體基底上形成介電層；在介電層中形成金屬層。將金屬層圖案化以包括電路區域中的第一金屬線；設置於密封環區域的第一區域中且沿第一方向縱向取向的第二金屬線；設置於密封環區域的第二區域中且沿第一方向縱向取向的金屬層的第三金屬線；以及設置於密封環區域的第一區域中且沿第二方向縱向取向的金屬層的金屬條。每個金屬條橫跨在相鄰兩條第二金屬線之間。第三金屬線透過介電層彼此分隔開。
以下的揭露內容提供許多不同的實施例或範例以實施本揭露實施例的不同特徵。在本揭露所述的各種範例中可重複使用參考標號及/或字母。這些重複是為了簡潔及清楚的目的，本身並不表示所揭露的各種實施例及/或配置之間有任何關係。此外，以下敘述構件及配置的特定範例，以簡化本揭露實施例的說明。當然，這些特定的範例僅為示範並非用以限定本揭露實施例。舉例而言，在以下的敘述中提及第一特徵形成於第二特徵上或上方，即表示其可包括第一特徵與第二特徵是直接接觸的實施例，亦可包括有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵可能未直接接觸的實施例。此外，本揭露可以在各種範例中重複標號及/或字母。這種重複是為了簡單和清楚的目的，且其本身並不限定所述的各種實施例及/或配置之間的關係。
此外，在此可使用與空間相關用詞。例如「底下」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，以便於描述圖式中繪示的一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包括使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，且在此使用的空間相關詞也可依此做同樣的解釋。另外，當使用「大約」、「近似」等用語來說明數字或數字範圍時，除非另有說明，否則根據本技術領域中具有通常知識者根據本揭露所記載的具體技術所述的知識，此用語包括在此數字的某些變化(例如+/-10%或其他變化)內的數字。舉例而言，用語「約5nm」可以涵蓋從4.5nm到5.5nm、從4.0nm到5.0nm等的尺寸範圍。
本揭露一般而言是有關於半導體結構和製造製程，且更具體地有關於半導體密封環結構。在本揭露的一些實施例中，密封環結構包括性能增強結構(property enhancing structure；PES)。 性能增強結構提高了密封環在切割期間承受應力的能力，提高了密封環的製造加工性。在本實施例中，性能增強結構包括圍繞電路晶粒的環(例如金屬環)或環狀結構。在一些實施例中，性能增強結構包括設置在密封環的部分(子環)之間的多組(例如三組)環。以這種方式形成性能增強結構增加了結構的強健性。如此形成的性能增強結構亦基本上平衡了各種製程期間的形貌負載，進而減少或消除了化學機械平坦化(CMP)製程期間密封環區域中的凹陷。本技術領域中具有通常知識者應當理解可容易地使用本揭露作為設計或修改用於進行相同目的及/或實現本揭露介紹的實施例的相同優點的其他製程和結構的基礎。
現在參照第1圖，繪示半導體結構(或半導體裝置)100的俯視圖，其包括被密封環結構200包圍的一或多個電路元件150(例如電晶體、電阻器、電容器、記憶體等)。第2圖繪示半導體結構100的實施例沿第1圖的線A-A的剖視圖，且第3圖和第5圖繪示根據各種實施例的半導體結構100的部分B的放大俯視圖。
參照第2圖，半導體結構100包括基底202。在本實施例中，基底202為矽基底。在各種實施例中，基底202可替代地包括其他半導體材料，例如鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或前述的組合。基底202可以包括例如P井及/或N井的摻雜主動區。基底202亦可以進一步包括其他特徵，例如掩埋層及/或磊晶層。此外，基底202可以是絕緣體上半導體，例如絕緣體上矽(silicon on insulator；SOI)。在其他實施例中，半導體基底202可以包括摻雜磊晶層、梯度半導體層，及/或更可以包括覆蓋不同類型的其他半導體層的半導體層，例如矽鍺層上的矽層。在其他範例中，化合物半導體基底可以包括多層矽結構或多層化合物半導體結構。主動區可以被配置為N型金屬氧化物半導體(N-Metal-Oxide-Semiconductor；NMOS)裝置(例如n通道場效電晶體(N-Channel Field Effect Transistor；nFET))或P型金屬氧化物半導體(P-Metal-Oxide-Semiconductor；PMOS)裝置(例如p通道場效電晶體(p-Channel Field Effect Transistor；pFET))。基底202可以包括下方層、裝置、接面和其他特徵(未圖示)。
基底202包括密封環區域，密封環結構200形成在此密封環區域上方。基底202更包括電路區域，電路元件150形成在此電路區域上方。基底202更包括密封環區域與電路區域之間的組件隔離區域以及圍繞密封環區域的切割線區域。在切割期間，半導體結構100被沿著切割線區域切割(例如使用切割鋸或雷射)，進而形成具有被組件隔離區域以及密封環結構200圍繞的電路元件150的裝置或半導體晶片(或積體電路晶粒)。
密封環區域更包括兩個子密封環區域，第一子密封環區域和第二子密封環區域。第一子密封環區域位於第二子密封環區域和組件隔離區域之間。在本實施例中，第一子密封環區域比第二子密封環區域更寬。舉例而言，第二子密封環區域的寬度可以第一子密封環區域的寬度的約70%到約90%。第二子密封環區域比組件隔離區域更寬。舉例而言，組件隔離區域的寬度可以是第二子密封環區域的寬度的約70%到約90%。在一些實施例中，組件隔離區域的寬度可介於約5微米到約6微米的範圍內，第一子密封環區域的寬度可介於約8微米到約10微米的範圍內，且第二子密封環區域的寬度可介於約6微米到約8微米的範圍內。
密封環240和242形成在第一子密封環區域中。密封環244和246形成在第二子密封環區域中。密封環結構200包括密封環240、242、244和246。密封環240比密封環242、244和246更寬，因此可以被稱為主密封環。密封環244和246具有大致相同的寬度。密封環242比密封環240、244和246更窄。從俯視圖來看，密封環246包圍(或圍繞)密封環244，密封環244又包圍密封環242，密封環242進一步包圍密封環240，密封環240包圍電路晶粒150。具有多個迴圈的密封環可確保內部密封環在切割(例如晶粒鋸切)期間免受裂縫的影響。舉例而言，第二子密封環區域中的密封環246、244保護第一子密封環區域中的密封環242、240免受切割期間可能發生的損壞。
密封環240和密封環242之間的第一空間由沿X方向的距離d l定義，密封環242和密封環244之間的第二空間由沿X方向的距離d 2定義，且密封環244與密封環246之間的第三空間由沿X方向的距離d 3定義。距離d 1、d 2和d 3可根據密封環結構200的設計要求來決定。在一些實施例中，距離d 1、d 2和d 3可以相同或不同。在本實施例中，距離d 1大於距離d 2，而距離d 3等於距離d 2。距離d 1、d 2和d 3均小於密封環240、242、244或246的寬度。密封環之間的此種間距進一步吸收應力且減少應力對密封環240、242、244和246的影響。由於第一空間比第二空間和第三空間寬，即距離d 1大於距離d 2和d 3，因此效果對於主密封環240尤其顯著。
密封環240、242、244和246中的每一者可以包括設置在基底202上的一或多個金屬插塞214。即使第2圖未繪示，基底202包括主動區(例如N +或P +摻雜區)，一或多個金屬插塞214設置在此主動區上方。在一些實施例中，每個金屬插塞214形成為具有隨著金屬插塞214的高度增加而變得更寬的多個部分的多階輪廓。具有多階輪廓改善了金屬插塞214的金屬填充且消除了金屬插塞214中的接縫及/或空隙。這大幅地增強了密封環結構200和基底202之間的機械連接。
密封環240、242、244和246中的每一者包括連接結構250，此連接結構250包括相互堆疊的多層金屬線251。金屬線251透過金屬條254(如第3圖所示)水平連接且透過金屬通孔252垂直連接。金屬線251、金屬條254和金屬通孔252可以包括銅、銅合金或其他導電材料，且可以使用單鑲嵌或雙鑲嵌製程形成。金屬線251、金屬條254和金屬通孔252中的每一者可以包括圍繞金屬芯(例如銅)的導電阻擋層(例如TiN或TaN)。密封環240、242、244和246中的每一者更包括將金屬插塞214連接到連接結構250的通孔215。在一實施例中，通孔215包括鎢。在替代實施例中，通孔215包括鎢、鈷、鈦、鉭、釕或前述的組合。在一實施例中，每條金屬線251形成為環繞電路區的環或環狀結構(例如大致為方形環)。換言之，每條金屬線251形成封閉結構，且沿電路元件150所佔據的區域邊緣延伸。在本實施例中，環或環狀結構是指封閉結構，其可以是矩形、正方形、大致矩形、大致正方形或其他多邊形形狀。在本實施例中，每個密封環240和244(主密封環)更包括設置在連接結構250上的鋁墊264。
在一些實施例中，密封環240、244和246更包括虛設閘極208和將虛設閘極208連接到連接結構250的虛設閘極通孔209。半導體結構100更包括在基底202上方的中間層210，其延伸穿過電路區域、組件隔離區域、密封環區域和切割線。在組裝隔離區域中，半導體結構100包括設置在隔離結構(例如淺溝槽隔離)204上的複數個金屬插塞214'和複數個虛設閘極208'。隔離結構204可以包括氧化矽、氮化矽、氮氧化矽、其他適合的隔離材料(例如包括矽、氧、氮、碳或其他適合的隔離組成)或前述的組合。隔離結構204可以包括不同的結構，例如淺溝槽隔離(shallow trench isolation；STI)結構及/或深溝槽隔離(deep trench isolation；DTI)結構。金屬插塞214、214'和虛設閘極208、208'至少部分地設置在中間層210中。在密封環區域和組件隔離區域中具有多個虛設閘極208和208'可減少在裝置100的化學機械平坦化製程期間密封環區域中的凹陷。可以透過沉積各種材料層和蝕刻/圖案化各種材料層以形成閘極結構來形成虛設閘極208和208'。每個虛設閘極208和208'可以包括虛設閘極介電層(例如具有二氧化矽、氮氧化矽、高介電常數(high-k)介電層及/或其他材料的層)和虛設閘極電極層(例如具有多晶矽或金屬材料的薄層)。可以使用先閘極製程或後閘極製程來形成虛設閘極208、208'。中間層210可以包括一或多種介電材料，例如氧化矽、氮化矽或其他適合的材料。可以使用化學氣相沉積(chemical vapor deposition；CVD)、原子層沉積(atomic layer deposition；ALD)或其他適合的製程來沉積中間層210。
半導體結構100更包括位在中間層210上方的介電層253的堆疊和在介電層253上方的介電層255的堆疊。連接結構250設置在(或嵌入)介電層253和255中。在一實施例中，介電層253由低介電常數(low-k)介電材料形成。舉例而言，介電層253的介電常數(k值)可低於約3.0，甚至低於約2.5，因此可被稱為極低介電常數(extreme low-k；ELK)介電層253。在一實施例中，介電層253包括氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane；TEOS)形成的氧化物、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、低介電常數介電材料、其他適合的介電材料或前述的組合。在一實施例中，介電層255可以由未摻雜的矽酸鹽玻璃(Undoped silicate glass；USG)形成，以改善機械性能且防止水分滲透。
半導體結構100更包括位於介電層255上方的鈍化層260和位於鈍化層260上方的另一鈍化層262。每個鋁墊264包括設置在鈍化層260上方的頂部和穿透鈍化層260且電性連接到連接結構250的底部。在範例中，每個鋁墊264的頂部可以具有介於約3微米到約4微米的寬度，且每個鋁墊264的底部可以具有介於約1.5微米至約2微米的寬度。
在一實施例中，每個鋁墊264形成為環繞電路區域的環形。因此，多個鋁墊264也可被統稱為鋁墊264。鋁墊264可以與暴露在積體電路晶粒的頂面上的接合墊(未圖示)同時形成。鈍化層262設置在鈍化層260和鋁墊264上方。鈍化層260和262可以由氧化物、氮化物及前述的組合形成，且可以由相同或不同的材料來形成。
溝槽261設置在第一子密封環區域和第二子密封環區域之間的鈍化層262中。在切割線和第二子密封環區域之間的鈍化層262中提供另一溝槽263。在一實施例中，溝槽261和263中的每一者形成為圍繞電路區域的環形。雙溝槽261和263的有利特徵是有助於阻止在切割期間可能出現在切割線中的裂紋擴散。如果裂紋傳播穿過溝槽261，則溝槽263有助於進一步降低裂紋的應力。在一實施例中，溝槽261和263中的每一者被設計為具有介於約1.5微米至約2微米的寬度。迴圈的密封環246、244、242和240以及雙溝槽263和261提高了密封環結構200的操作可靠性。
在一些實施例中，半導體結構100更包括薄層266，其設置在鈍化層262上方且在組件隔離區域和第一子密封環區域中延伸。在一實施例中，薄層266包括例如有機聚醯亞胺的材料，且提供應力緩衝以在封裝組裝之後保護電路晶粒。薄層266是選擇性的且在替代實施例中可以從半導體結構100中省略。
密封環(例如242、244等)的金屬結構與性能增強環(property enhancing ring；PER)(例如224)的金屬結構之間的差異將參照第3圖的俯視圖進一步說明。參照第3圖，金屬線251相互平行，且透過金屬條254連接。金屬線251透過金屬條254連接以承受更強的應力，且加強金屬環240、242、244和246的結構強健性。金屬條254不連續地設置成各種組，且每組金屬條在與金屬線251的縱向方向(Y方向)不同的方向(X方向)上沿一線排列。每組金屬條254可以被視為沿與金屬線251的縱向方向不同的方向來縱向定向的不連續金屬線。因此，作為不連續金屬線的每組金屬條254被稱為金屬條線，例如金屬條線254A、254B等。在本實施例中，不連續的金屬條線垂直於金屬線251。每條不連續的金屬條線連接每隔一個的金屬線251且與其垂直。相鄰的金屬條線連接不同的金屬線251。舉例而言，金屬條線254A連接金屬線251-1和金屬線251-2以及金屬線251-3和金屬線251-4，但留下金屬線251-2和金屬線251-3未連接。相似地，金屬條線254B連接金屬線251-2和金屬線251-3，但使金屬線251-1與金屬線251-2未連接，金屬線251-3與金屬線251-4未連接。金屬條254橫跨由金屬條254所連接的金屬線251之間的空間。金屬條254在形成金屬線251的相同製程期間形成，且包括與金屬線251相同的材料。
金屬條254可以沿X方向具有相同或不同的長度。在本實施例中，如第3圖所示，密封環244和密封環246中最內側的兩條金屬線251之間的金屬條254具有間距p 2，其中間距p 2大於其餘的金屬線251的間距p 1。金屬條線可以具有相同或不同的線間距。在本實施例中，金屬條線具有一致的間距p 3，間距p 3大於間距p 2，其中間距p 3是沿Y方向從金屬條線254A的中心到金屬條線254B的中心來測量。金屬線251可以具有相同的寬度或不同的寬度。舉例而言，密封環244中的最外側金屬線251具有寬度W 1，且密封環242中的最內側金屬線251具有不同於(例如小於)寬度W 1的寬度W 2。在本實施例中，金屬線251具有與金屬線251的最窄寬度相同的寬度W 2。
在一般的電路晶粒中，密封環結構和鈍化層中的溝槽用於減輕或減緩裝置的機械應力，進而防止裂紋的形成或一旦裂紋形成則阻止裂紋的傳播。然而，在許多情況下，需要進一步提高結構強健性，以更好地解決包括裂紋在內的相關問題，尤其是在裝置尺寸不斷縮小的情況下。本實施例的密封環結構解決了這些問題。舉例而言，本實施例的密封環結構包括性能增強結構(PES)以增加結構的強健性。性能增強結構由設置在密封環結構的部分之間的一或多組性能增強環(PER)所形成，其中每組包括一或多個性能增強環。 性能增強結構將在下方參照第2圖至第15圖詳細解釋。
仍參照第2圖，半導體結構100更包括具有一或多個性能增強環222的性能增強結構220。性能增強環222成組地設置在密封環結構200的部分之間。舉例而言，性能增強環222被分成設置在密封環240和242之間的群組224、設置在密封環242和244之間的群組226以及設置在密封環244和246之間的群組228。為了便於參照，在群組224、226和228中的性能增強環222被分別標示為222a、222b和222c。除非明確說明，性能增強環222的標示不表示性能增強環之間具有任何區別。
每組性能增強環222可以包括相同數量或不同數量的性能增強環222。舉例而言，群組224中的第一數量的性能增強環222a多於群組226中的第二數量的性能增強環222b和群組228中第三數量的性能增強環222c。在另一範例中，第二數量等於第三數量。在本實施例中，第一數量是第二數量或第三數量的五倍以實現所設計的功能。每組可以包括一或多個性能增強環。在本實施例中，群組224包括十個性能增強環222a，群組226包括兩個性能增強環222b，群組228包括兩個性能增強環222c。如第2圖所示，性能增強環222沿Z方向的高度H 0與密封環240、242、244和246的高度H 0'相同或大致相同。如此配置性能增強環222以增強結構強健性並為後續製程提供良好的圖案密度和良好的形貌。以下參照第4圖和第5圖解釋設計性能增強結構220的細節。
群組224、226和228中的性能增強環222的配置由如第4圖所示的方法400中的多個步驟來決定。在步驟402，參照第4圖和第5圖，每個性能增強環222的寬度W 3由製程要求(例如微影限制、製程簡易性及/或準確性)來決定。寬度W 3被設計成比寬度W 1或寬度W 2更窄。在一實施例中，寬度W 2與寬度W 3的比率介於約2和約6之間。在另一實施例中，寬度W 2與寬度W 3的比率介於約3和約4之間。在又一範例中，寬度W 3介於約40nm和約80nm之間，且寬度W 2介於約0.15µm和約0.25µm之間。在一個範例中，寬度W 3是透過微影可實現的最小寬度W s。在不同的範例中，寬度W 3大於可實現的最小寬度W s以平衡製程簡易性。在一些實施例中，性能增強環222可以具有相同的寬度或不同的寬度。在一些實施例中，相同群組中的性能增強環222可以具有相同的寬度，而不同群組中的性能增強環222可以具有不同的寬度。在本實施例中，群組224中的性能增強環222a、群組226中的性能增強環222b和群組228中的性能增強環222c具有相同的寬度W 3，其等於最小可實現寬度W s。
在步驟404，方法400決定群組228中最近的性能增強環222a之間的距離d 4，如第5圖所示。在本實施例中，距離d 4首先被設定為微影技術可實現的最小距離d s，且在下方詳細說明的步驟406中進一步地調整。替代地，距離d 4可以大於最小可實現距離d s。
在步驟406，仍參照第4圖和第5圖，方法400決定性能增強環222a和相鄰金屬線251之間的距離d 5和d 6，進而決定群組228中性能增強環222a的數量。在一些實施例中，距離d 5和d 6都大於距離d 4但小於寬度W 3和距離d 4之總和，這表示距離d 5或距離d 6不足以插入另一個性能增強環222a。在本實施例中，距離d 5和d 6以及性能增強環222a的數量是先以距離d 4等於可實現的最小距離d s來決定的，隨後再調整性能增強環222a的位置，使其均勻分佈在距離群組228最近的兩條金屬線251之間。換言之，距離d 4與距離d 5和距離d 6相同。在此配置中，距離d 4大於最小可實現距離d s。在一些實施例中，距離d 4小於間距p 1。在一範例中，距離d 4是間距p 1的約40%到約60%。在另一範例中，距離d 4與間距p 1的比值為約0.15至約0.25。在又一範例中，距離d 4介於約70nm到約110nm的範圍內。群組228的線密度大於電路元件150中的線密度。
在步驟408，仍參照第4圖和第5圖，方法400對群組226中的性能增強環222b重複步驟402到406。舉例而言，方法400使用與群組228相同的製程來計算群組226中的性能增強環222b之間的距離d 7。在本實施例中，距離d 2與距離d 3相同，距離d 7與距離d 4相同。換言之，群組226中的性能增強環222b的配置與群組228中的性能增強環222c的配置相同。群組226的線密度大於電路元件150中的線密度。
方法400在步驟408進一步計算群組224中性能增強環222a的數量。最近的性能增強環222a之間的距離d 8被設置為與最小可實現距離d s相同，使得性能增強環222a的線密度(如第5圖中的區域224'所示)大於電路元件150中的線密度。在本實施例中，性能增強環222a與最近的兩條金屬線251之間的距離d 9和距離d 10被設置為大於距離d 8以使密封環結構200的線密度與電路元件150中的線密度保持相同或大致相同。在一範例中，距離d 9大約是距離d 8的約2到約2.5倍。如果距離d 9及/或距離d 10小於或等於距離d 8，則密封環結構200的線密度可能大於電路元件150中的線密度，這對於後續製程而言相較於密封環結構200的線密度等於電路元件150中的線密度的情況是較不想要的。在本實施例中，距離d 9和距離d 10均大於寬度W 3和距離d 8之總和，以滿足線密度的需求。換言之，距離d 9和距離d 10大到足以在其中插入附加的性能增強環222a。然而，性能增強環222a和最近的通孔252之間的空間被設計為在沒有性能增強環222a的情況下留空白以平衡線密度來用於後續製程。群組228、群組226和性能增強環222a的線密度用於增加密封環結構200的線密度，以便在後續製程(例如化學機械平坦化)中獲得更好的形貌。增加的密封環結構200的線密度與電路元件150中的線密度相同或大致相同。
第6圖繪示根據實施例的密封環區域中的半導體結構100的俯視圖。在所示實施例中，由俯視圖來看，性能增強環222的每個群組224、226和228形成為相互平行的矩形結構，其中矩形的角落由斜面取代。在本實施例中，各斜面與X方向夾45度角。群組224包圍(或圍繞)電路元件150，群組226包圍群組224，且群組228包圍群組226。雖然第6圖中未分別繪示出群組224、226和228中的性能增強環222，但如第3圖和第5圖所示，性能增強環222形成為相互平行且平行於密封環240、242、244和246。在一實施例中，每個性能增強環222形成為圍繞電路元件150的連續且閉合的結構(即環)。為了簡潔起見，第6圖繪示性能增強環的三個群組224、226和228，且省略了密封環240、242、244和246以及密封環結構的其他元件。應注意的是，性能增強環群組的數量不限於三個，舉例而言，群組的數量可介於2到6之間。
第7圖繪示根據本揭露實施例的用於形成性能增強環222的方法700的流程圖。可以在方法700之前、期間和之後提供附加的操作，且對於方法700的附加實施例，可以移動、取代或刪除所述的一些操作。
在操作702，參照第7圖和第8圖，方法700在基底202上方沉積介電層210。已在以上段落參照第2圖介紹了介電層210的細節，因此在此不再贅述。
在操作704，仍參照第7圖和第8圖，方法700在中間層210和基底202中蝕刻出溝槽313和溝槽315。溝槽313具有寬度W3，且溝槽315具有寬度W1。操作704可以使用微影在中間層210上方形成蝕刻遮罩，接著透過蝕刻遮罩來蝕刻中間層210和基底202，以形成溝槽313和315。微影可以使用極紫外光(Extreme ultraviolet；EUV)微影、深紫外光(Deep ultraviolet；DUV)微影、浸沒式微影或其他微影。蝕刻可以包括乾式蝕刻、濕式蝕刻、反應離子蝕刻(reactive ion etching；RIE)及/或其他適合的製程。舉例而言，乾式蝕刻製程可以實施含氧氣體、含氟氣體(例如CF 4、SF 6、CH 2F 2、CHF 3及/或C 2F 6)、含氯氣體(例如Cl 2、CHCl 3、CCl 4及/或BCl 3)、含溴氣體(例如HBr及/或CHBr 3)、含碘氣體、其他適合的氣體及/或電漿、及/或前述的組合。舉例而言，濕式蝕刻製程可以包括在稀氫氟酸(diluted hydrofluoric acid；DHF)、氫氧化鉀(KOH)溶液、氨、含氫氟酸(HF)、硝酸(HNO 3)及/或乙酸(CH 3COOH)的溶液或其他適合的濕式蝕刻劑中蝕刻。溝槽313和溝槽315可以各自形成為閉合環，例如第6圖中所示的性能增強環222的形狀。操作704可以在密封環區域中(例如在介電層中)形成複數個溝槽313和315。
在操作706，方法700(第7圖)將性能增強環222的第一層(例如1 st222)沉積到溝槽313中，如第9圖所示。性能增強環222的第一層穿透介電層210且進入基底202。性能增強環222的第一層可以包括鎢(W)、鈷(Co)、鉬(Mo)、釕(Ru)或其他金屬，且可以透過化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(ALD)、電鍍或其他適合的製程形成。此外，在操作706中形成金屬插塞214。已在以上段落參照第2圖說明金屬插塞214的細節，故在此不再贅述。
在操作708，參照第7圖和第9圖，方法700進行化學機械平坦化製程以移除性能增強環222和金屬插塞214的多餘材料，使得性能增強環222的頂面與介電層210的頂面和金屬插塞214的頂面共平面或大致共平面。化學機械平坦化製程為後續的製程準備半導體結構100，例如形成以下將詳細解釋的性能增強環222的附加層。
在操作710，參照第7圖和第10圖，方法700重複操作702至708以在性能增強環222的第一層上形成性能增強環222的附加層。舉例而言，方法700在介電層210上沉積第一介電層253(例如1 st253)，在性能增強環222的第一層上方的第一介電層253中形成溝槽(未圖示)中，在溝槽中沉積性能增強環222的第二層(例如2 nd222)，且進行第二化學機械平坦化以形成大致共平面的頂面。性能增強環222 的第二層具有與性能增強環222的第一層相同或大致相同的所佔面積，且在性能增強環222的第一層上方垂直對齊。第一介電層253具有沿Z方向測量的高度h 1。在形成性能增強環222的第二層期間，可以在金屬插塞214上方的第一介電層253中形成通孔215。通孔215具有大於寬度W 3的寬度W 4。在一範例中，寬度W 4與寬度W 3的比值為約1.5至約3。
類似地，參照第11圖，方法700在第一介電層253上方形成第二介電層253(例如2 nd253)，其中嵌入有性能增強環222的第三層(例如3 rd222)。在形成性能增強環222的第三層期間，在第二介電層253中形成金屬線251。第二介電層253具有沿Z方向測量的高度h 2。
接下來，參照第12圖，方法700進一步形成第三介電層253(例如3 rd253)，其中嵌入有性能增強環222的第四層(例如4 th222)。與第二介電層253不同，第三介電層253嵌入通孔252和金屬線251。通孔252的寬度W 5大於寬度W 3。在一個範例中，寬度W 5介於約0.1μm和約0.3μm之間的範圍內。在另一範例中，寬度W 5與寬度W 3的比值為約1.5至約7。在又一範例中，寬度W 5與寬度W 3的比值介於約2至約5之間的範圍內。第三介電層253更包括金屬條254，其與金屬線251設置在第一水平面中。第一水平面不同於(例如平行於)設置通孔252的第二水平面。
製程方面，用於性能增強環222的第四層的溝槽和用於通孔252以及金屬線251的溝槽形成在第三介電層253中，接著由相應的材料填充溝槽。金屬條254在與金屬線251相同的製程中形成。第三介電層253的高度h 3大於第二介電層253的高度h 2和第一介電層253的高度h 1。金屬條254具有與金屬層251相同的高度。金屬條254的頂面和底面分別與金屬層251的頂面和底面共平面。金屬線251和金屬條254具有與第三介電層253共平面的頂面。通孔252具有與第三介電層253的底面共平面的底面。
方法700重複步驟702至708以形成類似於第13圖所示的第三介電層253的附加層。介電層253的層數是根據電路元件150所需的層數來決定。在一範例中，半導體結構100包括3至6層介電層253，取決於個別電路設計。介電層253的不同層可以包括不同的材料。在本實施例中，介電層253的不同層包括相同的材料且在不同的步驟中形成。舉例而言，第二介電層253在第一介電層253之後形成。
參照第14圖，方法700進一步在介電層253的各層上形成介電層255的第一層(例如1 st255，可稱為第一介電層255)。在第一介電層255中形成一層性能增強環222和通孔252。介電層255的第一層具有高度h 4，其大於高度h 1和h 2。在一範例中，高度h 4與高度h 3大致相同。
接下來，參照第15圖，方法700形成嵌入性能增強環222層和金屬線251的介電層255的第二層(例如2 nd255，可稱為第二介電層255)。第二介電層255的高度h 5與高度h 4大致相同。方法700在形成金屬線251的相同製程中進一步在第二層介電層255中形成金屬條254。金屬條254、金屬線251和介電層255的第二層的頂面是共平面的，而金屬條254、金屬線251和介電層255的第二層的底面是共平面的。與通孔252、金屬層251和金屬條254可以形成在一個介電層253中且位在不同的水平面中不同，每個介電層255包括金屬線251、金屬條254或通孔252。換言之，金屬線251與金屬條254位於介電層255的同一層，與介電層255設置有通孔252的的其他層不同。
接下來，方法700形成與介電層255的第一層和第二層類似的成對的介電層255，直到獲得所需的層數。所需的層數等於依設計要求的電路元件150中的層數。在一範例中，半導體結構100包括4至10層的介電層255。不同層的介電層255可以包括不同的材料。在本實施例中，介電層255包括相同的材料且以不同的製程形成。舉例而言，介電層255的第二層在形成介電層255的第一層之後形成。
設置在介電層253和255的各層中的性能增強環222的各層形成性能增強環222。性能增強環222的每一層具有相同的組成、所佔區域和寬度。第7圖至第15圖繪示一個性能增強環222和鄰接於性能增強環222的密封環的一部分的形成製程。然而，方法700可以形成多個性能增強環222和密封環，例如性能增強環222a、222b、222c以及密封環240、242、244和246，如第2圖所示。
在操作712，方法700(第7圖)對半導體結構100進行進一步的製造。舉例而言，方法700可以在介電層255上方形成鈍化層260，在鈍化層260上方形成鋁墊264，在鈍化層260、鋁墊264和薄層266上方形成鈍化層262。形成附加層的細節已配合第2圖來說明，因此在此不再贅述。
儘管不旨在進行限制，但本揭露的實施例提供以下優點中的一或多者。舉例而言，本揭露的實施例在電路晶粒中提供各種密封環結構，其具有設置在密封環的部分之間的一或多組性能增強環(PER)。每一組包括一或多個性能增強環，其被配置為圍繞電路晶粒的裝置區域的環形。性能增強環提高了密封環在切割期間承受應力的能力。此外，在化學機械平坦化(CMP)製程期間，性能增強環顯著減少或消除了密封環區域中的凹陷。本揭露的實施例可以容易地整合到現有的半導體製造製程中。
在一範例方面，本揭露有關於一種半導體結構。半導體結構包括設置在半導體基底上方的介電層；以及形成於介電層中且分佈於多個金屬層中的密封環結構。密封環結構更包括金屬層的第一金屬線，設置在第一區域中且沿第一方向縱向取向；金屬層的第二金屬線設置於第二區域中且沿第一方向縱向取向；以及金屬層的金屬條設置於第一區域中且沿第二方向縱向取向，金屬條連接第一金屬線。
在一些實施例中，第一金屬線分別具有第一寬度，第二金屬線分別具有第二寬度，且第一寬度大於第二寬度。
在一些實施例中，第二區域不具有金屬條。
在一些實施例中，金屬條的每一者沿第二方向橫跨於相鄰兩條第一金屬線之間，以及第二方向垂直於第一方向。
在一些實施例中，金屬條連接每隔一個的第一金屬線。
在一些實施例中，金屬條是沿第一金屬條線設置的第一金屬條，此半導體結構更包括沿平行於第一金屬條線的第二金屬條線設置的第二金屬條，以及第二金屬條連接未被第一金屬條連接的第一金屬線。
在一些實施例中，此半導體結構更包括金屬層的第三金屬線，設置於第三區域中且沿第一方向縱向取向，其中第三金屬線各自的寬度與第一金屬線的每一者的寬度相同，其中第二金屬線設置在第一金屬線和第三金屬線之間。
另一範例方面，本揭露有關於一種半導體結構。此半導體結構包括具有電路區域及圍繞電路區域的密封環區域的基底；設置在基底上方的介電層；以及設置在密封環區域內且形成在介電層中的密封環結構。密封環結構包括第一密封環和第二密封環，分別包括金屬線。金屬線透過金屬條水平連接，且透過通孔垂直連接。密封環結構亦包括設置在第一密封環和第二密封環之間的一組性能增強環(PER)。這些性能增強環彼此未連接且相互分隔開。每個性能增強環的第一寬度小於每個金屬線的第二寬度。
在一些實施例中，在俯視圖中，相鄰性能增強環之間的第一距離小於相鄰金屬線之間的第二距離。
在一些實施例中，第一距離與第二距離的比值為約0.15至約0.25。
在一些實施例中，第二寬度與第一寬度的比值介於2和6之間的範圍內。
在一些實施例中，此組性能增強環是第一組性能增強環，其中半導體結構更包括：包圍第二密封環的第三密封環以及位於第二密封環和第三密封環之間的第二組性能增強環。
在一些實施例中，第一組性能增強環包括第一數量的性能增強環，第二組性能增強環包括第二數量的性能增強環，且第一數量大於第二數量。
在一些實施例中，半導體結構更包括：包圍第三密封環的第四密封環以及位於第三密封環和第四密封環之間的第三組性能增強環，其中第三組性能增強環包括等於第二數量的第三數量的性能增強環。
在一些實施例中，此組性能增強環不與金屬條接觸。
在又一範例方面，本揭露有關於一種半導體結構的製造方法。此方法包括提供具有電路區域和圍繞電路區域的密封環區域的半導體基底；在半導體基底上形成介電層；在介電層中形成金屬層。將金屬層圖案化以包括電路區域中的第一金屬線；設置於密封環區域的第一區域中且沿第一方向縱向取向的第二金屬線；設置於密封環區域的第二區域中且沿第一方向縱向取向的金屬層的第三金屬線；以及設置於密封環區域的第一區域中且沿第二方向縱向取向的金屬層的金屬條。每個金屬條橫跨在相鄰兩條第二金屬線之間。第三金屬線透過介電層彼此分隔開。
在一些實施例中，第三金屬線的每一者的寬度小於第二金屬線的每一者的寬度。
在一些實施例中，第一方向垂直於第二方向。
在一些實施例中，此方法更包括：在密封環區域的第三區域中形成沿第一方向縱向取向的第四金屬線；形成金屬層的附加金屬條，設置在密封環區域的第三區域中且沿第二方向縱向取向，其中金屬條的每一者橫跨在相鄰兩條第四金屬線之間；以及在密封環區域的第四區域中形成沿第一方向縱向取向的第五金屬線，其中第五金屬線透過介電層彼此分隔開。
在一些實施例中，第五金屬線包括比第三金屬線更多數量的金屬線。
以上概述了許多實施例的特徵，使本揭露所屬技術領域中具有通常知識者可以更加理解本揭露的各實施例。本揭露所屬技術領域中具有通常知識者應可理解，可以本揭露實施例為基礎輕易地設計或改變其他製程及結構，以實現與在此介紹的實施例相同的目的及/或達到與在此介紹的實施例相同的優點。本揭露所屬技術領域中具有通常知識者也應了解，這些相等的結構並未背離本揭露的精神與範圍。在不背離後附申請專利範圍的精神與範圍之前提下，可對本揭露實施例進行各種改變、置換及變動。
100:半導體結構 150:電路元件 200:密封環結構 202:基底 204:隔離結構 208,208’:虛設閘極 209:虛設閘極通孔 210:中間層 214,214’:金屬插塞 215:通孔 220:性能增強結構 222,222a,222b,222c:性能增強環 224,226,228:群組 224’:區域 240,242,244,246:密封環 250:連接結構 251,251-1,251-2,251-3,251-4:金屬線 252:通孔 253:介電層 254:金屬條 254A,254B:金屬條線 255:介電層 260,262:鈍化層 261,263:溝槽 264:鋁墊 266:薄層 313,315:溝槽 400:方法 402,404,406,408:步驟 700:方法 702,704,706,708,710,712:操作 A-A,B-B:線 B:區域 d 1,d 2,d 3,d 4,d 5,d 6,d 7,d 8,d 9,d 10:距離 H 0,H 0’:高度 h 1,h 2,h 3,h 4,h 5:高度 p 1,p 2,p 3:間距 W 1,W 2,W 3,W 4,W 5:寬度
根據以下的詳細說明並配合所附圖式以更好地了解本揭露實施例的概念。應注意的是，根據本產業的標準慣例，圖式中的各種特徵未必按照比例繪製。事實上，可能任意地放大或縮小各種特徵的尺寸，以做清楚的說明。在通篇說明書及圖式中以相似的標號標示相似的特徵。 第1圖是根據本揭露各個方面的具有密封環結構的積體電路晶粒的俯視圖。 第2圖是根據本揭露各個方面的沿第1圖的線A-A的包括密封環區域的積體電路晶粒的實施例的剖視圖。 第3圖是根據本揭露各個方面的第1圖的區域B中的積體電路晶粒的俯視圖。 第4圖是根據本揭露各個方面的用於計算積體電路晶粒中的特性增強環的配置的方法的流程圖。 第5圖是根據本揭露各個方面的第4圖的區域B中的積體電路晶粒的俯視圖。 第6圖是根據本揭露各個方面的具有密封環結構的積體電路晶粒的實施例的俯視圖。 第7圖是根據本揭露各個方面的用於形成具有特性增強環的積體電路晶粒的方法的流程圖。 第8圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖和第15圖是根據一個實施例的根據第7圖中的方法的製造製程期間，第1圖中的積體電路晶粒在密封環區域中沿線A-A的剖視圖。
100:半導體結構
222a,222b,222c:性能增強環
224,226,228:群組
240,242,244,246:密封環
251,251-1,251-2,251-3,251-4:金屬線
254:金屬條
254A,254B:金屬條線
p1,p2,p3:間距
W1,W2:寬度

Claims (10)

  1. 一種半導體結構，包括：複數個介電層，設置在一半導體基底上方；一密封環結構，形成於該等介電層中且分佈於複數個金屬層中，其中該密封環結構更包括：一金屬層的複數個第一金屬線，設置在一第一區域中且沿一第一方向縱向取向；該金屬層的複數個第二金屬線，設置於一第二區域中且沿該第一方向縱向取向；以及該金屬層的複數個金屬條，設置於該第一區域中且沿一第二方向縱向取向，該等金屬條連接該等第一金屬線；以及一性能增強環，鄰接於該密封環結構，其中該性能增強環穿透該等介電層且進入該半導體基底。
  2. 如請求項1之半導體結構，其中該等第一金屬線分別具有一第一寬度，該等第二金屬線分別具有一第二寬度，且該第一寬度大於該第二寬度。
  3. 如請求項1之半導體結構，其中該第二區域不具有該等金屬條。
  4. 如請求項1之半導體結構，其中：該等金屬條的每一者沿該第二方向橫跨於相鄰兩條第一金屬線之間；該第二方向垂直於該第一方向；該等金屬條連接每隔一個的該等第一金屬線；該等金屬條是沿一第一金屬條線設置的複數個第一金屬條；該半導體結構更包括複數個第二金屬條，沿平行於該第一金屬條線的一第二 金屬條線設置；以及該等第二金屬條連接未被該等第一金屬條連接的該等第一金屬線。
  5. 如請求項1之半導體結構，更包括該金屬層的複數個第三金屬線，設置於一第三區域中且沿該第一方向縱向取向，其中該等第三金屬線各自的一寬度與該等第一金屬線的每一者的一寬度相同，其中該等第二金屬線設置在該等第一金屬線和該等第三金屬線之間。
  6. 一種半導體結構，包括：一基底，具有一電路區域及圍繞該電路區域的一密封環區域；複數個介電層，設置在該基底上方；以及一密封環結構，設置在該密封環區域內且形成在該等介電層中，其中該密封環結構包括：一第一密封環和一第二密封環，分別包括複數個金屬線，該等金屬線透過複數個金屬條水平連接，且透過複數個通孔垂直連接；以及複數個性能增強環(PER)，設置在該第一密封環和該第二密封環之間，該等性能增強環彼此未連接且相互分隔開，該等性能增強環的每一者的一第一寬度小於該等金屬線的每一者的一第二寬度，其中該等性能增強環穿透該等介電層且進入該基底。
  7. 如請求項6之半導體結構，其中在一俯視圖中，相鄰的該等性能增強環之間的一第一距離小於相鄰的該等金屬線之間的一第二距離，該第一距離與該第二距離的比值為0.15至0.25，且該第二寬度與該第一寬度的比值介於2和6之間的範圍內。
  8. 如請求項6之半導體結構，其中該等性能增強環是一第一組性能 增強環，其中半導體結構更包括：一第三密封環，包圍該第二密封環；以及一第二組性能增強環，位於該第二密封環和該第三密封環之間，其中該第一組性能增強環包括一第一數量的性能增強環，該第二組性能增強環包括一第二數量的性能增強環，且該第一數量大於該第二數量。
  9. 一種半導體結構的製造方法，包括：提供具有一電路區域和圍繞該電路區域的一密封環區域的一半導體基底；在該半導體基底上形成一介電層；在該介電層中形成一金屬層，其中將該金屬層圖案化以包括：複數個第一金屬線，位於該電路區域中；複數個第二金屬線，設置於該密封環區域的一第一區域中且沿一第一方向縱向取向；該金屬層的複數個第三金屬線，設置於該密封環區域的一第二區域中且沿該第一方向縱向取向；以及該金屬層的複數個金屬條，設置於該密封環區域的該第一區域中且沿一第二方向縱向取向，其中該等金屬條的每一者橫跨在該等第二金屬線的相鄰兩者之間，且該等第三金屬線透過該介電層彼此分隔開；以及形成複數個性能增強環，對應於該等第三金屬線，其中該等性能增強環穿透該介電層且進入該半導體基底。
  10. 如請求項9之半導體結構的製造方法，更包括：在該密封環區域的一第三區域中形成沿該第一方向縱向取向的複數個第四金屬線； 形成該金屬層的複數個附加金屬條，設置在該密封環區域的該第三區域中且沿該第二方向縱向取向，其中該等金屬條的每一者橫跨在該等第四金屬線的相鄰兩者之間；以及在該密封環區域的一第四區域中形成沿該第一方向縱向取向的複數個第五金屬線，其中該等第五金屬線透過該介電層彼此分隔開，且該等第五金屬線包括比該等第三金屬線更多數量的複數個金屬線。
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