CN113658938A - 用于检测和监视集成电路中的裂纹的级联感测电路 - Google Patents

用于检测和监视集成电路中的裂纹的级联感测电路 Download PDF

Info

Publication number
CN113658938A
CN113658938A CN202110390089.7A CN202110390089A CN113658938A CN 113658938 A CN113658938 A CN 113658938A CN 202110390089 A CN202110390089 A CN 202110390089A CN 113658938 A CN113658938 A CN 113658938A
Authority
CN
China
Prior art keywords
circuit
sensing circuit
coupled
pline
crack
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110390089.7A
Other languages
English (en)
Inventor
尼可拉斯·A·帕罗莫夫
D·徐
E·D·亨特-施罗德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries US Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries US Inc filed Critical GlobalFoundries US Inc
Publication of CN113658938A publication Critical patent/CN113658938A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及用于检测和监视集成电路中的裂纹的级联感测电路。本公开的实施例提供了一种裂纹检测和监视系统，包括：多个导电结构，其围绕形成在集成电路(IC)的非工作区域中的保护性壁垒延伸，其中IC的工作区域被包围在保护性壁垒内；以及串联连接的多级感测电路，其用于感测所述多个结构中的每个结构的电特性的变化并接收使能信号，其中每个感测电路耦接到所述多个结构中的相应结构，电特性的变化指示相应结构的损坏，其中每个感测电路包括用于选择性地为多级感测电路中的下一感测电路产生使能信号的电路。

Description

用于检测和监视集成电路中的裂纹的级联感测电路
技术领域
本公开涉及集成电路，更具体地涉及用于检测和监视集成电路(IC)中的裂纹的级联感测电路。
背景技术
诸如晶片切割之类的工艺可能导致IC中裂纹的形成和传播。此类裂纹通常形成在IC中的电介质材料与金属线/接触之间的界面处。
IC经常暴露于恶劣、敌对和压力环境中(例如，汽车、航空航天、军事等)。环境条件的波动(例如，温度、湿度和气压变化)可能加剧并激活IC中新生裂纹和静止裂纹(例如，在晶片切割过程中形成的裂纹)上的缓慢裂纹生长机制。环境条件的持续波动会随着时间的推移增强新生裂纹和静止裂纹的生长，可能导致IC故障。
已经制造出裂纹停止结构(crackstop)(例如，金属线和过孔(via)的互连结构)，并采用其来阻止裂纹传播到IC的工作区域(active region)。这样的裂纹停止结构通常围绕IC的外周形成并包围IC的内芯(工作区域)。
尽管有效，但裂纹停止结构可能并不总是能够防止裂纹传播到IC的工作区域。为此，已经开发出放置在裂纹停止结构内部的IC的工作区域中的裂纹检测结构，以检测已经越过裂纹停止结构传播到IC芯片的工作区域中的裂纹的存在。然而，这种裂纹检测结构天然地存在缺陷，因为它们被设计为在太晚的时间，并且在裂纹已经到达IC芯片的工作区域之后检测到裂纹。
发明内容
本公开的一方面涉及一种用于检测和监视集成电路(IC)中的裂纹的系统，包括：多个导电结构，其围绕形成在集成电路(IC)的非工作区域(inactive region)中的保护性壁垒(protective barrier)延伸，其中所述IC的工作区域被包围在所述保护性壁垒内；以及串联连接的多级感测电路，其用于感测所述多个结构中的每个结构的电特性的变化并接收使能信号(enable signal)，其中每个感测电路耦接到所述多个结构中的相应结构，所述电特性的变化指示所述相应结构的损坏，其中每个感测电路包括用于选择性地为所述多级感测电路中的下一感测电路生成所述使能信号的电路。
另一方面涉及一种用于检测和监视集成电路(IC)中的裂纹的方法，包括：在所述IC的非工作区域中设置多个导电结构，所述多个导电结构围绕形成在所述IC的所述非工作区域中的保护性壁垒延伸，其中所述IC的工作区域被包围在所述保护性壁垒内；将串联连接的多级感测电路耦接到所述多个导电结构，其中每个感测电路耦接到所述多个结构中的相应结构；启用(enable)所述多级感测电路的第N级中的感测电路；通过所启用的感测电路监视耦接到所启用的感测电路的所述相应结构的电特性；以及响应于检测到耦接到所启用的感测电路的所述相应结构的所述电特性的变化，由所启用的感测电路输出使能信号，所述使能信号用于启用所述多级感测电路的下游第N+1级中的感测电路。
另一方面涉及一种方法，包括：将串联连接的多级感测电路耦接到集成电路(IC)上的多个导电结构，其中每个感测电路耦接到所述多个结构中的相应结构；启用所述多级感测电路的第N级中的感测电路；通过所启用的感测电路监视耦接到所启用的感测电路的相应结构的电特性；以及响应于检测到耦接到所启用的感测电路的所述相应结构的所述电特性的变化，由所启用的感测电路输出使能信号，所述使能信号用于启用所述多级感测电路的下游第N+1级中的感测电路。
根据以下对本公开的实施例的更具体的描述，本公开的上述以及其它特征将变得显而易见。
附图说明
将参考以下附图详细描述本公开的实施例，其中相同的参考标号表示相同的元件，并且其中：
图1示出了根据实施例的包括用于检测和监视裂纹的生长的系统的集成电路(IC)的平面图。
图2示出了根据实施例的沿着线A-A截取的图1的IC的截面图。
图3示出了根据实施例的包括用于检测和监视裂纹的生长的系统的IC的平面图，其中裂纹检测和监视系统包括周边线(PLINE)和跨接连接。
图4示出了根据实施例的图3的IC的局部放大平面图。
图5示出了根据实施例的图3的IC中的PLINE的局部截面图。
图6示出了根据实施例的包括用于检测和监视裂纹的生长的系统的IC的平面图，其中裂纹检测和监视系统包括PLINE和隧穿连接。
图7示出了根据实施例的图6的IC的局部放大平面图。
图8示出了根据实施例的图6的IC中的PLINE的局部截面图。
图9示出了根据实施例的沿着线B-B截取的图6的IC的局部截面图。
图10示出了根据实施例的用于引导和捕获正在传播的裂纹的PLINE的截面图。
图11A、11B和11C示出了根据实施例的图10的PLINE的裂纹引导和捕获功能的示例。
图12示出了根据实施例的用于检测和监视IC中的裂纹的过程的流程图。
图13示出了根据其他实施例的包括裂纹检测和监视系统的IC的平面图。
图14示出了根据实施例的包括用于检测和监视裂纹的生长的系统的IC的平面图。
图15示出了根据实施例的包括感测电路的级联布置的检测和监视电路的电路图。
图16示出了根据实施例的包括感测电路的级联布置的检测和监视电路的电路图。
请注意，本公开的附图不一定按比例绘制。附图仅旨在描绘本公开的典型方面，因此不应被视为限制本公开的范围。在附图中，相似的参考标号表示附图之间的相似元件。
具体实施方式
在以下描述中，参考形成其一部分的附图，并且在附图中通过图示的方式示出了可以实践本教导的特定示例性实施例。足够详细地描述了这些实施例以使本领域技术人员能够实践本教导，并且应当理解，在不脱离本教导的范围的情况下，可以使用其他实施例并且可以进行改变。因此，以下描述仅是说明性的。
图1示出了根据实施例的包括用于检测和监视裂纹的生长的裂纹检测和监视系统100的集成电路(IC)102的平面图。IC 102形成在半导体衬底104(例如，硅晶片)上，并且包括内芯(下面称为工作区域106)，内芯被保护环110和至少一个裂纹停止结构112、114包围并且通过保护环110和至少一个裂纹停止结构112、114而与非工作区域108隔离。工作区域106通常包括多个有源和无源组件(例如，晶体管、电阻器等)。保护环110和裂纹停止结构112、114为IC 102的工作区域106提供环境保护、电气保护(例如，保护环提供电接地)和/或机械保护。例如，可以采用裂纹停止结构112、114来阻止裂纹从IC 102的非工作区域108传播到IC 102的工作区域106。保护环110和裂纹停止结构112、114本质上可以是常规的，并且可以使用任何现在已知的或以后开发的工艺/技术来提供。
根据实施例，裂纹检测和监视系统100被配置为在任何裂纹传播到IC 102的工作区域106中之前检测和监视IC 102的非工作区域108中一个或多个裂纹的生长。通常，如图1所示，裂纹检测和监视系统100可以包括形成在IC 102的非工作区域108中的至少一条导电的周边线(PLINE)。例如，可以在IC 102的非工作区域108中形成第一PLINE 120、第二PLINE122和第三PLINE 124。在该示例中，如图1所示，第一PLINE 120可围绕保护环110的外周边形成，位于保护环110和裂纹停止结构112之间。第二PLINE 122可以围绕裂纹停止结构112的外周边形成，位于裂纹停止结构112和裂纹停止结构114之间。第三PLINE 124可以围绕裂纹停止结构114的外周边形成。尽管在该实施例中使用了三条PLINE 120、122、124，但是显然裂纹检测和监视系统100可以包括更多或更少数量的PLINE(例如，一条或多条)。另外，PLINE可以在IC 102的非工作区域108中的其他位置形成，和/或多条PLINE可以在IC 102的非工作区域108中彼此相邻地形成。本文描述了示出PLINE的这种布置的各种其他实施例。
每条PLINE 120、122、124独立地耦接到检测和监视电路126。在该实施例和其他实施例中，检测和监视电路126的功能可以由所示的IC 102或经由外部电路(未显示)来提供。根据实施例，可以在保护环110、裂纹停止结构112和裂纹停止结构114中的一者或多者上方和/或下方提供连接，以将PLINE 120、122、124耦接到检测和监视电路126。在这种程度上，取决于实施例，保护环110、裂纹停止结构112和裂纹停止结构114的完整性不会受到连接的损害或受其损害的程度最小(例如，没有孔在保护环110、裂纹停止结构112或裂纹停止结构114中或穿过保护环110、裂纹停止结构112或裂纹停止结构114形成)。
检测和监视电路126被配置为感测每个独立的PLINE 120、122、124的电特性(例如，电阻)的变化，其中电特性的变化指示PLINE 120、122、124中裂纹的存在。检测和监视电路126还可被配置为监视所检测到的裂纹在IC 102的非工作区域108中的进展，并向终端用户警告所检测到的裂纹的状态和/或威胁级别(例如，裂纹即将进入IC 102的工作区域106中)。例如，如果裂纹130(例如，在切割包括IC 102的硅晶片时形成的裂纹)传播到PLINE124并在PLINE 124中/穿过PLINE 124形成断裂(break)，则检测和监视电路126可以检测到PLINE 124的电阻增大(例如，由于PLINE 124中存在开路)(例如，按数量级增大)。在这种程度上，检测和监视电路126可以通知终端用户裂纹已经进入PLINE 124中/穿过PLINE 124，并且处于警戒状态。如果裂纹130继续越过裂纹停止结构114传播通过IC 102的非工作区域108，并在PLINE 122中/穿过PLINE 122形成断裂，则检测和监视电路126可以检测到PLINE122的电阻增大，并且可以通知终端用户裂纹130的生长正在继续。另外，检测和监视电路126可以通知终端用户应该在大约多少天(例如12个月)内更换IC 102，以避免IC 102发生故障。如果裂纹130传播通过并越过裂纹停止结构112并进入/通过PLINE 120，则检测和监视电路126可以检测到PLINE 120的电阻增大，并且可以通知终端用户IC 102即将发生故障，应该立即更换IC 102。
如上所述，以及在图1中所示，裂纹检测和监视系统100可被配置为提供有关裂纹即将进入IC 102的工作区域106中的早期、中期和最终警告。在其他实施例中，裂纹检测和监视系统可被配置为提供老化信息。例如，可以对裂纹检测和监视系统100进行校准，以便可以确定IC 102的故障发生的大致时间。例如，在稳定的操作环境中，可以确定/估计测试用IC 102中的裂纹的生长速率(例如，每年X微米)。基于生长速率，可以将PLINE 120、122、124与IC 102的工作区域106隔开特定的距离，其中所述距离对应于IC 102的不同剩余工作寿命。当裂纹传播到/通过给定的PLINE时，检测和监视电路126可以警告终端用户裂纹已经到达PLINE，并且如果条件保持稳定，则裂纹可以在一定时间之后到达IC 102上的另一位置(例如，IC 102的工作区域106)。这样的警报可以包括例如“裂纹已经到达PLINE A，距芯片的工作区域B微米。如果条件保持稳定，裂纹可能在大约16个月后到达IC的工作区域。为避免故障，请在12个月内更换IC”。
图2示出了根据实施例的沿着线A-A截取的图1的IC 102的局部截面图。如图所示，可以使用通过多个金属互连142(例如，过孔、过孔条等)相互连接并嵌入在电介质材料144中的多层金属段140形成裂纹停止结构112、114。金属段140可以形成在IC 102的金属化层M1、M2、......、Mn(例如，后段制程(BEOL)金属化层)中。裂纹停止结构112、114可以具有与图2所示相似的配置，或者可以包括金属段140和/或金属互连142的不同配置(例如，金属段140和金属互连142的数量、形状、间隔、尺寸等可以在裂纹停止结构112、114之间变化)。
每条PLINE 120、122、124可以包括通过多个导电金属互连152(例如，过孔、过孔条等)相互连接并嵌入在电介质材料144中的多层导电金属段150。PLINE 120、122、124(和本文公开的其他PLINE)可以在相同的处理步骤期间与裂纹停止结构112、114一起形成，并且可以由包括例如铜、钨、铝、银、金、其他金属或其合金的任何合适的金属形成。金属段150也可以形成在IC 102的金属化层M1、M2、......、Mn中。与裂纹停止结构112、114一样，PLINE120、122、124可以具有相似或不同的金属段150和/或金属互连152的配置(例如，金属段150和金属互连152的数量、形状、间隔、尺寸等可以在PLINE 120、122、124之间变化)。
根据实施例，PLINE可以经由在保护环110、裂纹停止结构112和裂纹停止结构114中的一者或多者上方延伸的连接(例如，跨接连接(straddling connection))或下方延伸的连接(例如，隧穿连接)而被耦接到检测和监视电路126。例如，根据实施例的包括具有导电的PLINE 220、222、224和导电的跨接金属连接230、232、234的裂纹检测和监视系统200的IC 102在被同时参考的图3-5中示出。图3示出了IC 102的平面图。图4示出了图3的IC的局部放大平面图。图5示出了沿着PLINE(例如，图3中的PLINE 220)的长度的局部截面图。尽管在该实施例中使用了三条PLINE 220、222、224，但是显然裂纹检测和监视系统200可以包括更多或更少数量的PLINE(例如，一条或多条)。另外，可以在IC 102的非工作区域108中的其他位置中形成PLINE，和/或可以在IC 102的非工作区域108中彼此相邻地形成多条PLINE。
与图1所示的裂纹检测和监视系统100类似，裂纹检测和监视系统200被配置为在任何裂纹传播到IC 102的工作区域106中之前检测和监视IC 102的非工作区域108中的一个或多个裂纹130的生长。通常，裂纹检测和监视系统200可以包括形成在IC 102的非工作区域108中的至少一条PLINE。例如，如图3所示，第一PLINE 220、第二PLINE 222和第三PLINE 224可以形成在IC 102的非工作区域108中，并且可以通过相应的跨接连接独立地耦接到检测和监视电路。
第一PLINE 220可以围绕保护环110的外周边形成，位于保护环110和裂纹停止结构112之间。第二PLINE 222可以围绕裂纹停止结构112的外周边形成，位于裂纹停止结构112和裂纹停止结构114之间。第三PLINE 224可以围绕裂纹停止结构114的外周边形成。第一PLINE 220的相对的两端240可以经由跨接金属连接230而被耦接到检测和监视电路126。跨接金属连接230可以在保护环110上方延伸并与保护环110电隔离。第二PLINE 222的相对的两端242可以经由跨接金属连接232而被耦接到检测和监视电路126。如图所示，跨接金属连接232可以在裂纹停止结构112、PLINE 220和保护环110上方延伸并与之电隔离。第三PLINE 224的相对的两端244可以经由跨接金属连接234而被耦接到检测和监视电路126。跨接金属连接234可以在裂纹停止结构114、裂纹停止结构112、PLINE 222、PLINE 220和保护环110上方延伸并与之电隔离。例如，可以使用一层或多层电介质材料144和/或类似物来提供电隔离。
根据实施例的沿着图3中的PLINE 220的端部的截面图在图5中示出。PLINE 222和224可以各自具有与PLINE 220相似或不同的配置。如图所示，PLINE 220可以包括多个导电金属部分250，其可以通过下导电金属连接器和上导电金属连接器252、254的交替序列而菊链(daisy-chain)(例如缝合)在一起。金属连接器252、254可具有相似或不同的长度。金属连接器252、254的长度可影响PLINE 220的裂纹检测精度。例如，当使用较短的金属连接器252、254时，可以将较大数量(例如，较高密度)的金属部分250菊链在一起。通常，金属连接器252、254的最小长度可以由用于形成IC 102的处理规则控制。例如，用于在IC 102的相应金属化层中制造金属连接器252、254的光刻工具可能只能在特定的电介质层中产生具有一定最小长度的金属线。
根据实施例，下金属连接器252可以形成在例如IC 102的下BEOL金属化层(例如，所示的M1金属化层)中。上金属连接器254可以形成在IC 102的上金属化层中。根据实施例，金属连接器252、254的长度可以例如在数十纳米到若干微米的范围内(例如，取决于制造限制和/或其他因素)。如图5所示，传播到/通过PLINE 220的裂纹130可以在一个或多个金属部分250中/穿过一个或多个金属部分250形成断裂，这可以由检测和监视电路126感测到(例如，当PLINE 220的电阻增大时)。
金属部分250可以包括使用多个导电金属互连262(例如，过孔、过孔条等)相互连接并嵌入在电介质材料144中的多层导电金属段260。金属段262可以形成在IC 102的金属化层(例如，所示的金属化层M2至M5)中。一个或多个金属互连262也可用于将金属部分250耦接到相应的下上金属连接器252、254。位于PLINE 220的端部240处的上金属连接器254可以通过金属互连262耦接到跨接金属连接230。
如上所述，根据实施例，PLINE可以经由在保护环110、裂纹停止结构112和裂纹停止结构114中的一者或多者上方延伸的连接(例如，跨接连接)或下方延伸的连接(隧穿连接)而被耦接到检测和监视电路126。根据实施例的包括具有隧穿连接的裂纹检测和监视系统300的IC 102在同时参考的图6至9中示出。例如，图6示出了包括多个独立的导电PLINE320、322、324以及导电隧穿连接330、332、334的IC 102的平面图。图7示出了图6的IC 102的局部放大平面图。图8示出了沿着图6中的PLINE(例如，PLINE 320)的长度的局部截面图。图9示出了沿着图6的线B-B截取的裂纹检测和监视系统300的局部截面图。尽管在该实施例中使用了三条PLINE 320、322、324，但是显然裂纹检测和监视系统300可以包括更多或更少数量的PLINE(例如，一条或多条)。另外，可以在IC 102的非工作区域108中的其他位置中形成PLINE，和/或可以在IC 102的非工作区域108中彼此相邻地形成多条PLINE。
与图1和3所示的裂纹检测和监视系统100、200类似，裂纹检测和监视系统300被配置为在任何裂纹传播到IC 102的工作区域106中之前检测和监视IC 102的非工作区域108中的裂纹的生长。通常，裂纹检测和监视系统300可以包括形成在IC 102的非工作区域108中的至少一条PLINE。例如，如图6所示，第一PLINE 320、第二PLINE 322和第三PLINE 324可以形成在IC 102的非工作区域108中。
第一PLINE 320可以围绕保护环110的外周边形成，位于保护环110和裂纹停止结构112之间。第二PLINE 322可以围绕裂纹停止结构112的外周边形成，位于裂纹停止结构112和裂纹停止结构114之间。第三PLINE 324可以围绕裂纹停止结构114的外周边形成。
第一PLINE 320的相对的两端340可以经由导电半导体隧穿连接330而被耦接到检测和监视电路126。隧穿连接330可以在保护环110下方延伸并与之电隔离。第二PLINE 322的相对的两端342可以经由半导体隧穿连接332而被耦接到检测和监视电路126。如图所示，隧穿连接332可以在裂纹停止结构112和保护环110下方延伸并与之电隔离。第三PLINE 324的相对的两端344可以经由半导体隧穿连接334而被耦接到检测和监视电路126。隧穿连接334可以在裂纹停止结构114、裂纹停止结构112和保护环110下方延伸并与之电隔离。根据实施例，隧穿连接344也可以与PLINE 320、322电隔离，并且隧穿连接342也可以与PLINE320电隔离。如下所述，隧穿连接340、342、344可以使用IC 102的衬底104的掺杂区域来形成。
根据实施例的沿着图6的PLINE 320的端部的截面图在图8中示出。PLINE 322和324可以各自具有与PLINE 320相似或不同的配置。如图所示，PLINE 320可以包括多个导电金属部分350，所述多个导电金属部分350可以通过下导电金属连接器352(仅示出一个)和上导电金属连接器354的交替序列而被菊链在一起。金属连接器352、354可具有相似或不同的长度。金属连接器352、354的长度可影响PLINE 320的裂纹检测精度。例如，当使用较短的金属连接器352、354时，可以将较大数量(例如，较高密度)的金属部分350菊链在一起。通常，金属连接器352、354的最小长度可以由用于形成IC 102的处理规则控制。例如，用于在IC 102的相应金属化层中制造金属连接器352、354的光刻工具可能只能在特定的电介质层中产生具有一定最小长度的金属线。根据实施例，下金属连接器352可以形成在例如IC 102的下BEOL金属化层(例如，所示的M1金属化层)中。上金属连接器354可以形成在IC 102的上金属化层中。根据实施例，金属连接器352、354的长度例如可以在数十纳米到若干微米的范围内(例如，取决于制造限制和/或其他因素)。
金属部分350可以包括通过多个导电金属互连362(例如，过孔、过孔条等)相互连接并嵌入在电介质材料144中的多层导电金属段360。金属段362可以形成在IC 102的金属化层(例如，所示的BEOL金属化层M1-M5)中。一个或多个金属互连262也可用于将相邻的金属部分350耦接到相应的上金属连接器352。金属部分350中的至少一个的最下面的金属段360(例如，M1金属化层)可以通过至少一个金属互连362和掺杂半导体互连364而被耦接到半导体衬底104的掺杂区域356。
如图8所示，可以在IC 102的半导体衬底104的掺杂部分358中形成掺杂半导体区域356。可以在掺杂半导体区域356上方形成至少一个掺杂半导体互连364，以将位于PLINE320的端部340处的金属部分350耦接到隧穿连接330，在该实施例中，隧穿连接330由形成在半导体衬底104的掺杂部分358中的掺杂半导体阱形成。金属部分350可以使用一个或多个金属互连362而被耦接到掺杂半导体互连364。当测量PLINE 320的电特性(例如，电阻)时，半导体区域356、半导体互连364和隧穿连接330的掺杂允许电信号通过。半导体区域356和半导体互连364可以如图8所示是n+掺杂的，或者在其他实施例中是p+掺杂的。例如可以使用离子注入或任何其他合适的工艺来提供掺杂。
当如图8所示使用n+掺杂半导体区域356(具有n+掺杂半导体互连364)时，可以在IC102的半导体衬底104的p掺杂区域358中形成n+掺杂半导体区域356。如图8进一步所示，在该掺杂方案中，位于PLINE 320的端部340附近的n+掺杂半导体区域356可以经由隧穿连接330而被耦接到检测和监视电路126，隧穿连接330使用形成在IC 102的半导体衬底104的p掺杂区域358中的n掺杂半导体阱(n掺杂阱)形成。
根据其他实施例，可以使用p+掺杂半导体区域和p+掺杂半导体互连来代替n+掺杂半导体区域356和n+掺杂半导体互连364。p+掺杂半导体区域可以形成在IC 102的半导体衬底104的n+掺杂区域中。另外，位于PLINE 320的端部340附近的p+掺杂半导体区域可以经由形成在IC 102的衬底104的n掺杂区域中的p掺杂半导体阱隧穿连接330而被耦接到检测和监视电路126。
图9示出了根据实施例的沿着图6的线B-B截取的IC 102的局部截面图。如图所示，可以在IC 102的衬底104的p掺杂区域358中形成n掺杂半导体阱隧穿连接332(以下称为n掺杂隧穿连接332)，以经由I/O连接370将位于PLINE 322的端部342附近的n+掺杂半导体区域356耦接到检测和监视电路126。PLINE 322可以通过至少一个n+掺杂半导体互连364而被耦接到n+掺杂半导体区域356。至少一个n+掺杂半导体互连364还可以用于将n掺杂隧穿连接332耦接到I/O连接370。
裂纹停止结构114可以定位在半导体衬底104的p掺杂区域358上方。裂纹停止结构114可以使用至少一个n+掺杂半导体互连364而被耦接到p掺杂区域358。施加到p掺杂区域358的偏置可用于反向偏置形成在p掺杂区域358和至少一个n+掺杂半导体互连364之间的pn结，以使裂纹停止结构114与p掺杂区域358电隔离。
n掺杂隧穿连接332在裂纹停止结构112和保护环110下方延伸并与之电隔离。可以使用至少一个p+掺杂半导体互连366将裂纹停止结构112耦接到n掺杂隧穿连接332。类似地，保护环110可以使用至少一个p+掺杂半导体互连366而被耦接到n掺杂隧穿连接332。形成在p+掺杂半导体互连366和n掺杂隧穿连接332之间的反向偏置的pn结使裂纹停止结构112和保护环110与n掺杂隧穿连接332电隔离。
根据其他实施例，本文描述的任何裂纹检测和监视系统都可以利用这两种类型的连接结构来将PLINE电连接到检测和监视电路126。例如，裂纹检测和监视系统中的第一PLINE可以使用金属跨接连接器而被电连接到检测和监视电路126，同一裂纹检测和监视系统中的第二PLINE可以使用掺杂半导体隧穿连接器而被电连接到检测和监视电路126，而同一裂纹检测和监视系统中的第三PLINE可以同时使用跨接连接器和隧穿连接器连接。
本文描述的任何/所有PLINE可被配置为引导和捕获传播通过IC 102的非工作区域108的裂纹。例如，根据实施例的用于引导和捕获裂纹的PLINE 400的截面图在图10中示出。如图所示，PLINE 400包括第一和第二导电互连金属部分402、404。金属部分404可以包括使用高密度布置的导电金属互连408(例如，过孔、过孔条等)相互连接并嵌入在电介质材料144中的多层导电金属段406。金属部分402也可以包括使用高密度布置的金属互连408相互连接并嵌入在电介质材料144中的多层导电金属段406。另外，可以使用低密度布置的导电金属互连410(例如，过孔、过孔条等)使金属部分402中的多个(在该示例中为2个)金属段406相互连接。金属互连410在金属部分402中形成弱化区域412，该弱化区域412有效地吸引朝着PLINE 400传播的裂纹。金属部分402中的细长金属段406'也可以通过金属互连410而被耦接到金属部分404中的细长金属段406'。金属部分404可以进一步包括捕获区域414，该捕获区域414已经被强化以便在裂纹已经传播通过金属部分402中的弱化区域412之后捕获/减慢裂纹。捕获区域414可以例如通过提供一组较大/较强的金属互连416(例如，比金属互连408更宽/更厚)和/或通过将该组金属互连416(或甚至整个金属部分404)嵌入在较不易裂开的更强固的电介质材料418(例如，与电介质材料144相比)中来强化。
根据实施例，可以以若干种不同的方式来提供高密度布置的金属互连408和低密度布置的金属互连410。例如，金属互连408、410可以以相同的图案布置，但是金属互连408可以比金属互连410更厚。作为另一示例，金属互连408、410可以具有相同的厚度，但是金属互连408可以布置成比金属互连410更紧密。
图11A、11B和11C示出了根据实施例的图10的PLINE 400的裂纹引导和捕获功能的示例。在图11A中，传播通过IC的非工作区域108的裂纹130被吸引朝向由金属部分402中的金属互连410提供的弱化区域412。在图11B中，裂纹130朝向捕获区域414穿过金属部分402中的低密度布置的金属互连410。在图11C中，裂纹被捕获区域414中的金属互连416捕获/减慢，并且其能量被分散。金属部分402中的断裂导致PLINE 400的电阻增大，该电阻增大由检测和监视电路126感测并确定。如果不使用捕获区域414，则裂纹130可以被金属部分404中的高密度布置的金属互连408捕获/减慢。
根据实施例的用于检测和监视IC中的裂纹的过程的流程图在图12中示出。在过程A1中，由检测和监视电路(连续地或周期性地)监视位于IC的非工作区域中的多条PLINE的电特性(例如，电阻)。如果检测和监视电路感测到一PLINE的电特性的变化，表明裂纹已经传播到/通过该PLINE(过程A2处的“是”)，则流程转到过程A3。否则(过程A2处的“否”)，流程返回到过程A1。
在过程A3中，检测和监视电路向终端用户提供警报(例如，电子邮件、文本消息、系统消息等)，该警报指示在PLINE处发生了裂纹破坏。警报的性质可以取决于例如PLINE在IC的非工作区域中的位置(例如，PLINE离IC的工作区域越近，警报越强)。流程然后返回到过程A1。
图13示出了根据其他实施例的包括裂纹检测和监视系统500的IC 102的平面图。类似于裂纹检测和监视系统100、200、300，裂纹检测和监视系统500可以包括围绕裂纹停止结构114的外周边形成的导电PLINE 502，以及围绕裂纹停止结构112的外周边形成的、位于裂纹停止结构112和裂纹停止结构114之间的导电PLINE 504。然而，与裂纹检测和监视系统100、200、300不同，裂纹检测和监视系统500可以包括多条(例如，>2条)相邻的导电PLINE，这些导电PLINE围绕裂纹停止结构110的外周边形成，位于裂纹停止结构110和裂纹停止结构112之间。例如，如图13所示，可以在裂纹停止结构110和裂纹停止结构112之间设置五条PLINE 506、508、510、512、514。每条PLINE 502、504、506、508、510、512、514可以如上所述是不连续的(或者可以是连续的)，并且可以经由相应的跨接连接或隧穿连接而被耦接到检测和监视电路126。
在操作中，检测和监视电路126可被配置为在裂纹传播到/通过PLINE 502、504时提供第一类型的警报，并且在裂纹传播到/通过PLINE 506、508、510、512、514时提供第二类型的警报。例如，检测和监视电路126可被配置为在裂纹传播到/通过PLINE 502、504时向终端用户提供初始警报。此类警报可以包括例如“IC中已出现裂纹破坏”和“裂纹继续朝着IC内部传播”。
裂纹检测和监视系统500还可被配置为在裂纹传播到/通过PLINE 506、508、510、512、514时提供有关IC 102的预期剩余寿命(例如，大约故障时间)的老化信息。为了实现该功能，可以在测试用IC 102中确定裂纹的生长速率。基于该生长速率，PLINE 506、508、510、512、514可以与IC 102的工作区域106间隔开特定的距离，其中每个距离代表IC 102的不同剩余工作寿命。当裂纹传播到/通过给定的PLINE时，检测和监视电路126可以警告终端用户裂纹已经达到该PLINE，如果条件保持不变，则裂纹可能会在一定天数/月数/年数(例如18个月)后到达IC 102的工作区域。警报可以包括例如“裂纹正在接近IC的工作区域。预期IC会在大约18个月后发生故障。”当裂纹传播到/通过更靠近IC 102的工作区域106的另一PLINE时，检测和监视电路126可以警告终端用户裂纹已到达该PLINE，如果条件保持相同，则裂纹可能在一定天数/月数/年数(例如12个月)后到达IC 102的工作区域106。
根据实施例，检测和监视电路可以包括至少一个感测电路，用于检测和监视至少一条PLINE的电阻。例如，检测和监视电路可以包括多级感测电路的串联(级联)布置，其中每个感测电路被配置为感测对应的PLINE的电阻。当裂纹传播通过IC时，由感测电路产生的使能信号用于激活多级感测电路中的下一感测电路。
图14示出了根据实施例的检测和监视电路602，该电路602可以在包括多条PLINE(例如，PLINE 604、PLINE 606、PLINE 608)的裂纹检测和监视系统600中使用，其中PLINE608比PLINE 606更靠近IC 102的工作区域106，并且其中PLINE 606比PLINE 604更靠近工作区域106。如图14所示，裂纹检测和监视电路602可以包括N(在该示例中，N＝3)级的级联感测电路。例如，检测和监视电路602可以包括用于感测PLINE 604的电阻RPL0的第一级感测电路610，用于感测PLINE 606的电阻RPL1的第二级感测电路612和用于感测PLINE 608的电阻RPL2的第三级感测电路614。感测电路610、612、614可以串联布置(例如，级联)，使得仅在感测电路610已经在PLINE 604处检测到裂纹之后才启用感测电路612。类似地，仅在感测电路612已经在PLINE 606处检测到裂纹之后才启用感测电路614。与图14同时被参考的图15示出了根据实施例的包括感测电路610、612、614的级联布置的检测和监视电路602的电路图700。
在操作中，电路700被配置为向IC 102的工作区域106输出指示裂纹130的存在和生长的多个不同的标记(flag)。即，级联感应电路610、612、614中的每一个被配置为在裂纹130传播到较靠近IC 102的工作区域106时设置相应的标记。可以响应于所述标记而向IC102的终端用户提供相应的警报。
第一级感测电路610接收由第一级分压器702产生的输入电压VIN0。类似地，第二级感测电路612接收由第二级分压器704产生的输入电压VIN1，而第三级感测电路614接收由第三级分压器706产生的输入电压VIN2。
第一级分压器702由参考电阻器R0和表示PLINE 604电阻的电阻器RPL0形成。根据实施例，PLINE 604在完好无损时可以具有约10k欧姆的电阻RPL0，在被裂纹损坏时可以具有大于1M欧姆的电阻RPL0。电阻器R0的电阻比完好无损时的PLINE 604的电阻RPL0大得多。例如，电阻器R0可以具有约100k欧姆的电阻。VIN0是电阻器R0和电阻器RPL0之间的分压器702的节点708处的电压。
n型场效应晶体管(NFET)N0的漏极耦接到节点708。NFET N0的源极耦接到地电压VSS(例如，0V)。p型场效应晶体管(PFET)P0的漏极耦接到R0，PFET P0的源极耦接到电源电压VDD(例如，1V)。
第一级感测电路610可以通过使能信号ENN而被选择性地启用。另外，使能信号ENN被施加到第一级分压器702的NFET N0和PFET P0的栅极。当使能信号ENN＝1V(例如，VDD)时，第一级感测电路610被禁用，并且第一级感测电路610未消耗任何电流(仅有nA泄漏电流)。此外，当使能信号ENN＝1V时，PFET P0被关断并且NFET N0被接通，从而将节点708处的电压VIN0拉至接地(例如，VIN0＝0V)。因此，当ENN＝1V时，第一级感测电路610不消耗任何功率，并且没有任何DC电流流过第一级分压器702。
每个感测电路610、612、614接收参考电压VREF。VREF可以由分压器720(由图15所示的两个电阻器RR0和RR1形成)，使用带隙电压参考电路，或通过任何其他合适的方式提供。假设RR0＝RR1，则分压器720被配置为输出参考电压VREF＝VDD/2(例如，VREF＝～0.5V)。
当ENN＝0时，第一级感测电路602被启用，NFET N0被关断并且PFET P0被接通。当启用(例如，ENN＝0V)时，第一级感测电路610被配置为比较电压VIN0和VREF，并产生提供给第二级分压器704和第二级感测电路612的使能信号CRACKN_S0。第一级感测电路610还可以产生指示PLINE 604的状态的标记F0。
当完好无损时，PLINE 604可以具有10k欧姆的等效电阻RPL0。因此，当ENN＝0V(启用第一级感测电路610)时，第一级分压器702在节点708处输出的电压VIN0为：
VDD*(RPL0/(RPL0+R0))＝VDD*(10k/(10k+100k))＝～0.009*VDD＝～0V。
作为响应，因为VIN0小于参考电压VREF，所以第一级感测电路610设置CRACKN_S0＝1V，其禁用第二级感测电路612，并且设置F0＝0V，指示PLINE 604完好无损。
如果PLINE 604已被裂纹损坏，则其电阻RPL0可能会增加若干个数量级(例如，从10k欧姆增加到>1M欧姆)。在这种情况下，第一级分压器702在节点708处输出的电压VIN0为：
VDD*(RPL0/(RPL0+R0))＝VDD*(1M/(1M+100k))＝～0.9*VDD＝～VDD。
作为响应，因为VIN0现在大于参考电压VREF，所以第一级感测电路610设置CRACKN_S0＝0V，其启用第二级感测电路612，并且设置F0＝1V，指示PLINE 604已损坏。根据实施例，标记F0是使能信号CRACKN_S0的反相(inverse)。
第二级分压器704由参考电阻器R1和表示PLINE 606的电阻的电阻器RPL1形成。第三级分压器706类似地包括参考电阻器R2和表示PLINE608的电阻的电阻器RPL2。PLINE 606、608在完好无损时的电阻RPL1、RPL2可以分别为约10k欧姆，在被裂纹损坏时的电阻可以大于1M欧姆。电阻器R1、R2的电阻可以为约100k欧姆。VIN1是第二级分压器704的节点710处的电压。VIN2是第三级分压器706的节点712处的电压。
在第二级分压器704中，NFET N1的漏极和源极分别耦接到节点710和接地。PFETP1的漏极和源极分别耦接到电阻器R1和VDD。
第二级感测电路612可以由第一级感测电路610所产生的使能信号CRACKN_S0选择性地启用。此外，使能信号CRACKN_S0被施加到第二级分压器704的NFET N1和PFET P1的栅极。当使能信号CRACKN_S0＝1V(指示PLINE 604完好无损)时，第二级感测电路612被禁用并且不消耗任何电流。另外，当使能信号CRACKN_S0＝1V时，PFET P1被关断并且NFET N1被接通，从而将节点710处的电压VIN1拉至接地(例如，VIN1＝0V)。
当使能信号CRACKN_S0＝0V(指示PLINE 604已损坏)时，第二级感测电路612被启用，NFET N1被关断并且PFET P1被接通。当被启用(例如，CRACKN_0＝0V)时，第二级感测电路612被配置为比较电压VIN1和VREF，并产生用于第三级感测电路614的使能信号CRACKN_S1。第二级感测电路612还可以产生指示PLINE 606的状态的标记F1(例如，CRACKN_S1的反相)。
当完好无损时，PLINE 606可以具有10k欧姆的等效电阻RPL1。在这种情况下，当CRACKN_S0＝0V时，第二级分压器704在节点710处输出的电压VIN1为：
VDD*(RPL1/(RPL1+R1))＝VDD*(10k/(10k+100k))＝～0.009*VDD＝～0V。
作为响应，因为VIN1小于参考电压VREF，所以第二级感测电路612设置CRACKN_S1＝1V，其禁用第三级感测电路614，并且设置F1＝0V，指示PLINE 606完好无损。
如果PLINE 606已被裂纹损坏，则其电阻RPL1增加若干个数量级(例如，从10k欧姆增加到>1M欧姆)。因此，第二级分压器704在节点710处输出的电压VIN1为：
VDD*(RPL1/(RPL1+R1))＝VDD*(1M/(1M+100k))＝～0.9*VDD＝～VDD。
作为响应，因为VIN1现在大于参考电压VREF，所以第二级感测电路612设置CRACKN_S1＝0V，其启用第三级感测电路614，并且设置F1＝1V，指示PLINE 606已损坏。
在第三级分压器706中，NFET N2的漏极和源极分别耦接到节点712和接地。PFETP2的漏极和源极分别耦接到电阻器R2和VDD。
第三级感测电路614可以由第二级感测电路612所产生的使能信号CRACKN_S1选择性地启用。使能信号CRACKN_S1也可以被施加到第三级分压器706的NFET N2和PFET P2的栅极。当使能信号CRACKN_S1＝1V(指示PLINE 606完好无损)时，第三级感测电路614被禁用并且不消耗任何电流，PFET P2被关断并且NFET N2被接通，从而将节点712处的电压VIN2拉至接地(例如，VIN2＝0V)。
当使能信号CRACKN_S1＝0V(指示PLINE 606已损坏)时，第三级感测电路613被启用，NFET N2被关断并且PFET P2被接通。第三级感测电路614比较电压VIN2和VREF，并产生使能信号CRACKN_S2和指示PLINE 608的状态的标记F2(例如，CRACKN_S2的反相)。由于在所述的实施例中，第三级感测电路614是级联感测电路中的最后一级感测电路，因此使能信号CRACKN_S2不用于启用随后的感测电路。
当完好无损时，PLINE 608可以具有10k欧姆的等效电阻RPL2。在这种情况下，当CRACKN_S1＝0V时，第三级分压器706在节点712处输出的电压VIN2为：
VDD*(RPL2/(RPL2+R2))＝VDD*(10k/(10k+100k))＝～0.009*VDD＝～0V。
因为VIN2小于参考电压VREF，所以第三级感测电路614设置CRACKN_S2＝1V，并且设置F2＝0V，指示PLINE 608完好无损。
如果PLINE 608已被裂纹损坏，则其电阻RPL2增加若干个数量级(例如，从10k欧姆增加到>1M欧姆)。因此，第三级分压器706在节点712处输出的电压VIN2为：
VDD(RPL2/(RPL2+R2))＝VDD*(1M/(1M+100k))＝～0.9*VDD＝～VDD。
作为响应，因为VIN2现在大于参考电压VREF，所以第三级感测电路614设置CRACKN_S2＝0V，并且设置F2＝1V，指示PLINE 608已损坏。
图16示出了根据实施例的包括感测电路610、612、614的级联布置的检测和监视电路602的更详细的电路图800。如图16所示，在第一级感测电路6中，使能信号ENN耦接到PFETT1的栅极。PFET T1的源极耦接到VDD，并且PFET T1的漏极耦接到PFET T2和PFET T3的源极。
第一级分压器702的节点708处的输入电压VIN0耦接到NFET T4的栅极。NFET T4的源极接地，NFET T4的漏极耦接到PFET T2的漏极以及PFETS T2和T3的栅极。PFET T3的漏极和NFET T5的漏极在节点802处连接。NFET T5的栅极耦接到参考电压VREF。
当ENN＝0V时，使能信号ENN启用感测电路610，从而使PFET T1接通。当ENN＝1V(例如，VDD)时，PFET T1被关断并且感测电路610被禁用。此外，当ENN＝1V时，值为～VDD/2的参考电压VREF接通NFET T5，并将节点802处的电压OUT0拉至接地(0V)。
节点802处的电压OUT0通过第一反相器804以产生使能信号CRACKN_S0，该使能信号CRACKN_S0被传送给第二级分压器704和第二级感测电路612。使能信号CRACKN_S0也通过第二反相器806以提供标记F0。当ENN＝1V，OUT0＝0V，CRACKN_S0＝1V，并且F0＝0V。
使能信号ENN＝0V同时启用第一级感测电路610和第一级分压器702，第一级分压器702在节点708处输出输入电压VIN0。NFET T4由输入电压VIN0选通，基于PLINE 604的完整性(完好无损或损坏)，输入电压VIN0为～0V或VDD。感测电路610被配置为比较由参考电压VREF引起的通过NFET T5的电流与由输入电压VIN0引起的通过NFET T4的电流。当ENN＝0V并且PLINE 604完好无损(无任何损坏)时，则VIN0＝0V，OUT0＝0V，CRACKN_S0＝1V并且F0＝0V。当ENN＝0V并且PLINE 604损坏时，则VIN0＝～VDD(1V)，CRACKN_S0＝0V并且F0＝1V。在这种情况下，使能信号CRACKN_S0＝0V将启用下一(第二)级感测电路612。第二和第三级感测电路612、614基于其相应使能信号CRACKN_S0、CRACKN_S1的值而以类似于第一级感测电路610的方式工作。
当PLINE 604完好无损(无任何损坏)时，感测电路610不消耗任何电流。在这种情况下，VIN0＝～0V，这将使NFET T4关断，并且使MID0电压浮置。由于参考电压VREF＝VDD/2(或其他参考电压，取决于实现方式)，因此电压OUT0被安全地拉至0V，并将已知的输出提供给随后的电路。仅当PLINE 604已损坏(例如，当ENN＝0V并且VIN0＝1V)时，感测电路604才消耗电流。
本公开的实施例可以提供若干技术优势和商业优势，在此通过示例的方式讨论了其中的一些。本文所公开的裂纹检测和监视系统被配置为检测IC的非工作区域中裂纹的存在，并向终端用户警告裂纹的存在及裂纹朝着IC的工作区域的发展进程。另外，本文所公开的裂纹检测和监视系统被设计为在即将来临的灾难性故障变为实际的灾难性故障(其中裂纹传播到IC的工作区域中)之前警告终端用户该灾难性故障。这允许终端用户在由于裂纹传播而导致IC故障之前更换IC。可以以某种方式来设置和校准裂纹检测和监视系统，以提供有关即将发生的IC故障的大致的时间范围。
本文所公开的裂纹检测和监视系统可以包括到检测和监视电路的跨接连接或隧穿连接，这些连接通过顶部金属层(BEOL)或IC的半导体衬底中的过孔掩埋的半导体阱包围并跨越裂纹停止结构和/或保护轨。本文所公开的裂纹检测和监视系统还可包括故意设计的薄弱点，这些薄弱点将把裂纹生长引导到期望的位置，在所述位置裂纹将被捕获并分散其能量。
本文公开的裂纹检测和监视系统可以包括用于监视IC上的结构(例如，PLINE)的感测电路的多级串联连接(例如，级联)的布置。有利地，在上游第N级的感测电路检测到对其相应结构的损坏之前，第N+1级的感测电路不被启用并且不消耗任何功率。
本文使用的术语仅用于描述特定实施例的目的，并不旨在限制本公开。如本文所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另有明确说明。将进一步理解，当在本说明书中使用时，术语“包括”和/或“包含”规定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或它们构成的组的存在或者添加。“可选的”或“可选地”表示随后描述的事件或情况可能发生或可能不发生，并且该描述包括事件发生的情况和事件不发生的情况。
在整个说明书和权利要求书中使用的近似语言可以被用于修饰任何定量表示，该定量表示可以允许在不导致其相关的基本功能变化的情况下改变。因此，由诸如“约”、“大约”和“基本上”之类的一个或多个术语修饰的值不限于指定的精确值。在至少一些情况下，近似语言可以对应于用于测量值的仪器的精度。在本文以及整个说明书和权利要求书中，范围限制可以被组合和/或互换，这样的范围被识别并且包括含在其中的所有子范围，除非上下文或语言另有说明。应用于范围的特定值的“近似”适用于两个值，并且除非另外取决于测量值的仪器的精度，否则可指示所述值的+/-10％。
以下权利要求中的所有装置或步骤加功能元件的对应结构、材料、动作和等同物旨在包括结合具体要求保护的其它要求保护的要素执行功能的任何结构、材料或动作。已经出于说明和描述的目的给出了对本公开的描述，但是该描述并不旨在是穷举的或将本公开限制于所公开的形式。在不脱离本公开的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择和描述实施例是为了最好地解释本公开的原理和实际应用，并且使本领域的其他技术人员能够理解本公开的具有适合于预期的特定用途的各种修改的各种实施例。

Claims (18)

1.一种裂纹检测和监视系统，包括：
多个导电结构，其围绕形成在集成电路IC的非工作区域中的保护性壁垒延伸，其中所述IC的工作区域被包围在所述保护性壁垒内；以及
串联连接的多级感测电路，其用于感测所述多个结构中的每个结构的电特性的变化并接收使能信号，其中每个感测电路耦接到所述多个结构中的相应结构，所述电特性的变化指示所述相应结构的损坏，
其中，每个感测电路包括用于选择性地为所述多级感测电路中的下一感测电路产生所述使能信号的电路。
2.根据权利要求1所述的系统，其中，所述多个结构包括多个导电的周边线PLINE，并且其中，所述电特性的变化指示在所述结构中存在裂纹。
3.根据权利要求1所述的系统，其中，所述电特性包括所述结构的电阻。
4.根据权利要求3所述的系统，其中，所述多级感测电路的每一级中的感测电路进一步包括：
分压器电路，其耦接到由所述感测电路接收的所述使能信号，用于基于耦接到所述感测电路的所述结构的损坏状态向所述感测电路输出电压输入信号VIN。
5.根据权利要求4所述的系统，其中，所述分压器电路进一步包括：
第一电阻器，其表示所述结构的电阻；以及
参考电阻器，其在输出节点处耦接到所述第一电阻器，所述参考电阻器的电阻大于所述结构未损坏时所述结构的电阻且小于所述结构损坏时所述结构的电阻。
6.根据权利要求5所述的系统，其中，所述分压器电路进一步包括：
第一场效应晶体管FET；以及
第二FET；
其中，所述第一FET的第一端子耦接到所述输出节点，所述第一FET的第二端子接地，所述第二FET的第一端子耦接到所述参考电阻器，所述第二FET的第二端子耦接到电源电压，以及
其中，所述第一FET的栅极、所述第二FET的栅极耦接到所述使能信号。
7.根据权利要求4所述的系统，其中，用于选择性地为所述下一感测电路产生所述使能信号的电路进一步包括：
用于接收参考电压VREF的输入；
用于从所述分压器电路接收所述电压输入信号VIN的输入；
用于基于所述参考电压VREF和所述电压输入信号VIN产生输出信号OUT的电路；以及
用于基于所述OUT信号为所述下一感测电路产生所述使能信号的电路。
8.根据权利要求7所述的系统，进一步包括用于输出标记的电路，所述标记指示耦接到所述感测电路的所述结构的损坏状态。
9.一种用于检测和监视集成电路IC中的裂纹的方法，包括：
在所述IC的非工作区域中设置多个导电结构，所述多个导电结构围绕形成在所述IC的所述非工作区域中的保护性壁垒延伸，其中所述IC的工作区域被包围在所述保护性壁垒内；
将串联连接的多级感测电路耦接到所述多个导电结构，其中每个感测电路耦接到所述多个结构中的相应结构；
启用所述多级感测电路的第N级中的感测电路；
通过所启用的感测电路监视耦接到所启用的感测电路的所述相应结构的电特性；以及
响应于检测到耦接到所启用的感测电路的所述相应结构的所述电特性的变化，由所启用的感测电路输出使能信号，所述使能信号用于启用所述多级感测电路的下游第N+1级中的感测电路。
10.根据权利要求9所述的方法，进一步包括输出标记，所述标记指示耦接到所启用的感测电路的所述相应结构的所述电特性的变化。
11.根据权利要求10所述的方法，进一步包括响应于所述标记而提供警报，所述警报指示耦接到所启用的感测电路的所述相应结构已损坏。
12.根据权利要求10所述的方法，其中，耦接到所启用的感测电路的所述相应结构的所述电特性的变化是由传播通过所述IC的所述非工作区域的裂纹引起的，所述方法进一步包括在所述裂纹从所述IC的所述非工作区域传播到所述IC的所述工作区域中之前提供所述警报。
13.根据权利要求9所述的方法，进一步包括将耦接到所述多级感测电路的所述第N级的所述结构定位成比耦接到所述多级感测电路的所述第N+1级的所述结构更靠近所述IC的所述工作区域。
14.一种方法，包括：
将串联连接的多级感测电路耦接到集成电路IC上的多个导电结构，其中每个感测电路耦接到所述多个结构中的相应结构；
启用所述多级感测电路的第N级中的感测电路；
通过所启用的感测电路监视耦接到所启用的感测电路的所述相应结构的电特性；以及
响应于检测到耦接到所启用的感测电路的所述相应结构的所述电特性的变化，由所启用的感测电路输出使能信号，所述使能信号用于启用所述多级感测电路的下游第N+1级中的感测电路。
15.根据权利要求14所述的方法，进一步包括产生警报，所述警报指示耦接到所启用的感测电路的所述相应结构的损坏。
16.根据权利要求15所述的方法，进一步包括：
基于所述警报监视裂纹通过所述IC的传播。
17.根据权利要求14所述的方法，其中，所述电特性包括耦接到所启用的感测电路的所述相应结构的电阻。
18.根据权利要求14所述的方法，其中，所述多个导电结构包括位于所述IC的非工作区域中的导电的周边线PLINE，并且其中，所述电特性的变化指示在PLINE中存在裂纹。
CN202110390089.7A 2020-05-12 2021-04-12 用于检测和监视集成电路中的裂纹的级联感测电路 Pending CN113658938A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/872,597 US11215661B2 (en) 2020-05-12 2020-05-12 Cascaded sensing circuits for detecting and monitoring cracks in an integrated circuit
US16/872597 2020-05-12

Publications (1)

Publication Number Publication Date
CN113658938A true CN113658938A (zh) 2021-11-16

Family

ID=78280704

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110390089.7A Pending CN113658938A (zh) 2020-05-12 2021-04-12 用于检测和监视集成电路中的裂纹的级联感测电路

Country Status (3)

Country Link
US (2) US11215661B2 (zh)
CN (1) CN113658938A (zh)
DE (1) DE102021106641A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7428051B2 (ja) * 2020-03-31 2024-02-06 住友大阪セメント株式会社 光導波路素子とそれを用いた光変調デバイス及び光送信装置
CN113035929B (zh) * 2021-03-25 2023-06-16 京东方科技集团股份有限公司 显示面板
US20230013898A1 (en) * 2021-07-19 2023-01-19 Changxin Memory Technologies, Inc. Semiconductor wafer and test method
KR20230052752A (ko) * 2021-10-13 2023-04-20 에스케이하이닉스 주식회사 크랙 센서를 포함한 반도체 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6449748B1 (en) * 1999-08-09 2002-09-10 Lsi Logic Corporation Non-destructive method of detecting die crack problems
US6833720B1 (en) * 2003-07-31 2004-12-21 International Business Machines Corporation Electrical detection of dicing damage
US20140021469A1 (en) * 2012-07-17 2014-01-23 International Business Machines Corporation Integrated circuit including sensor structure, related method and design structure
CN107407702A (zh) * 2015-03-05 2017-11-28 高通股份有限公司 用于检测三维(3d)集成电路(ic) (3dic)中的硅穿孔(tsv)裂纹的tsv裂纹传感器以及相关方法和系统
US20210151387A1 (en) * 2019-11-20 2021-05-20 Nanya Technology Corporation Semiconductor device with crack-detecting structure and method for fabricating the same
US11105846B1 (en) * 2020-04-02 2021-08-31 Globalfoundries U.S. Inc. Crack detecting and monitoring system for an integrated circuit

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365958B1 (en) 1998-02-06 2002-04-02 Texas Instruments Incorporated Sacrificial structures for arresting insulator cracks in semiconductor devices
US7098676B2 (en) 2003-01-08 2006-08-29 International Business Machines Corporation Multi-functional structure for enhanced chip manufacturibility and reliability for low k dielectrics semiconductors and a crackstop integrity screen and monitor
US7741715B2 (en) 2005-03-14 2010-06-22 Infineon Technologies Ag Crack stop and moisture barrier
DE102006037633B4 (de) 2006-08-10 2008-06-19 Infineon Technologies Ag Halbleiterchip mit Beschädigungs-Detektierschaltung und ein Verfahren zum Herstellen eines Halbleiterchips
US7646078B2 (en) 2007-01-17 2010-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Die saw crack stopper
US7491578B1 (en) 2008-04-02 2009-02-17 International Business Machines Corporation Method of forming crack trapping and arrest in thin film structures
US8912076B2 (en) 2008-11-05 2014-12-16 Texas Instruments Incorporated Crack deflector structure for improving semiconductor device robustness against saw-induced damage
US8124448B2 (en) 2009-09-18 2012-02-28 Advanced Micro Devices, Inc. Semiconductor chip with crack deflection structure
US20120032693A1 (en) 2010-08-03 2012-02-09 Cisco Technology, Inc. Crack detection in a semiconductor die and package
US8692392B2 (en) * 2010-10-05 2014-04-08 Infineon Technologies Ag Crack stop barrier and method of manufacturing thereof
US20130009663A1 (en) 2011-07-07 2013-01-10 Infineon Technologies Ag Crack detection line device and method
US20190206748A1 (en) * 2017-12-28 2019-07-04 Sanken Electric Co., Ltd. Semiconductor Device and Method for Detecting a Crack of the Semiconductor Device
CN113748495B (zh) * 2019-05-31 2024-07-16 华为技术有限公司 一种检测芯片裂缝的装置
KR20220128718A (ko) * 2021-03-15 2022-09-22 에스케이하이닉스 주식회사 크랙 검출 링 및 크랙 검출 구조를 가진 반도체 소자
CN113035929B (zh) * 2021-03-25 2023-06-16 京东方科技集团股份有限公司 显示面板
US20230013898A1 (en) * 2021-07-19 2023-01-19 Changxin Memory Technologies, Inc. Semiconductor wafer and test method

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6449748B1 (en) * 1999-08-09 2002-09-10 Lsi Logic Corporation Non-destructive method of detecting die crack problems
US6833720B1 (en) * 2003-07-31 2004-12-21 International Business Machines Corporation Electrical detection of dicing damage
US20140021469A1 (en) * 2012-07-17 2014-01-23 International Business Machines Corporation Integrated circuit including sensor structure, related method and design structure
CN107407702A (zh) * 2015-03-05 2017-11-28 高通股份有限公司 用于检测三维(3d)集成电路(ic) (3dic)中的硅穿孔(tsv)裂纹的tsv裂纹传感器以及相关方法和系统
US20210151387A1 (en) * 2019-11-20 2021-05-20 Nanya Technology Corporation Semiconductor device with crack-detecting structure and method for fabricating the same
US11105846B1 (en) * 2020-04-02 2021-08-31 Globalfoundries U.S. Inc. Crack detecting and monitoring system for an integrated circuit

Also Published As

Publication number Publication date
US11215661B2 (en) 2022-01-04
US20220057445A1 (en) 2022-02-24
US11693048B2 (en) 2023-07-04
DE102021106641A1 (de) 2021-11-18
US20210356514A1 (en) 2021-11-18

Similar Documents

Publication Publication Date Title
CN113658938A (zh) 用于检测和监视集成电路中的裂纹的级联感测电路
US11105846B1 (en) Crack detecting and monitoring system for an integrated circuit
TWI651831B (zh) 半導體裝置
US5907464A (en) MOSFET-based power supply clamps for electrostatic discharge protection of integrated circuits
US9329228B2 (en) Prognostic circuit of electromigration failure for integrated circuit
US8218277B2 (en) Shared electrostatic discharge protection for integrated circuit output drivers
TWI670911B (zh) 靜電放電防護裝置
US9385527B2 (en) Enhanced charge device model clamp
US20070172966A1 (en) Automatic on-die defect isolation
Ker et al. Complementary-LVTSCR ESD protection circuit for submicron CMOS VLSI/ULSI
CN107068654B (zh) 具有断裂探测的半导体芯片
JP2009081307A (ja) Ｅｓｄ保護回路
TW202301771A (zh) 具有二極體的故障安全輸入/輸出靜電放電防護
US8625242B2 (en) Failsafe galvanic isolation barrier
US10229805B2 (en) Detection of dependent failures
US9222968B2 (en) Monitoring system for detecting degradation of integrated circuit
EP3147945A1 (en) Esd detection circuit
CN102055461A (zh) 防止闩锁的电路和方法
JP5085045B2 (ja) 半導体装置
CN102064813A (zh) 防止闩锁的电路
CN110534511B (zh) 半导体装置和包括半导体装置的半导体封装件
US11355455B2 (en) Multi-die chip
US20230198250A1 (en) Electrostatic discharge protection circuit
CN115347886A (zh) 一种具有故障报告结构的集成电路
Rahman et al. CMOL Based Quaded Transistor NAND Gate Building Block of Robust Nano Architecture

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination