CN113629019A - 一种毫米波封装结构及其制备方法 - Google Patents
一种毫米波封装结构及其制备方法 Download PDFInfo
- Publication number
- CN113629019A CN113629019A CN202110712760.5A CN202110712760A CN113629019A CN 113629019 A CN113629019 A CN 113629019A CN 202110712760 A CN202110712760 A CN 202110712760A CN 113629019 A CN113629019 A CN 113629019A
- Authority
- CN
- China
- Prior art keywords
- layer
- chip
- silicon oxide
- groove
- oxide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004806 packaging method and process Methods 0.000 title abstract description 30
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 54
- 239000010703 silicon Substances 0.000 claims abstract description 54
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 230000005540 biological transmission Effects 0.000 claims abstract description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 77
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 64
- 238000000034 method Methods 0.000 claims description 38
- 238000000206 photolithography Methods 0.000 claims description 12
- 238000011049 filling Methods 0.000 claims description 11
- 238000001312 dry etching Methods 0.000 claims description 10
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 7
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 238000004026 adhesive bonding Methods 0.000 claims description 2
- 230000005496 eutectics Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 155
- 239000011521 glass Substances 0.000 abstract description 10
- 238000000151 deposition Methods 0.000 abstract description 5
- 230000008021 deposition Effects 0.000 abstract description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 abstract description 4
- 239000011229 interlayer Substances 0.000 abstract description 3
- 238000004528 spin coating Methods 0.000 abstract description 3
- 239000003989 dielectric material Substances 0.000 abstract description 2
- 229910052751 metal Inorganic materials 0.000 description 18
- 239000002184 metal Substances 0.000 description 18
- 239000010949 copper Substances 0.000 description 11
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 11
- 238000004544 sputter deposition Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 239000010408 film Substances 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 5
- 238000009713 electroplating Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 238000001723 curing Methods 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000000708 deep reactive-ion etching Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000013007 heat curing Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011344 liquid material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- DHKHKXVYLBGOIT-UHFFFAOYSA-N acetaldehyde Diethyl Acetal Natural products CCOC(C)OCC DHKHKXVYLBGOIT-UHFFFAOYSA-N 0.000 description 1
- 125000002777 acetyl group Chemical class [H]C([H])([H])C(*)=O 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- MSNOMDLPLDYDME-UHFFFAOYSA-N gold nickel Chemical compound [Ni].[Au] MSNOMDLPLDYDME-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000004814 polyurethane Substances 0.000 description 1
- 229920002635 polyurethane Polymers 0.000 description 1
- 229920002689 polyvinyl acetate Polymers 0.000 description 1
- 239000011118 polyvinyl acetate Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229920002554 vinyl polymer Polymers 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0233—Structure of the redistribution layers
- H01L2224/02331—Multilayer structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02373—Layout of the redistribution layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02381—Side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/031—Manufacture and pre-treatment of the bonding area preform
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明涉及一种毫米波封装结构。该毫米波封装结构采取在硅衬底表面刻槽,并将射频芯片填埋的方式,减小了封装结构的厚度,使封装结构更加紧凑。本发明的天线、接地单元、硅衬底与芯片垂直互联,也使得封装结构更加紧凑。本发明利用由低损耗的介电材料旋涂玻璃生成的SiO2薄膜作为层间的介质层。SiO2作为介质层,具有优良的介电性能,能够降低芯片与天线之间的互连损耗。此外,由旋涂玻璃生成SiO2薄膜的方法比通过等离子体增强化学气相淀积法沉积SiO2的工作温度低,与芯片的兼容性更好。另外,本发明的传输线不经过硅衬底,电学信号在垂直方向上由芯片通过波导传至天线,也能够降低损耗,最大限度的提高天线的增益。本发明还涉及所述毫米波封装结构的制备方法。
Description
技术领域
本发明涉及微电子封装领域,具体涉及一种毫米波封装结构及其制备方法。
背景技术
随着5G通讯时代的兴起,有源和无源器件的异质集成和三维集成已经成为实现高性能毫米波系统的关键技术策略。而天线集成的封装模块适用于所有的 5G产品,如手机、基站等。更紧凑的封装体积、芯片与天线之间的低损耗互连、高增益高带宽的天线是实现毫米波系统优异性能的必要因素。因此,在天线封装的模块中,性能好、尺寸紧凑的封装设计,低损耗层间介质层薄膜的选取,有源、无源器件与天线的协同设计以及它们在毫米波段的三维集成是目前应首要突破的技术方向。针对5G通讯时代对更紧凑的封装尺寸和低传输损耗的需求,特提出本发明的毫米波封装结构。
发明内容
本发明的目的是克服现有技术的缺点,提供一种毫米波封装结构,该封装结构具有更紧凑的封装体积,且芯片与天线之间的互连损耗低。
本发明的另一目的是提供所述毫米波封装结构的制备方法。
为了实现以上目的,本发明提供如下技术方案。
一种毫米波封装结构,包括:
芯片;
硅衬底,设有TSV结构,且顶部设有用于填埋所述芯片的第一凹槽;
第一重布线层,设置在所述硅衬底的上表面,并且与所述TSV结构和所述芯片上的电学I/O PAD连接;
第一氧化硅层,其覆盖所述第一重布线层,并且设有使所述第一重布线层的部分上表面裸露的第二凹槽;
第二重布线层,设置在所述第一氧化硅层的上表面且充满所述第二凹槽,并且包括波导、传输线和接地单元;
第二氧化硅层,其覆盖所述第二重布线层,并且设有使所述第二重布线层的部分上表面裸露的第三凹槽;以及
第三重布线层,设置在所述第二氧化硅层的上表面且充满所述第三凹槽,并且包括波导、传输线和天线。
所述毫米波封装结构的制备方法,包括:
提供硅衬底,并在所述硅衬底上形成TSV(through-silicon-via,通过硅穿孔)结构和第一凹槽;
将芯片填埋到所述第一凹槽中;
在所述硅衬底的上表面形成第一重布线层,使所述第一重布线层分别与所述TSV结构和所述芯片上的电学I/O PAD连接;
在所述硅衬底和所述芯片的上表面形成覆盖所述第一重布线层的第一氧化硅层,并在所述第一氧化硅层上形成第二凹槽,使得所述第一重布线层的部分上表面裸露;
在所述第一氧化硅层上形成包括波导、传输线和接地单元的第二重布线层,其充满所述第二凹槽;
在所述第一氧化硅层上形成覆盖所述第二重布线层的第二氧化硅层,并在所述第二氧化硅层上形成第三凹槽,使得所述第二重布线层的部分上表面裸露;以及
在所述第二氧化硅层上形成包括波导、传输线和天线的第三重布线层,其充满所述第三凹槽。
与现有技术相比,本发明达到了以下技术效果:
1.本发明的毫米波封装结构采取在硅衬底表面刻槽,并将射频芯片填埋的方式,减小了封装结构的厚度,使封装结构更加紧凑。本发明的天线、接地单元、硅衬底与芯片垂直互联,也使得封装结构更加紧凑。
2.本发明利用由低损耗的介电材料旋涂玻璃(Spin-on-Glass)生成的SiO2薄膜作为层间的介质层。SiO2作为介质层,具有优良的介电性能,能够降低芯片与天线之间的互连损耗。此外,由旋涂玻璃生成SiO2薄膜的方法比通过等离子体增强化学气相淀积法(PECVD)沉积SiO2的工作温度低,与芯片的兼容性更好。另外,本发明的传输线不经过硅衬底,电学信号在垂直方向上由芯片通过波导传至天线,也能够降低损耗,最大限度的提高天线的增益。
附图说明
通过阅读下文优选实施方式的详细描述,各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的,而并不认为是对本发明的限制。而且在整个附图中,用相同的参考符号表示相同的部件。在附图中:
图1给出了本发明的毫米波封装结构的示意图。
图2-图12给出了本发明实施例1提供的制备方法中每步得到的结构示意图。
附图标记说明
100为芯片,200为硅衬底,201为TSV结构,202为第一凹槽,300为第一重布线层,400为第一氧化硅层,401为第二凹槽,500为第二重布线层,600 为第二氧化硅层,601为第三凹槽,700为第三重布线层,800为第三氧化硅层, 801为通孔,900为SiO2绝缘层。
具体实施方式
以下,将参照附图来描述本公开的实施例。但是应该理解,这些描述只是示例性的,而并非要限制本公开的范围。此外,在以下说明中,省略了对公知结构和技术的描述,以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的,其中为了清楚表达的目的,放大了某些细节,并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的,实际中可能由于制造公差或技术限制而有所偏差,并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/ 层。
在本公开的上下文中,当将一层/元件称作位于另一层/元件“上”时,该层/元件可以直接位于该另一层/元件上,或者它们之间可以存在居中层/元件。另外,如果在一种朝向中一层/元件位于另一层/元件“上”,那么当调转朝向时,该层/元件可以位于该另一层/元件“下”。
下面将结合具体附图对本发明作进一步说明。
图1给出了本发明的毫米波封装结构的示意图。具体地,如图1所示,本发明的毫米波封装结构包括:芯片100;硅衬底200,设有TSV结构201,且顶部设有用于填埋芯片100的第一凹槽202;第一重布线层300,设置在硅衬底 200的上表面,并且分别与TSV结构201和芯片100上的电学I/O PAD连接;第一氧化硅层400,其覆盖第一重布线层300,并且设有使第一重布线层300的部分上表面裸露的第二凹槽401;第二重布线层500,设置在第一氧化硅层400的上表面且充满第二凹槽401,并且包括波导、传输线和接地单元;第二氧化硅层600,其覆盖第二重布线层500,并且设有使第二重布线层500的部分上表面裸露的第三凹槽601;以及第三重布线层700,设置在第二氧化硅层600的上表面且充满第三凹槽601,并且包括波导、传输线和天线。
在本发明中,芯片100可为5G通讯的射频芯片(RFIC),优选为Ka或Ku 波段的射频芯片。
为了降低芯片与天线之间的互连损耗,硅衬底200优选为高阻硅衬底。TSV 结构201贯穿硅衬底200的上下表面,其中的导电物质可以是铜、钨或多晶硅等。第一凹槽202的尺寸可根据芯片的尺寸决定,其应略微大于芯片的尺寸,例如可留出1-2微米的余量,以便于后续填埋芯片。本发明的毫米波封装结构采取在硅衬底表面刻槽,并将射频芯片填埋的方式,减小了封装结构的厚度,使封装结构更加紧凑。
本发明对于第一重布线层300中的金属化布线的材质没有特别限制。优选地,金属化布线可以是金丝、铝丝或铜丝等。第一重布线层300与芯片100上的电学I/O PAD连接可实现芯片的I/O扇出,将芯片面积内的电学I/O PAD引出排布至整个硅衬底面积内,放大PAD节距。另外,第一重布线层300与TSV 结构201连接,可将芯片上的电学I/O信号向下引出至转接板。所述转接板位于硅衬底200的下方并通过焊球与硅衬底200的TSV结构201连接,其可以是硅基转接板、LTCC转接板或PCB转接板等。所述焊球可以是常规金属如锡金属。
优选地,在硅衬底200和第一重布线层300之间设置有第三氧化硅层800。第三氧化硅层800覆盖芯片100和硅衬底200的上表面且充满芯片100和第一凹槽202之间的缝隙。位于芯片100和硅衬底200的上表面的层厚度可为1微米至5微米。第三氧化硅层800还设置有通孔801,用于使芯片100的电学I/O PAD和TSV结构201的上表面裸露。在设置有第三氧化硅层800和通孔801的情况下,第一重布线层300充满通孔801。
第一氧化硅层400的厚度可为5-15微米。
第二重布线层500除包括常规的金属化布线(如金丝、铝丝或铜丝等)之外,还包括波导、传输线和接地单元。所述波导、传输线和接地单元可以是本领域常规使用的结构,波导优选为共面波导。波导的尺寸根据工作的频段来设计。本发明优选使用Ka和Ku波段,波导需和芯片有50Ω的阻抗匹配。第二重布线层500充满第二凹槽401,从而与第一重布线层300电学连通。
第二氧化硅层600的厚度可为5-15微米。
第三重布线层700除包括常规的金属化布线(如金丝、铝丝或铜丝等)之外,还包括波导、传输线和天线。所述波导、传输线和天线可以是本领域常规使用的结构,波导优选为共面波导。所述天线采用贴片天线或其它形式的天线。天线和波导的尺寸根据工作的频段来设计。本发明优选使用Ka和Ku波段,波导需和芯片有50Ω的阻抗匹配。第三重布线层700充满第三凹槽601,从而与第二重布线层500电学连通。
本发明的天线、接地单元、硅衬底与芯片垂直互联,使得封装结构更加紧凑。另外,本发明的传输线不经过硅衬底,电学信号在垂直方向上由芯片通过波导传至天线,也能够降低损耗,最大限度的提高天线的增益。
本发明还提供上述毫米波封装结构的制备方法,包括如下步骤。
首先提供硅衬底,并在所述硅衬底上形成TSV结构和第一凹槽。
本发明对于TSV结构的形成方法没有特别限制。可采用例如光刻工艺、刻蚀工艺或其结合等在硅衬底上形成通过硅穿孔(TSV)。刻蚀工艺包括常规的湿法刻蚀和干法刻蚀,干法刻蚀又可包括离子铣刻蚀、等离子刻蚀和深反应离子刻蚀。之后可通过电镀或CVD等方法在TSV中填充导电物质从而形成TSV结构。常规的导电物质可为金属Cu、W或多晶硅等。在一个具体实施方案中,TSV结构的形成步骤包括刻孔、填铜和减薄。
本发明对于第一凹槽的形成方法没有特别限制,可采用例如光刻工艺、湿法刻蚀工艺、干法刻蚀工艺或其结合等。
然后将芯片填埋到所述第一凹槽中。
填埋包括将芯片置于第一凹槽中并将两者键合。键合方法可以是粘合剂键合或低温共晶键合等。所用的粘合剂可以是环氧树脂、聚氨酯、聚乙酸乙烯酯、聚乙烯醇缩醛或其混合物等。本发明优选使用DAF(die attach film)膜,该材料是在半导体封装工艺中用于连接半导体芯片与封装基板以及用于连接芯片与芯片的超薄型薄膜粘合剂。所述DAF膜可从市场上购买获得。
接下来在所述硅衬底的上表面形成第一重布线层,使所述第一重布线层分别与所述TSV结构和所述芯片上的电学I/O PAD连接。
本发明对于第一重布线层的形成方法没有特别限制,可包括光刻形成布线图形、溅射金属黏附层、溅射金属种子层、去除光刻胶和电镀金属等步骤。
优选地,在填埋芯片之后且在形成第一重布线层之前,形成第三氧化硅层,其充满芯片和第一凹槽之间的缝隙并且覆盖芯片和硅衬底的上表面。所述第三氧化硅层通过加热固化旋涂玻璃材料而形成。其厚度可为1微米至5微米,如果过厚,可进行减薄。之后,在该层上通过光刻、干法刻蚀、湿法刻蚀或其结合形成通孔,以使芯片的电学I/O PAD和TSV结构的上表面裸露。
然后在所述硅衬底和芯片的上表面形成覆盖所述第一重布线层的第一氧化硅层,并在所述第一氧化硅层上形成第二凹槽,使得所述第一重布线层的部分上表面裸露。在本发明的毫米波封装结构存在所述第三氧化硅层的情况下,所述第一氧化硅层在所述第三氧化硅层上形成且覆盖所述第一重布线层。
第一氧化硅层可通过加热固化旋涂玻璃材料而形成。所述旋涂玻璃材料是一种基于硅氧烷的液体材料,例如基于四乙氧基硅烷的液体材料。该材料在 200-300℃下加热可形成SiO2薄膜,比PECVD淀积SiO2时的工作温度(通常为 350℃)低,与芯片有良好的兼容性,可从市场上直接购买或自行制备。SiO2作为介质层,具有优良的介电性能,能够降低芯片与天线之间的互连损耗。第一氧化硅层的厚度可为5-15微米。如果过厚,可进行减薄。
本发明对于第二凹槽的形成方法没有特别限制,可采用例如光刻工艺、湿法刻蚀工艺、干法刻蚀工艺或其结合等。
之后在所述第一氧化硅层上形成包括波导、传输线和接地单元的第二重布线层,其充满所述第二凹槽。
本发明对于第二重布线层的形成方法没有特别限制,可包括光刻形成布线图形、溅射金属黏附层、溅射金属种子层、去除光刻胶和电镀金属等步骤。电镀步骤后,第二凹槽内充满金属。所述波导、传输线和接地单元各自既可在电镀步骤形成,也可在电镀步骤之后引入。
然后在所述第一氧化硅层上形成覆盖所述第二重布线层的第二氧化硅层,并在所述第二氧化硅层上形成第三凹槽,使得所述第二重布线层的部分上表面裸露。
第二氧化硅层可通过加热固化旋涂玻璃材料而形成。其厚度可为5-15微米。如果过厚,可进行减薄。
本发明对于第三凹槽的形成方法没有特别限制,可采用例如光刻工艺、湿法刻蚀工艺、干法刻蚀工艺或其结合等。
接下来在所述第二氧化硅层上形成包括波导、传输线和天线的第三重布线层,其充满所述第三凹槽。
本发明对于第三重布线层的形成方法没有特别限制,可包括光刻形成布线图形、溅射金属黏附层、溅射金属种子层、去除光刻胶和电镀金属等步骤。电镀步骤后,第三凹槽内充满金属。所述波导、传输线和天线各自既可在电镀步骤形成,也可在电镀步骤之后引入。
下面结合具体实施例和附图对本发明作进一步说明,但本发明不限于此。
实施例1
形成毫米波封装结构的方法包括以下步骤。
步骤一:利用TSV工艺在高阻硅片上形成TSV结构,具体过程是:1.对高阻硅片200进行深反应离子刻蚀,刻出圆形盲孔,其直径为30微米,深度为 300微米,所得结构如图2a所示;2.通过热氧工艺生长一层SiO2绝缘层,厚度为百纳米级,所得结构如图2b所示;3.在SiO2绝缘层上溅射Ti黏附层,然后溅射Cu种子层;4.电镀铜,从而填充盲孔,所得结构如图2c所示;5.对高阻硅片200的正面进行化学机械抛光并对其背面进行研磨,使得两面均露出Cu,从而形成TSV结构201,所得结构如图2d所示。
步骤二:利用深反应离子刻蚀工艺在如图2d所示的结构上刻蚀出第一凹槽 202,槽的尺寸根据芯片的尺寸决定,要留出1-2微米的余量,所得结构如图3 所示。
步骤三:填埋,具体过程是:1.将射频芯片100底面贴DAF膜;2.利用键合机将其放入高阻硅片200的第一凹槽202中,所得结构如图4所示。
步骤四:形成第三氧化硅层800,具体过程是:1.旋转涂覆旋涂玻璃材料,从而填充射频芯片100与第一凹槽202之间的缝隙并覆盖射频芯片100和高阻硅片200的上表面;2.加热固化形成SiO2薄膜,即第三氧化硅层800;3.进行化学机械抛光,从而将上表面的SiO2厚度减薄至1微米到5微米;4.光刻、刻蚀上表面的氧化硅层,形成通孔801,从而露出射频芯片100的电学I/O PAD 和TSV结构201的上表面,以便后续形成重布线层,所得结构如图5所示。
步骤五:在第三氧化硅层800上表面进行重布线工艺,从而形成第一重布线层300,具体过程是:1.光刻形成重布线图形;2.溅射Ti金属黏附层,约为 100纳米;3.溅射Cu种子层约为100纳米;4.在去胶液中去除光刻胶;5.电镀 Cu,从而形成第一重布线层300,第一重布线层300充满通孔801,所得结构如图6所示。
步骤六:在第三氧化硅层800上旋转涂覆旋涂玻璃材料并加热固化,从而形成第一氧化硅层400(SiO2薄膜),其覆盖第一重布线层300且厚度为5-15 微米,固化完成后对表面进行化学机械抛光,所得结构如图7所示。
步骤七:在第一氧化硅层400的上表面进行光刻、干法刻蚀,从而形成第二凹槽401,所得结构如图8所示。
步骤八:在第一氧化硅层400的上表面进行重布线工艺,从而形成包括波导、传输线以及接地单元等结构的第二重布线层500,具体过程是:1.光刻形成重布线图形;2.溅射Ti金属黏附层,约为100纳米;3.溅射Cu种子层约为 100纳米;4.在去胶液中去除光刻胶;5.电镀Cu,从而形成第二重布线层500,第二重布线层500充满第二凹槽401,所得结构如图9所示。
步骤九:在第一氧化硅层400上旋转涂覆旋涂玻璃材料并加热固化,从而形成第二氧化硅层600(SiO2薄膜),其覆盖第二重布线层500且厚度为为5-15 微米,固化完成后对表面进行化学机械抛光,所得结构如图10所示。
步骤十:在第二氧化硅层600的上表面进行光刻、干法刻蚀,从而形成第三凹槽601,如图11所示。
步骤十一:在第二氧化硅层600的上表面进行重布线工艺,从而形成包括波导、传输线以及天线等结构的第三重布线层700,具体过程是:1.光刻形成重布线图形;2.溅射Ti金属黏附层,约为100纳米;3.溅射Cu种子层约为100 纳米;4.在去胶液中去除光刻胶;5.电镀Cu,从而形成第三重布线层700,第三重布线层700充满第三凹槽601,所得结构如图1所示。
步骤十二:在第三重布线层700表面镀一层化学镀镍金,防止Cu金属氧化;在TSV结构底部植入锡金属焊球,并将所得封装结构焊接在PCB板上,通过PCB 板上的电源进行供电,所得结构如图12所示。
如图12所示,封装好的芯片发出射频信号,信号通过波导传至天线发射电磁波,可作为收发(T/R,Transmitter/Receiver)组件。
以上所述,仅为本发明较佳的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种毫米波封装结构,包括:
芯片;
硅衬底,设有TSV结构,且顶部设有用于填埋所述芯片的第一凹槽;
第一重布线层,设置在所述硅衬底的上表面,并且与所述TSV结构和所述芯片上的电学I/O PAD连接;
第一氧化硅层,其覆盖所述第一重布线层,并且设有使所述第一重布线层的部分上表面裸露的第二凹槽;
第二重布线层,设置在所述第一氧化硅层的上表面且充满所述第二凹槽,并且包括波导、传输线和接地单元;
第二氧化硅层,其覆盖所述第二重布线层,并且设有使所述第二重布线层的部分上表面裸露的第三凹槽;以及
第三重布线层,设置在所述第二氧化硅层的上表面且充满所述第三凹槽,并且包括波导、传输线和天线。
2.根据权利要求1所述的毫米波封装结构,其特征在于,所述硅衬底为高阻硅衬底。
3.根据权利要求1或2所述的毫米波封装结构,其特征在于,在所述硅衬底和所述第一重布线层之间设置有第三氧化硅层,所述第三氧化硅层充满所述芯片和所述第一凹槽之间的缝隙并且覆盖所述芯片和所述硅衬底的上表面,并且所述第三氧化硅层上设有使所述芯片的电学I/O PAD和所述TSV结构的上表面裸露的通孔。
4.根据权利要求1或2所述的毫米波封装结构,其特征在于,所述第二重布线层和所述第三重布线层中的波导为共面波导;所述天线采用贴片天线。
5.根据权利要求1或2所述的毫米波封装结构,其特征在于,所述第一氧化硅层和所述第二氧化硅层的厚度均为5-15微米。
6.根据权利要求1、2、4或5所述的毫米波封装结构的制备方法,其特征在于,包括:
提供硅衬底,并在所述硅衬底上形成TSV结构和第一凹槽;
将芯片填埋到所述第一凹槽中;
在所述硅衬底的上表面形成第一重布线层,使所述第一重布线层分别与所述TSV结构和所述芯片上的电学I/O PAD连接;
在所述硅衬底和所述芯片的上表面形成覆盖所述第一重布线层的第一氧化硅层,并在所述第一氧化硅层上形成第二凹槽,使得所述第一重布线层的部分上表面裸露;
在所述第一氧化硅层上形成包括波导、传输线和接地单元的第二重布线层,其充满所述第二凹槽;
在所述第一氧化硅层上形成覆盖所述第二重布线层的第二氧化硅层,并在所述第二氧化硅层上形成第三凹槽,使得所述第二重布线层的部分上表面裸露;以及
在所述第二氧化硅层上形成包括波导、传输线和天线的第三重布线层,其充满所述第三凹槽。
7.根据权利要求6所述的制备方法,其特征在于,在填埋所述芯片之后且在形成所述第一重布线层之前,形成第三氧化硅层,其充满所述芯片和所述第一凹槽之间的缝隙并且覆盖所述芯片和所述硅衬底的上表面,并且在所述第三氧化硅层上形成通孔,以使所述芯片的电学I/O PAD和所述TSV结构的上表面裸露。
8.根据权利要求7所述的制备方法,其特征在于,所述通孔的形成方法为光刻、干法刻蚀、湿法刻蚀或其结合。
9.根据权利要求6或7所述的制备方法,其特征在于,填埋包括将所述芯片置于所述第一凹槽中并将两者键合;所述键合为粘合剂键合或低温共晶键合。
10.根据权利要求6或7所述的制备方法,其特征在于,所述第一凹槽、第二凹槽和第三凹槽的形成方法分别为光刻工艺、湿法刻蚀工艺、干法刻蚀工艺或其结合。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110712760.5A CN113629019A (zh) | 2021-06-25 | 2021-06-25 | 一种毫米波封装结构及其制备方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110712760.5A CN113629019A (zh) | 2021-06-25 | 2021-06-25 | 一种毫米波封装结构及其制备方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN113629019A true CN113629019A (zh) | 2021-11-09 |
Family
ID=78378448
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202110712760.5A Pending CN113629019A (zh) | 2021-06-25 | 2021-06-25 | 一种毫米波封装结构及其制备方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN113629019A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN117936464A (zh) * | 2024-03-22 | 2024-04-26 | 成都万应微电子有限公司 | 芯片器件的封装腔体结构及降低封装腔体谐振的方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101656244A (zh) * | 2009-07-10 | 2010-02-24 | 中国科学院上海微系统与信息技术研究所 | 硅基埋置型微波多芯组件的多层互连封装结构及制作方法 |
CN102110673A (zh) * | 2010-10-27 | 2011-06-29 | 中国科学院上海微系统与信息技术研究所 | 使用光敏bcb为介质层的圆片级mmcm封装结构及方法 |
WO2013056519A1 (zh) * | 2011-10-21 | 2013-04-25 | 中国科学院上海微系统与信息技术研究所 | 一种可用于微波频段的圆片级穿硅传输结构及制造方法 |
CN108172564A (zh) * | 2017-12-24 | 2018-06-15 | 中国电子科技集团公司第五十五研究所 | 一种毫米波天线与硅基组件三维集成封装 |
CN109860156A (zh) * | 2019-04-02 | 2019-06-07 | 中芯长电半导体(江阴)有限公司 | 天线封装结构及封装方法 |
CN109979922A (zh) * | 2019-04-02 | 2019-07-05 | 中芯长电半导体(江阴)有限公司 | 天线封装结构及封装方法 |
CN110649001A (zh) * | 2019-09-29 | 2020-01-03 | 上海先方半导体有限公司 | 一种集成天线结构的2.5d多芯片封装结构及制造方法 |
-
2021
- 2021-06-25 CN CN202110712760.5A patent/CN113629019A/zh active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101656244A (zh) * | 2009-07-10 | 2010-02-24 | 中国科学院上海微系统与信息技术研究所 | 硅基埋置型微波多芯组件的多层互连封装结构及制作方法 |
CN102110673A (zh) * | 2010-10-27 | 2011-06-29 | 中国科学院上海微系统与信息技术研究所 | 使用光敏bcb为介质层的圆片级mmcm封装结构及方法 |
WO2013056519A1 (zh) * | 2011-10-21 | 2013-04-25 | 中国科学院上海微系统与信息技术研究所 | 一种可用于微波频段的圆片级穿硅传输结构及制造方法 |
CN108172564A (zh) * | 2017-12-24 | 2018-06-15 | 中国电子科技集团公司第五十五研究所 | 一种毫米波天线与硅基组件三维集成封装 |
CN109860156A (zh) * | 2019-04-02 | 2019-06-07 | 中芯长电半导体(江阴)有限公司 | 天线封装结构及封装方法 |
CN109979922A (zh) * | 2019-04-02 | 2019-07-05 | 中芯长电半导体(江阴)有限公司 | 天线封装结构及封装方法 |
CN110649001A (zh) * | 2019-09-29 | 2020-01-03 | 上海先方半导体有限公司 | 一种集成天线结构的2.5d多芯片封装结构及制造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN117936464A (zh) * | 2024-03-22 | 2024-04-26 | 成都万应微电子有限公司 | 芯片器件的封装腔体结构及降低封装腔体谐振的方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20210090906A1 (en) | Semiconductor Device and Method | |
CN109003961B (zh) | 一种3d系统集成结构及其制造方法 | |
US11605877B2 (en) | Semiconductor device package and method of manufacturing the same | |
US11244896B2 (en) | Package structure and manufacturing method thereof | |
CN113257778B (zh) | 一种3d堆叠且背部导出的扇出型封装结构及其制造方法 | |
CN104851812A (zh) | 半导体元件及其制作方法 | |
KR102501424B1 (ko) | 액체 냉각 리드를 포함하는 패키징된 반도체 장치 및 이를 형성하는 방법 | |
KR20120122636A (ko) | 반도체 장치 및 그 제조방법 | |
CN111477553B (zh) | 隔离封装结构及其制造方法 | |
US20220336412A1 (en) | Package structure and method of fabricating the same | |
TWI765766B (zh) | 封裝結構、封裝體及其形成方法 | |
CN103378057A (zh) | 半导体芯片以及其形成方法 | |
CN113629020B (zh) | 一种毫米波封装结构及其制备方法 | |
CN113629019A (zh) | 一种毫米波封装结构及其制备方法 | |
US11646270B2 (en) | Multi-chip package and manufacturing method thereof | |
CN115954647A (zh) | 一种三维立体毫米波封装天线结构 | |
CN115939117A (zh) | 封装结构、封装结构的制备方法和电子设备 | |
CN118285163A (zh) | 包含用于散热的单片硅结构的半导体装置组合件及其制造方法 | |
CN118103976A (zh) | 包含用于热耗散的单片硅结构的半导体装置组合件及其制造方法 | |
CN115312496A (zh) | 基于后通孔技术的三维半导体集成封装结构及工艺 | |
TWI728742B (zh) | 天線封裝、天線封裝系統及製造天線封裝的方法 | |
CN114267662A (zh) | 一种基于硅基的砷化镓射频芯片封装结构及其制备方法 | |
CN209804636U (zh) | 半导体封装结构 | |
CN113066780A (zh) | 转接板堆叠模组、多层模组和堆叠工艺 | |
CN212907716U (zh) | 一种铜电极结构 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |