CN113595948B - 应用于光通信的可配置激光驱动器均衡位置的均衡电路 - Google Patents
应用于光通信的可配置激光驱动器均衡位置的均衡电路 Download PDFInfo
- Publication number
- CN113595948B CN113595948B CN202110885869.9A CN202110885869A CN113595948B CN 113595948 B CN113595948 B CN 113595948B CN 202110885869 A CN202110885869 A CN 202110885869A CN 113595948 B CN113595948 B CN 113595948B
- Authority
- CN
- China
- Prior art keywords
- data
- equalization
- din
- configurable
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004891 communication Methods 0.000 title claims abstract description 25
- 230000003287 optical effect Effects 0.000 title claims abstract description 23
- 230000001360 synchronised effect Effects 0.000 claims description 11
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 claims description 4
- 101100277639 Homo sapiens DFFB gene Proteins 0.000 claims description 4
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 claims description 3
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 claims description 3
- 240000007320 Pinus strobus Species 0.000 description 11
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 101100022454 Schizosaccharomyces pombe (strain 972 / ATCC 24843) mbo1 gene Proteins 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Optical Communication System (AREA)
Abstract
本发明提供了一种应用于光通信的可配置激光驱动器均衡位置的均衡电路，包括激光驱动器本体，激光驱动器本体包括固定时延均衡器、可配置时延均衡器和均衡数据重置模块，固定时延均衡器和可配置时延均衡器上均包括并串转换器，均衡数据重置模块接收并行数据，并行数据根据相应的均衡位置由寄存器通过选通器选通得到，均衡数据重置模块输出多组并行数据到固定时延均衡器和可配置时延均衡器的并串转换器中，并串转换器将并行的低速数据转换成串行高速数据输出。本发明通过在低速并行数据上做时延并用寄存器选通的方式实现灵活配置均衡器的均衡位置，由于配置均衡器均衡位置是在低速并行电路中实现，可以很好的满足时序要求的同时实现低功耗。
Description
技术领域
本发明涉及光通信领域，具体地，涉及应用于光通信的可配置激光驱动器均衡位置的均衡电路，尤其是涉及一种应用于高速光通信的灵活可配置激光驱动器均衡电路设计。
背景技术
在高速光通信系统的发射端，集成激光驱动器(Laser Driver)的CDR(clock anddata recovery)芯片的高频信号经过印制线路板(PCB trace)和柔性软板(flexiablecable)，驱动激光器(Laser)，激光器发出的光通过光纤进行数据传输。
由于集成激光驱动器、印制线路板、柔性软板以及激光器之间的阻抗不匹配，信号反射会严重恶化激光器的输出眼图，减小通信系统的系统裕量。在集成激光驱动器的CDR芯片中采用均衡技术可以减小信号反射对激光器眼图的恶化。高速光通信系统发射端的信号反射受激光驱动器输出阻抗，印制线路板特征阻抗，柔性软板特征阻抗，激光器内阻以及阻抗的连续性等影响。不同的模块厂商，不同的PCB板材，不同厂家的柔性软板以及不同厂家的激光器都会使信道参数发生变化。固定时延的激光驱动器均衡技术很难满足高速光通信的要求。
在公开号为CN109510667A的中国专利文献中，公开了一种激光源产生电路及均衡方法，包括：对输入信号进行脉冲调制得到驱动信号的激光驱动器；基于驱动信号输出激光信号的发光装置；产生补偿激光信号的均衡信号的均衡模块。基于输入信号产生激光源的驱动信号；基于所述驱动信号驱动发光装置输出激光信号；检测所述激光信号，并基于所述激光信号产生补偿所述激光信号的均衡信号；基于所述均衡信号补偿所述激光信号，抵消所述激光信号中的振荡信号，以得到稳定的激光信号。
发明内容
针对现有技术中的缺陷，本发明的目的是提供一种应用于光通信的可配置激光驱动器均衡位置的均衡电路。
根据本发明提供的一种应用于光通信的可配置激光驱动器均衡位置的均衡电路，包括激光驱动器本体，所述激光驱动器本体包括固定时延均衡器、可配置时延均衡器和均衡数据重置模块，所述固定时延均衡器和可配置时延均衡器上均包括有并串转换器，所述均衡数据重置模块接收并行数据，所述并行数据根据相应的均衡位置由寄存器通过选通器选通得到，所述均衡数据重置模块输出多组并行数据到固定时延均衡器和可配置时延均衡器的并串转换器中，并串转换器将并行的低速数据转换成串行高速数据输出。
优选的，所述固定时延均衡器和可配置时延均衡器中的串行数据均设置有权重系数。
优选的，所述固定时延均衡器和可配置时延均衡器的并串转换器输出的串行数据在输出节点相加求和得到均衡之后的输出信号差分输出。
优选的，所述固定时延均衡器包括Pre tap、Main tap和Post1 tap，所述可配置时延均衡器包括Post2 tap和Post3 tap，所述Pre tap和Post1 tap能够根据需求设计成可配置时延均衡器或增加新的均衡器来增加可配置时延均衡器的数量。
优选的，所述均衡数据重置模块包括多个同步触发器，所述均衡数据重置模块接收的并行数据Din<N-1:0>N bits经过第一触发器DFF0<N-1:0>时延一个CLK_DIV_N的时钟周期，产生N位数据Din_delay1<N-1:0>；Din_delay1<N-1:0>经过第第二触发器DFF1<N-1:0>产生Din_delay2<N-1:0>，Din_delay1<N-1:0>和Din_delay2<N-1:0>相差N个UI。
优选的，Din_delay1<N-1:0>经第三触发器DFF2<N-1:0>同步之后并且通过异或门选通数据的极性产生Dout_pre<N-1:0>作为Pre tap的并行数据。
优选的，Din_delay1<N-2:0>heDin_delay2<N-1:0>经过第四触发器DFF3<N-1:0>同步之后并且通过异或门选通数据的极性产生Dout_main<N-1:0>作为Main tap的并行数据。
优选的，Din_delay1<N-3:0>和Din_delay2<N-1,N-2>经过第五触发器DFF4<N-1:0>同步之后并且通过异或门选通数据的极性产生Dout_post1<N-1:0>作为Post1 tap的并行数据。
优选的，寄存器控制信号Post2_sel<m-1:0>做为选通信号从包括Din_delay2<N-3>、Din_delay2<N-4>、Din_delay2<N-5>的m位信号中选通相应的信号作为Post2 tap的bit0,从包括Din_delay2<N-4>、Din_delay2<N-5>、Din_delay2<N-6>的m位信号中选通相应的信号作为Post2 tap的bit1，依此类推直至选出Post2 tap的bit<N-1>，选通后的信号通过异或门选通数据的极性产生Dout_post2<N-1:0>作为Post2 tap的并行数据，所述m为本电路的均衡时延可调范围。
优选的，Post3_sel<m-1:0>做为选通信号从包括Din_delay2<N-4>、Din_delay2<N-5>、Din_delay2<N-6>的m位信号中选通相应的信号作为Post3tap的bit0,从包括Din_delay2<N-5>、Din_delay2<N-6>、Din_delay2<N-7>的m位信号中选通相应的信号作为Post3tap的bit1，依此类推直至选出Post3 tap的bit<N-1>，选通后的信号通过异或门选通数据的极性产生Dout_post3<N-1:0>作为Post3 tap的并行数据，所述m为本电路的均衡时延可调范围。
与现有技术相比，本发明具有如下的有益效果：
1、本发明通过在低速并行数据中用配置寄存器的方式选通相应的并行数据实现配置均衡器的均衡位置；
2、本发明使集成激光驱动器可以适配不同的PCB trace，flexiable cable,激光器特性，优化高速光通信发射端特性；
3、本发明在低速并行数据中实现灵活配置均衡器位置，可以满足时序要求的同时实现低功耗。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为本发明实施例1的均衡电路图；
图2为本发明实施例1中均衡数据重置模块的原理图；
图3为本发明实施例1中均衡数据重置模块的数据流程图；
图4为本发明实施例1中均衡数据重置模块中Post2 tap和Post3 tap的数据流程图；
图5为本发明实施例2的均衡电路图。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
实施例1：
在本实施例中涉及的名词解释如下：
UI:Unit interval,单位时间间隔；
Mux mto1:M到1选通器，从M个数据中选通一个到输出；
Serializer Nto1:N到1的串并转换器，将N位并行数据转成1位串行数据；
CLK divider:时钟分频器；
Equalization datamap block:均衡器数据重置模块；
Pre-cursor/Pre tap:当前数据位的后一位数据；
Main-cursor/Main tap:当前数据位；
Post-cursor/Post tap:当前数据位之前位数据，post1-cursor代表当前数据之前1位数据，postm-cursor代表当前数据之前m位数据；
1-bit period delay:1位数据延时(延时一个UI)；
Flexibale cable:柔性线路板；
PCB trace：印制线路板走线。
本发明介绍了一种应用于光通信的可配置激光驱动器均衡位置的均衡电路，包括激光驱动器本体，激光驱动器本体包括固定时延均衡器、可配置时延均衡器和均衡数据重置模块，如图1所示的5-tap可配置激光驱动器，，Pre tap、Main tap、Post1tap为固定时延均衡器，Post2 tap、Post3 tap为可配置时延均衡器，如系统需要，Pre tap、Post1 tap也可用此发明相同的方法设计成可配置均衡位置的均衡器或者增加均衡器的Tap数目。固定时延均衡器和可配置时延均衡器上均包括有并串转换器，均衡数据重置模块接收并行数据，并行数据根据相应的均衡位置由寄存器通过选通器选通得到，均衡数据重置模块输出多组并行数据到固定时延均衡器和可配置时延均衡器的并串转换器中，并串转换器将并行的低速数据转换成串行高速数据输出。
D-1为Pre tap的串行数据，D0为Main tap的串行数据，D1为Post1 tap的串行数据，D2为Post2 tap的串行数据，D3为Post3 tap的串行数据。C-1为Pre tap的权重系数，C0为Maintap的权重系数，C1为Post1 tap的权重系数，C2为Post2 tap的权重系数，C3为Post3 tap的权重系数。Pre/Main/Post1/Post2/Post3在输出节点相加求和得到均衡之后的输出信号TXP/TXN(差分输出)。均衡数据重置模块(Equalization datamap block)将接收到的并行数据Din<N-1:0>根据相应的均衡位置由寄存器通过选通器选通得到，<N-1:0>代表一个数据symbol的N位数据，通常发射器会按照<0>,<1>,<2>...<N-1>的顺序发送数据，每两位相差时间为一个UI，UI:Unit interval,单位时间间隔。均衡数据重置模块输出的5组N bits并行数据输入到Pre/Main/Post1/Post2/Post3的并串转换器(Serializer Nto1),并串转换器将并行的低速数据转换成串行高速数据。TXP/TXN的输出数据率为F，均衡数据重置模块的数据率为F/N，时序要求容易满足，实现均衡位置可配置化的同时降低了电路的功耗。
如图2所示，假设电路均衡时延可调范围为m个UI。DFF0<N-1:0>作为均衡数据重置模块的同步触发器，主要目的是满足前一级数据到本级模块的时序要求。Din<N-1:0>Nbits并行数据经过DFF0<N-1:0>时延一个CLK_DIV_N的时钟周期，产生N位数据Din_delay1<N-1:0>。Din_delay1<N-1:0>经过第二级触发器DFF1<N-1:0>产生Din_delay2<N-1:0>。Din_delay1<N-1:0>和Din_delay2<N-1:0>相差N个UI，基本可以满足均衡可调的要求(m<N)。如系统时序宽松，触发器DFF0<N-1：0>可删除。
如图3所示，Din_delay1<N-1:0>经DFF2<N-1:0>同步之后并且通过异或门选通数据的极性产生Dout_pre<N-1:0>作为Pre tap的并行数据。
Din_delay1<N-2:0>,Din_delay2<N-1:0>经过DFF3<N-1:0>同步之后并且通过异或门选通数据的极性产生Dout_main<N-1:0>作为Main tap的并行数据。
Din_delay1<N-3:0>,Din_delay2<N-1,N-2>经过DFF4<N-1:0>同步之后并且通过异或门选通数据的极性产生Dout_post1<N-1:0>作为Post1 tap的并行数据。
如图4所示，寄存器控制信号Post2_sel<m-1:0>做为mux的选通信号从Din_delay2<N-3>,Din_delay2<N-4>,Din_delay2<N-5>...等m位信号选通相应的信号作为Post2 tap的bit0,从Din_delay2<N-4>,Din_delay2<N-5>,Din_delay2<N-6>...等m位信号选通相应的信号作为Post2 tap的bit1，依此类推。选通后的信号通过异或门选通数据的极性产生Dout_post2<N-1:0>作为Post2 tap的并行数据。
同理，Post3_sel<m-1:0>做为mux的选通信号从Din_delay2<N-4>,Din_delay2<N-5>,Din_delay2<N-6>...等m位信号选通相应的信号作为Post3 tap的bit0,从Din_delay2<N-5>,Din_delay2<N-6>,Din_delay2<N-7>...等m位信号选通相应的信号作为Post3 tap的bit1，依此类推，选通后的信号通过异或门选通数据的极性产生Dout_post3<N-1:0>作为Post3 tap的并行数据。
DFF2<N-1:0>,DFF3<N-1:0>,DFF4<N-1:0>,DFF5<N-1:0>,DFF6<N-1:0>为同步触发器，目的是为了同步选通之后的信号，满足系统时序的要求。
Pre_polarity_reverse,Main_polarity_reverse,Post1_polarity_reverse,Post2_polarity_reverse,Post3_polarity_reverse作为Pre tap,Main tap,Post1 tap,Post2 tap,Post3 tap的极性选通信号，可以根据通讯系统的需求在低速数据通路上配置均衡极性。
由于时钟频率为F/N，电路的时序要求较低，因为工作频率低，功耗低。
实施例2：
在实施例中，如图5所示，可配置均衡器也可在高速数据通路上实现，均衡器时延通过时钟触发器或者锁存器实现，MUXmto1从m个均衡时延中选通系统所需的时延配置到Post2 tap和Post3 tap。
本领域技术人员知道，除了以纯计算机可读程序代码方式实现本发明提供的系统及其各个装置、模块、单元以外，完全可以通过将方法步骤进行逻辑编程来使得本发明提供的系统及其各个装置、模块、单元以逻辑门、开关、专用集成电路、可编程逻辑控制器以及嵌入式微控制器等的形式来实现相同功能。所以，本发明提供的系统及其各项装置、模块、单元可以被认为是一种硬件部件，而对其内包括的用于实现各种功能的装置、模块、单元也可以视为硬件部件内的结构；也可以将用于实现各种功能的装置、模块、单元视为既可以是实现方法的软件模块又可以是硬件部件内的结构。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。
Claims (10)
1.一种应用于光通信的可配置激光驱动器均衡位置的均衡电路，其特征在于，包括激光驱动器本体，所述激光驱动器本体包括固定时延均衡器、可配置时延均衡器和均衡数据重置模块，所述固定时延均衡器和可配置时延均衡器上均包括有并串转换器，所述均衡数据重置模块接收并行数据，所述并行数据根据相应的均衡位置由寄存器通过选通器选通得到，所述均衡数据重置模块输出多组并行数据到固定时延均衡器和可配置时延均衡器的并串转换器中，并串转换器将并行的低速数据转换成串行高速数据输出。
2.根据权利要求1所述的应用于光通信的可配置激光驱动器均衡位置的均衡电路，其特征在于：所述固定时延均衡器和可配置时延均衡器中的串行数据均设置有权重系数。
3.根据权利要求1所述的应用于光通信的可配置激光驱动器均衡位置的均衡电路，其特征在于：所述固定时延均衡器和可配置时延均衡器的并串转换器输出的串行数据在输出节点相加求和得到均衡之后的输出信号差分输出。
4.根据权利要求1所述的应用于光通信的可配置激光驱动器均衡位置的均衡电路，其特征在于：所述固定时延均衡器包括Pre tap、Main tap和Post1 tap，所述可配置时延均衡器包括Post2 tap和Post3 tap，所述Pre tap和Post1 tap能够根据需求设计成可配置时延均衡器或增加新的均衡器来增加可配置时延均衡器的数量；
其中，Pre tap:当前数据位的后一位数据；Main tap:当前数据位；Post1 tap:当前数据位之前1位数据；Post2 tap:当前数据位之前2位数据；Post3 tap:当前数据位之前3位数据。
5.根据权利要求4所述的应用于光通信的可配置激光驱动器均衡位置的均衡电路，其特征在于：所述均衡数据重置模块包括多个同步触发器，所述均衡数据重置模块接收的并行数据Din<N-1:0>N bits经过第一触发器DFF0<N-1:0>时延一个CLK_DIV_N的时钟周期，产生N位数据Din_delay1<N-1:0>；Din_delay1<N-1:0>经过第第二触发器DFF1<N-1:0>产生Din_delay2<N-1:0>，Din_delay1<N-1:0>和Din_delay2<N-1:0>相差N个UI。
6.根据权利要求5所述的应用于光通信的可配置激光驱动器均衡位置的均衡电路，其特征在于：Din_delay1<N-1:0>经第三触发器DFF2<N-1:0>同步之后并且通过异或门选通数据的极性产生Dout_pre<N-1:0>作为Pre tap的并行数据。
7.根据权利要求5所述的应用于光通信的可配置激光驱动器均衡位置的均衡电路，其特征在于：Din_delay1<N-2:0>heDin_delay2<N-1:0>经过第四触发器DFF3<N-1:0>同步之后并且通过异或门选通数据的极性产生Dout_main<N-1:0>作为Main tap的并行数据。
8.根据权利要求5所述的应用于光通信的可配置激光驱动器均衡位置的均衡电路，其特征在于：Din_delay1<N-3:0>和Din_delay2<N-1,N-2>经过第五触发器DFF4<N-1:0>同步之后并且通过异或门选通数据的极性产生Dout_post1<N-1:0>作为Post1 tap的并行数据。
9.根据权利要求5所述的应用于光通信的可配置激光驱动器均衡位置的均衡电路，其特征在于：寄存器控制信号Post2_sel<m-1:0>做为选通信号从包括Din_delay2<N-3>、Din_delay2<N-4>、Din_delay2<N-5>的m位信号中选通相应的信号作为Post2 tap的bit0,从包括Din_delay2<N-4>、Din_delay2<N-5>、Din_delay2<N-6>的m位信号中选通相应的信号作为Post2 tap的bit1，依此类推直至选出Post2 tap的bit<N-1>，选通后的信号通过异或门选通数据的极性产生Dout_post2<N-1:0>作为Post2 tap的并行数据，所述m为本电路的均衡时延可调范围。
10.根据权利要求5所述的应用于光通信的可配置激光驱动器均衡位置的均衡电路，其特征在于：Post3_sel<m-1:0>做为选通信号从包括Din_delay2<N-4>、Din_delay2<N-5>、Din_delay2<N-6>的m位信号中选通相应的信号作为Post3tap的bit0,从包括Din_delay2<N-5>、Din_delay2<N-6>、Din_delay2<N-7>的m位信号中选通相应的信号作为Post3 tap的bit1，依此类推直至选出Post3 tap的bit<N-1>，选通后的信号通过异或门选通数据的极性产生Dout_post3<N-1:0>作为Post3 tap的并行数据，所述m为本电路的均衡时延可调范围。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110885869.9A CN113595948B (zh) | 2021-08-03 | 2021-08-03 | 应用于光通信的可配置激光驱动器均衡位置的均衡电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110885869.9A CN113595948B (zh) | 2021-08-03 | 2021-08-03 | 应用于光通信的可配置激光驱动器均衡位置的均衡电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113595948A CN113595948A (zh) | 2021-11-02 |
| CN113595948B true CN113595948B (zh) | 2023-10-24 |
Family
ID=78254288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110885869.9A Active CN113595948B (zh) | 2021-08-03 | 2021-08-03 | 应用于光通信的可配置激光驱动器均衡位置的均衡电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113595948B (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN85109557A (zh) * | 1984-12-10 | 1986-06-10 | 日本电气株式会社 | 解调器 |
| US7362800B1 (en) * | 2002-07-12 | 2008-04-22 | Rambus Inc. | Auto-configured equalizer |
| CN102742158A (zh) * | 2009-09-14 | 2012-10-17 | 拉姆伯斯公司 | 高分辨率输出驱动器 |
| US8861667B1 (en) * | 2002-07-12 | 2014-10-14 | Rambus Inc. | Clock data recovery circuit with equalizer clock calibration |
| CN107359662A (zh) * | 2017-08-01 | 2017-11-17 | 华南理工大学 | 一种具有并行均衡功能的电池管理系统及均衡方法 |
| US10658016B1 (en) * | 2018-12-10 | 2020-05-19 | Integrated Device Technology, Inc. | Series continuous time linear equalizers |
| CN111245499A (zh) * | 2020-01-08 | 2020-06-05 | 西安电子科技大学 | 基于预整形的时域并行分数间隔均衡器及均衡方法 |
-
2021
- 2021-08-03 CN CN202110885869.9A patent/CN113595948B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN85109557A (zh) * | 1984-12-10 | 1986-06-10 | 日本电气株式会社 | 解调器 |
| US7362800B1 (en) * | 2002-07-12 | 2008-04-22 | Rambus Inc. | Auto-configured equalizer |
| US8861667B1 (en) * | 2002-07-12 | 2014-10-14 | Rambus Inc. | Clock data recovery circuit with equalizer clock calibration |
| CN102742158A (zh) * | 2009-09-14 | 2012-10-17 | 拉姆伯斯公司 | 高分辨率输出驱动器 |
| CN107359662A (zh) * | 2017-08-01 | 2017-11-17 | 华南理工大学 | 一种具有并行均衡功能的电池管理系统及均衡方法 |
| US10658016B1 (en) * | 2018-12-10 | 2020-05-19 | Integrated Device Technology, Inc. | Series continuous time linear equalizers |
| CN111245499A (zh) * | 2020-01-08 | 2020-06-05 | 西安电子科技大学 | 基于预整形的时域并行分数间隔均衡器及均衡方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113595948A (zh) | 2021-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN112260689B (zh) | 自适应延时补偿串行adc采样系统采样校准方法 | |
| US9264270B2 (en) | Transition time measurement of PAM4 transmitters | |
| KR102534560B1 (ko) | 분해능 프로그램가능 sar adc | |
| US8861578B1 (en) | Transition time measurement of PAM4 transmitters | |
| Dally et al. | Transmitter equalization for 4-Gbps signaling | |
| JP6109163B2 (ja) | 構成可能な多次元ドライバ及び受信器 | |
| Fukuda et al. | A 12.3-mW 12.5-Gb/s complete transceiver in 65-nm CMOS process | |
| EP1589682B1 (en) | Demultiplexer circuit | |
| CN111061664B (zh) | 用于电压模态信号发射器的两阶段式前馈均衡器 | |
| EP1911232B1 (en) | Pre- and De-emphasis circuit. | |
| KR20060120160A (ko) | 투명 멀티모드 ｐａｍ 인터페이스 | |
| US7391251B1 (en) | Pre-emphasis and de-emphasis emulation and wave shaping using a programmable delay without using a clock | |
| JP4814943B2 (ja) | データ送信回路、および送信方法 | |
| Song et al. | A 0.18-/spl mu/m cmos 10-gb/s dual-mode 10-pam serial link transceiver | |
| JP5490400B2 (ja) | 高速シリアルデータ信号のレシーバ回路網 | |
| JP2018046489A (ja) | 半導体装置 | |
| US11153129B1 (en) | Feedforward equalizer with programmable roaming taps | |
| CN113595948B (zh) | 应用于光通信的可配置激光驱动器均衡位置的均衡电路 | |
| EP2122830A2 (en) | A clock circuit | |
| CN102664842A (zh) | 一种减小高速信号传输码间干扰的系统 | |
| JP2005020750A (ja) | 高速シリアルリンクのための判定帰還形等化 | |
| US7660364B2 (en) | Method of transmitting serial bit-stream and electronic transmitter for transmitting a serial bit-stream | |
| US11343125B2 (en) | Multiplexer with embedded equalization | |
| US9484967B1 (en) | Method for duty cycle distortion detection through decision feedback equalizer taps | |
| Li et al. | A 5 Gbps serial link pre-emphasis transmitter with a novel-designed register based multiplexer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |