CN113594099A - 基于钙钛矿单晶衬底与二维材料沟道的CMOS FinFET器件及其制备方法 - Google Patents
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Abstract
本发明涉及一种基于钙钛矿单晶衬底与二维材料沟道的CMOS FinFET器件及其制备方法，制备方法包括：选取钙钛矿单晶衬底层；刻蚀钙钛矿单晶衬底层形成第一Fin和第二Fin；在钙钛矿单晶衬底层上制备绝缘层，且暴露第一Fin和第二Fin的顶面和部分侧面；在第一Fin上制备电子沟道传输层；在第二Fin上制备空穴沟道传输层；在电子沟道传输层和空穴沟道传输层上均制备源极和漏极；在电子沟道传输层上的源极、漏极之间的沟道和在空穴沟道传输层上的源极、漏极之间的沟道上制备栅介质层；在栅介质层上制备栅极。本发明所制备的CMOS FinFET具有材料成本低、开关比大、开关速度快、光电转换效率高、响应光谱宽、载流子迁移率高、栅控能力强以及光电双控功能的特点。
Description
技术领域
本发明属于场效应管器件技术领域，涉及一种基于钙钛矿单晶衬底与二维材料沟道的CMOS FinFET器件及其制备方法。
背景技术
半导体器件遵循摩尔定律而发展，晶体管沟道随着器件尺寸的不断缩小而缩小。但当沟道缩短到一定程度之后，量子隧穿效应极易发生。量子隧穿效应发生时，就算没有加电压，电子也可以自由在源漏电极之间穿行，此时晶体管就失去作用。因此发展了鳍式场效应管(FinFET，Fin Field-Effect Transistor)。FinFET相对于传统金属氧化物场效应管(MOSFET，Metal-Oxide-Semiconductor Field-Effect Transistor)具有三栅极面结构，因此增大了栅极对沟道的控制面积，使得栅控能力大大增强，从而可以有效抑制短沟道效应，减小亚阈值泄露电流。
然而硅基FinFET也存在一些问题，比如制备成本较高、小的鳍宽度会引起载流子迁移率降低、电栅控制沟道的单一性且栅控能力有提升的空间。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种基于钙钛矿单晶衬底与二维材料沟道的CMOS FinFET器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
本发明实施例提供了一种基于钙钛矿单晶衬底与二维材料沟道的CMOS FinFET的制备方法，包括以下步骤：
选取钙钛矿单晶衬底层；
刻蚀所述钙钛矿单晶衬底层形成第一Fin和第二Fin；
在所述钙钛矿单晶衬底层上制备绝缘层，且暴露所述第一Fin和所述第二Fin的顶面和部分侧面；
在所述第一Fin上制备电子沟道传输层；
在所述第二Fin上制备空穴沟道传输层；
在所述电子沟道传输层和所述空穴沟道传输层上均制备源极和漏极；
在所述电子沟道传输层上的所述源极、所述漏极之间的沟道和在所述空穴沟道传输层上的所述源极、所述漏极之间的沟道上制备栅介质层；
在所述栅介质层上制备栅极。
在本发明的一个实施例中，所述钙钛矿单晶衬底层用ABX3表示，其中，A是CH3NH3 +(即MA+)、HC(NH2)2 +(即FA+)、Cs+中的至少一种，B是Pb2+、Sn2+中的至少一种，X是Cl-、Br-、I-中的至少一种。
在本发明的一个实施例中，刻蚀所述钙钛矿单晶衬底层形成第一Fin和第二Fin，包括：
在所述钙钛矿单晶衬底层上制备第一掩膜层；
在所述第一掩膜层上沉积光刻胶材料层；
光照和显影光刻胶材料层以图案化第一掩膜层；
通过刻蚀工艺刻蚀图案化的第一掩膜层和所述钙钛矿单晶衬底层以形成第一Fin和第二Fin，所述第一Fin和所述第二Fin上表面保留有所述第一掩膜层。
在本发明的一个实施例中，在所述钙钛矿单晶衬底层上制备绝缘层，且暴露所述第一Fin和所述第二Fin的顶面和部分侧面，包括：
在所述钙钛矿单晶衬底层上沉积覆盖所述第一Fin和所述第二Fin的绝缘层材料，所述绝缘层材料与所述第一掩膜层材料相同，所述绝缘层材料与所述第一掩膜层组成绝缘层；
利用平坦化工艺使所述绝缘层的高度降至与所述第一Fin和所述第二Fin的顶部相同的高度；
通过刻蚀工艺刻蚀图案化的第二掩膜层和所述绝缘层以暴露所述第一Fin和所述第二Fin的顶面和部分侧面，剩余的所述绝缘层的高度小于所述第一Fin和所述第二Fin的高度。
在本发明的一个实施例中，在所述第一Fin上制备电子沟道传输层，包括：
在所述绝缘层、所述第一Fin和所述第二Fin上沉积第三掩膜层；
经过图案化和刻蚀工艺刻蚀所述第三掩膜层以暴露所述第一Fin的侧面和顶面；
在所述第一Fin的侧面和顶面沉积所述电子沟道传输层。
在本发明的一个实施例中，在所述第二Fin上制备空穴沟道传输层，包括：
在所述电子沟道传输层上沉积与所述第三掩膜层材料相同的第四掩膜层；
经过图案化和刻蚀工艺刻蚀所述第三掩膜层以暴露所述第二Fin的侧面和顶面；
在所述第二Fin的侧面和顶面沉积所述空穴沟道传输层。
在本发明的一个实施例中，所述电子沟道传输层的材料为石墨烯或二硫化钼(MoS2)，所述空穴沟道传输层的材料为二硒化钨(WSe2)或氧化锌(ZnO)。
在本发明的一个实施例中，位于所述电子沟道传输层上的所述源极和所述漏极的材料为氧化铟锡(ITO)，位于所述空穴沟道传输层上的所述源极和所述漏极的材料为氟掺杂氧化锡(FTO)。
在本发明的一个实施例中，所述栅极的材料为ITO或FTO。
本发明实施例还提供一种基于钙钛矿单晶衬底与二维材料沟道的CMOS FinFET，所述CMOS FinFET由上述任一项实施例所述的制备方法制备而成，所述CMOS FinFET包括：
钙钛矿单晶衬底层；
在所述钙钛矿单晶衬底层上设置的第一Fin和第二Fin；
位于所述钙钛矿单晶衬底层上的绝缘层；
位于所述第一Fin上的电子沟道传输层；
位于所述第二Fin上的空穴沟道传输层；
位于所述电子沟道传输层上的源极和漏极；
位于所述空穴沟道传输层上的源极和漏极；
位于所述电子沟道传输层上的所述源极、所述漏极之间的沟道和所述空穴沟道传输层上的所述源极、所述漏极之间的沟道上的栅介质层；
位于所述栅介质层上的栅极。
与现有技术相比，本发明的有益效果：
本发明里，钙钛矿材料获取成本低廉，在光照作用下能产生大量电子空穴对，从而增加载流子数量。同时用电子沟道传输层和空穴沟道传输层分别传输电子和空穴，这样可以减少电子空穴对的复合，具有高的迁移率。并且，光栅作用增加了对MOS管的控制能力，具有大的开关比。
本发明所制备的CMOS FinFET具有材料成本低、开关比大、开关速度快、光电转换效率高、响应光谱宽、载流子迁移率高、栅控能力强以及光电双控功能的特点。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
图1为本发明实施例提供的一种基于钙钛矿单晶衬底与二维材料沟道的CMOSFinFET的制备方法的流程示意图；
图2a～图2l为本发明实施例提供的一种基于钙钛矿单晶衬底与二维材料沟道的CMOS FinFET的制备方法的制备过程示意图；
图3为本发明实施例提供的一种掩膜版俯视图；
图4为本发明实施例提供的一种CMOS FinFET的三维结构示意图；
图5为本发明实施例提供的一种CMOS FinFET沿A-A方向的截面图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1、图2a～图2l，图1为本发明实施例提供的一种基于钙钛矿单晶衬底与二维材料沟道的CMOS FinFET的制备方法的流程示意图，图2a～图2l为本发明实施例提供的一种基于钙钛矿单晶衬底与二维材料沟道的CMOS FinFET的制备方法的制备过程示意图。本发明提供一种基于钙钛矿单晶衬底与二维材料沟道的CMOS FinFET的制备方法，该基于钙钛矿单晶衬底与二维材料沟道的CMOS FinFET的制备方法包括以下步骤：
步骤1、请参见图2a，选取钙钛矿单晶衬底层100。
进一步地，钙钛矿单晶衬底层100用ABX3表示，其中，A是MA+、FA+、Cs+中的至少一种，即A可以是MA+、FA+、Cs+或者MA+、FA+和Cs+的混合，B是Pb2+、Sn2+中的至少一种，即B可以是Pb2+、Sn2+、或者Pb2+和Sn2+的混合，X是Cl-、Br-、I-中的至少一种，即X是Cl-、Br-、I-、或者Cl-、Br-和I-的混合。
钙钛矿单晶衬底层100可由逆温度结晶法、反溶剂辅助结晶法等方法制备，本实施例以CH3NH3PbI3为例说明钙钛矿单晶衬底层100的制备过程。CH3NH3PbI3具体制备过程包括：将碘化甲基胺(CH3NH3I)和碘化铅(PbI2)按一定比列混合溶于γ-丁内酯(GBL)中，在60℃条件下进行搅拌溶解12-24h，由此可以得到黄色且透亮钙钛矿溶液；将前驱体溶液(即钙钛矿溶液)置于100℃加热台上加热，使溶剂缓慢蒸发，钙钛矿溶液达到过饱和，产生结晶，从而制备得到CH3NH3PbI3。
步骤2、刻蚀钙钛矿单晶衬底层100形成第一Fin102和第二Fin103，其中，Fin为鳍。
步骤2.1、请参见图2b，在钙钛矿单晶衬底层100上制备第一掩膜层101。
具体地，采用原子层沉积法(ALD，Atomic Layer Deposition)、化学气相沉积法(CVD，Chemical Vapor Deposition)、物理气相沉积法(Physical Vapor Deposition，PVD)或者上述方法的组合在钙钛矿单晶衬底层100上沉积第一掩膜层101。
优选地，第一掩膜层101的材料为氧化物、氮化物或者氮氧化物等。
步骤2.2、在第一掩膜层101上沉积光刻胶材料层(图中未示出)。
步骤2.3、根据所需的第一Fin102和第二Fin103的结构光照和显影光刻胶材料层以图案化第一掩膜层101。
步骤2.4、请参见图2c，通过刻蚀工艺刻蚀图案化的第一掩膜层101和钙钛矿单晶衬底层100以形成第一Fin102和第二Fin103，第一Fin102和第二Fin103上表面保留有第一掩膜层101。
优选地，刻蚀工艺为干法刻蚀或者湿法刻蚀。
步骤3、在钙钛矿单晶衬底层100上制备绝缘层104，且暴露第一Fin102和第二Fin103的顶面和部分侧面。
步骤3.1、请参见图2d，在钙钛矿单晶衬底层100上沉积覆盖第一Fin102和第二Fin103的绝缘层材料，绝缘层材料与第一掩膜层101材料相同，绝缘层材料与第一掩膜层101组成绝缘层104。
具体地，使用原子层沉积、化学气相沉积、物理气相沉积或者它们的组合等沉积绝缘层材料。
优选地，绝缘层材料为氧化物、氮化物或者氮氧化物等，绝缘层材料例如为SiO2。
步骤3.2、利用平坦化工艺使绝缘层104的高度降至与第一Fin102和第二Fin103的顶部相同的高度，此时暴露了第一Fin102和第二Fin103的上表面。
优选地，平坦化工艺可以为化学机械抛光工艺、研磨工艺、蚀刻工艺或者上述工艺的组合。
步骤3.3、请参见图2e，通过刻蚀工艺刻蚀图案化的第二掩膜层(图中未示出)和绝缘层104以暴露第一Fin102和第二Fin103的顶面和部分侧面，剩余的绝缘层104的高度小于第一Fin102和第二Fin103的高度。
优选地，刻蚀工艺为干法刻蚀或者湿法刻蚀。
步骤4、在第一Fin102上制备电子沟道传输层106。
步骤4.1、在绝缘层104、第一Fin102和第二Fin103上沉积第三掩膜层105。
具体地，利用原子层沉积法、化学气相法、物理气相沉积法或者上述方法的组合沉积第三掩膜层105。
优选地，第三掩膜层105的材料为氧化物、氮化物或者氮氧化物等。
步骤4.2、请参见图2f，经过图案化和刻蚀工艺刻蚀第三掩膜层105以暴露第一Fin102的侧面和顶面。
优选地，刻蚀工艺为干法刻蚀或者湿法刻蚀。
步骤4.3、请参见图2g，在第一Fin102的侧面和顶面沉积电子沟道传输层106。
具体地，使用化学气相沉积法沉积电子沟道传输层106，也可以使用化学气相沉积和转移方法结合制备电子沟道传输层106。
优选地，电子沟道传输层106的材料为石墨烯或MoS2。
例如制备石墨烯或者MoS2薄膜都可以用化学气相沉积法，以电子沟道传输层106的材料为MoS2为例进行说明：将盛有一定质量硫粉的石英舟置于炉中央，将带有绝缘层的钙钛矿单晶衬底层置于带有MoO3石英舟上方，调整位置到加热炉石英管通风口下流低温区，向石英管充入10-15min的保护气体Ar以排净空气，然后加热石英管至120℃～150℃，其中，Ar气流量为10-100sccm。保持上述Ar气流量不变，以3℃/min～5℃/min缓慢加热石英管至180℃～200℃，恒温5～30min后冷却至室温。另外，制备石墨烯时候涉及转移步骤，可用湿法转移或者干法转移。
步骤5、在第二Fin103上制备空穴沟道传输层108。
步骤5.1、请参见图2h，在电子沟道传输层106上沉积与第三掩膜层105材料相同的第四掩膜层107。
具体地，利用原子层沉积法、化学气相法、物理气相沉积法或者上述方法的组合沉积第四掩膜层107，以此保护电子沟道传输层106在接下来沉积空穴沟道传输层108的步骤中不被破坏。
优选地，第四掩膜层107的材料为氧化物、氮化物或者氮氧化物等。
步骤5.2、经过图案化和刻蚀工艺刻蚀第三掩膜层105以暴露第二Fin103的侧面和顶面。
优选地，刻蚀工艺为干法刻蚀或者湿法刻蚀。
步骤5.3、请参见图2i，在第二Fin103的侧面和顶面沉积空穴沟道传输层108。
具体地，使用化学气相沉积法或者金属化学气相沉积法(MOCVD，Metal-OrganicChemical Vapor Deposition)沉积空穴沟道传输层108，也可以使用化学气相沉积法或者金属化学气相沉积法与转移方法结合制备空穴沟道传输层108。
优选地，空穴沟道传输层108的材料为WSe2或ZnO，WSe2和ZnO属于透明的二维材料，并且对于空穴的迁移率要高。
本实施例WSe2可以利用上述用于MoS2类似的方法进行制备。本实施例以空穴沟道传输层108的材料为ZnO为例进行说明：利用金属化学气相沉积法制备ZnO薄膜一般选用二甲基锌((CH3)2Zn，DMZn)和二乙基锌((C2H5)2Zn，DEZn)作为薄膜的锌源，可以选择CO2、O2、N2O以及NO2等作为氧源，可以选用二乙基镉((C2H5)2Cd，DECD)、三甲基镓((CH3)3Ga，TMGa)、三甲基铝((CH3)3Al，TMAl)、环戊二烯基镁(Cp2Mg)等作为掺杂源进行制备。利用MOCVD可以制备出高质量的ZnO薄膜，但需要对制得的薄膜进行退火处理，以促进ZnO的c轴择优取向，提高薄膜质量。
请参见图2j，最后，去除电子沟道传输层106上表面和侧面的第四掩膜层107。在实施例中，可通过研磨工艺、化学机械抛光工艺、蚀刻工艺、或者上述工艺之间的组合等去除第四掩膜层107。
步骤6、请参见图2k，在电子沟道传输层106和空穴沟道传输层108上均制备源极(即S)和漏极(即D)。
具体地，通过图3所示的掩膜版，将除了源极、漏极之外的部分保护起来，然后通过磁控溅射法、化学气相法或者其他合适方法在电子沟道传输层106和空穴沟道传输层108上沉积源极和漏极。
优选地，位于电子沟道传输层106上的源极和漏极的材料为ITO，位于空穴沟道传输层108上的源极和漏极的材料为FTO，这是因为ITO功函数为4.8eV，FTO功函数为4.4eV，以上选法可保证较高的电子或空穴注入势垒，从而获得较小的暗电流，提升器件光敏性能。之后去除掩膜版。其中，ITO材料、FTO材料具有透光性，可以减少光照到达钙钛矿单晶衬底层时的损耗。
步骤7、请参见图2l，在电子沟道传输层106上的源极、漏极之间的沟道和在空穴沟道传输层108上的源极、漏极之间的沟道上制备栅介质层109。
具体地，通过原子层沉积法、化学气相法或者其他合适方法沉积栅介质层材料，以制备栅介质层109。
优选地，栅介质层109的材料为Ta2O5、HfO2、ZrO2等高k材料，其中，Ta2O5、HfO2、ZrO2透光性好，可以减少光照损耗。
步骤8、请参见图2l，在栅介质层109上制备栅极110。
具体地，通过磁控溅射法、化学气相法或者其他合适方法沉积栅极材料以形成栅极110。
优选地，栅极110的材料为ITO或FTO。
具体地，通过图案化工艺、蚀刻工艺，在源极、漏极之间的沟道上方形成栅介质层和栅极。在本实施例中，可通过先在掩膜层上方沉积一层光刻胶材料，然后根据所需的栅介质层和栅极结构光照并且显影光刻胶材料层，以此图案化掩膜层。再用图案化的掩膜层通过刻蚀工艺包括干法刻蚀和湿法刻蚀进行刻蚀以形成如图4所示的结构。
本发明以钙钛矿单晶为衬底，相对于传统Si衬底，可以降低衬底成本。
本发明在CMOS FinFET中以平面二维材料构成电子沟道传输层和空穴沟道传输层，在光照作用下钙钛矿衬底激发电子-空穴对，电子沟道传输层除了可以阻止空穴进入沟道外还能传输电子，减少电子空穴的复合；空穴沟道传输层也有类似作用，除了可以阻止电子进入沟道外还能传输空穴，减少电子空穴的复合，因此本发明的CMOS FinFET的载流子迁移率变高、开态光电流变大。
本发明所制备的CMOS FinFET器件可应用于光电子集成电路，即使在没有栅压下也可实现光控，具有光栅放大作用。
本发明所制备的CMOS FinFET器件与传统的场控FinFET相比，可以实现光电双控，即光控和电控。相对于只有栅压的FinFET，本发明在光照情况下会产生大量电子空穴对，沟道中载流子数目变多，提高器件开关比。
实施例二
请参见图4和图5，本实施例在上述实施例的基础上提供一种基于钙钛矿单晶衬底与二维材料沟道的CMOS FinFET，该CMOS FinFET包括：
钙钛矿单晶衬底层100；
在钙钛矿单晶衬底层100上设置的第一Fin102和第二Fin103；
位于钙钛矿单晶衬底层100上的绝缘层104；
位于第一Fin102上的电子沟道传输层106；
位于第二Fin103上的空穴沟道传输层108；
位于电子沟道传输层106上的源极S和漏极D；
位于空穴沟道传输层108上的源极S和漏极D；
位于电子沟道传输层106上的源极S、漏极D之间的沟道和空穴沟道传输层108上的源极S、漏极D之间的沟道上的栅介质层109；
位于栅介质层109上的栅极110。
在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构或者材料包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构或者材料可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种基于钙钛矿单晶衬底与二维材料沟道的CMOS FinFET的制备方法，其特征在于，包括以下步骤：
选取钙钛矿单晶衬底层(100)；
刻蚀所述钙钛矿单晶衬底层(100)形成第一Fin(102)和第二Fin(103)；
在所述钙钛矿单晶衬底层(100)上制备绝缘层(104)，且暴露所述第一Fin(102)和所述第二Fin(103)的顶面和部分侧面；
在所述第一Fin(102)上制备电子沟道传输层(106)；
在所述第二Fin(103)上制备空穴沟道传输层(108)；
在所述电子沟道传输层(106)和所述空穴沟道传输层(108)上均制备源极和漏极；
在所述电子沟道传输层(106)上的所述源极、所述漏极之间的沟道和在所述空穴沟道传输层(108)上的所述源极、所述漏极之间的沟道上制备栅介质层(109)；
在所述栅介质层(109)上制备栅极(110)。
2.根据权利要求1所述的CMOS FinFET的制备方法，其特征在于，所述钙钛矿单晶衬底层(100)用ABX3表示，其中，A是CH3NH3 +、HC(NH2)2 +、Cs+中的至少一种，B是Pb2+、Sn2+中的至少一种，X是Cl-、Br-、I-中的至少一种。
3.根据权利要求1所述的CMOS FinFET的制备方法，其特征在于，刻蚀所述钙钛矿单晶衬底层(100)形成第一Fin(102)和第二Fin(103)，包括：
在所述钙钛矿单晶衬底层(100)上制备第一掩膜层(101)；
在所述第一掩膜层(101)上沉积光刻胶材料层；
光照和显影光刻胶材料层以图案化第一掩膜层(101)；
通过刻蚀工艺刻蚀图案化的第一掩膜层(101)和所述钙钛矿单晶衬底层(100)以形成第一Fin(102)和第二Fin(103)，所述第一Fin(102)和所述第二Fin(103)上表面保留有所述第一掩膜层(101)。
4.根据权利要求3所述的CMOS FinFET的制备方法，其特征在于，在所述钙钛矿单晶衬底层(100)上制备绝缘层(104)，且暴露所述第一Fin(102)和所述第二Fin(103)的顶面和部分侧面，包括：
在所述钙钛矿单晶衬底层(100)上沉积覆盖所述第一Fin(102)和所述第二Fin(103)的绝缘层材料，所述绝缘层材料与所述第一掩膜层(101)材料相同，所述绝缘层材料与所述第一掩膜层(101)组成绝缘层(104)；
利用平坦化工艺使所述绝缘层(104)的高度降至与所述第一Fin(102)和所述第二Fin(103)的顶部相同的高度；
通过刻蚀工艺刻蚀图案化的第二掩膜层和所述绝缘层(104)以暴露所述第一Fin(102)和所述第二Fin(103)的顶面和部分侧面，剩余的所述绝缘层(104)的高度小于所述第一Fin(102)和所述第二Fin(103)的高度。
5.根据权利要求1所述的CMOS FinFET的制备方法，其特征在于，在所述第一Fin(102)上制备电子沟道传输层(106)，包括：
在所述绝缘层(104)、所述第一Fin(102)和所述第二Fin(103)上沉积第三掩膜层(105)；
经过图案化和刻蚀工艺刻蚀所述第三掩膜层(105)以暴露所述第一Fin(102)的侧面和顶面；
在所述第一Fin(102)的侧面和顶面沉积所述电子沟道传输层(106)。
6.根据权利要求5所述的CMOS FinFET的制备方法，其特征在于，在所述第二Fin(103)上制备空穴沟道传输层(108)，包括：
在所述电子沟道传输层(106)上沉积与所述第三掩膜层(105)材料相同的第四掩膜层(107)；
经过图案化和刻蚀工艺刻蚀所述第三掩膜层(105)以暴露所述第二Fin(103)的侧面和顶面；
在所述第二Fin(103)的侧面和顶面沉积所述空穴沟道传输层(108)。
7.根据权利要求1所述的CMOS FinFET的制备方法，其特征在于，所述电子沟道传输层(106)的材料为石墨烯或二硫化钼，所述空穴沟道传输层(108)的材料为二硒化钨或氧化锌。
8.根据权利要求1所述的CMOS FinFET的制备方法，其特征在于，位于所述电子沟道传输层(106)上的所述源极和所述漏极的材料为氧化铟锡，位于所述空穴沟道传输层(108)上的所述源极和所述漏极的材料为氟掺杂氧化锡。
9.根据权利要求1所述的CMOS FinFET的制备方法，其特征在于，所述栅极(110)的材料为氧化铟锡或氟掺杂氧化锡。
10.一种基于钙钛矿单晶衬底与二维材料沟道的CMOS FinFET，其特征在于，所述CMOSFinFET由权利要求1至9任一项所述的制备方法制备而成，所述CMOS FinFET包括：
钙钛矿单晶衬底层(100)；
在所述钙钛矿单晶衬底层(100)上设置的第一Fin(102)和第二Fin(103)；
位于所述钙钛矿单晶衬底层(100)上的绝缘层(104)；
位于所述第一Fin(102)上的电子沟道传输层(106)；
位于所述第二Fin(103)上的空穴沟道传输层(108)；
位于所述电子沟道传输层(106)上的源极和漏极；
位于所述空穴沟道传输层(108)上的源极和漏极；
位于所述电子沟道传输层(106)上的所述源极、所述漏极之间的沟道和所述空穴沟道传输层(108)上的所述源极、所述漏极之间的沟道上的栅介质层(109)；
位于所述栅介质层(109)上的栅极(110)。
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| GR01 | Patent grant | ||
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