CN113594096A - 一种半导体结构的制备方法、半导体结构和电容结构 - Google Patents

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Abstract

本申请实施例提供了一种半导体结构的制备方法、半导体结构和电容结构，该制备方法包括：提供基底，基底表面具有多个盲孔或沟槽；于多个盲孔或沟槽内形成填充层，填充层的顶面与基底的顶面平齐；于填充层的顶面和基底的顶面上形成覆盖层；其中，覆盖层包括至少一个叠层结构，一个叠层结构包括一层第一覆盖层和一层第二覆盖层，且第一覆盖层的掺杂材料源和第二覆盖层的掺杂材料源不同。这样，采用包含第一覆盖层和第二覆盖层的叠层结构实现覆盖层，不仅能够避免沉积过程中的应力累积问题，而且改善了覆盖层的均匀度和表面粗糙度，还能够平衡结构阻值，从而提高了半导体结构的性能。

Description

一种半导体结构的制备方法、半导体结构和电容结构
技术领域
本申请涉及存储器制作技术领域，尤其涉及一种半导体结构的制备方法、半导体结构和电容结构。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
目前，在DRAM的制程中，需要利用掺杂多晶硅对基底进行填充，以形成电容器，该填充过程中存在应力累积、填充不够致密等问题，导致了DRAM的性能下降。
发明内容
本申请提供了一种半导体结构的制备方法、半导体结构和电容结构，能够改善掺杂多晶硅在填充过程中的应力累积问题，同时提高填充致密性。
本申请的技术方案是这样实现的：
第一方面，本申请实施例提供了一种半导体结构的制备方法，该方法包括：
提供基底，基底表面具有多个盲孔或沟槽；
于多个盲孔或沟槽内形成填充层，填充层的顶面与基底的顶面平齐；
于填充层的顶面和基底的顶面上形成覆盖层；
其中，覆盖层包括至少一个叠层结构，一个叠层结构包括一层第一覆盖层和一层第二覆盖层，且第一覆盖层的掺杂材料源和第二覆盖层的掺杂材料源不同。
第二方面，本申请实施例提供了一种半导体结构，该半导体结构包括：
基底，基底表面具有多个盲孔或沟槽；
填充层，位于多个盲孔或沟槽内，且填充层的顶面与基底的顶面平齐；
覆盖层，位于填充层的顶面和基底的顶面；
其中，覆盖层包括至少一个叠层结构，一个叠层结构包括一层第一覆盖层和一层第二覆盖层，且第一覆盖层的掺杂材料源和第二覆盖层的掺杂材料源不同。
第三方面，本申请实施例提供了一种电容结构，包括如第二方面的半导体结构，盲孔为电容孔，电容孔内壁由内至外依次设置下电极，电容介质层和上电极，填充层位于电容孔内并覆盖上电极。
本申请实施例提供了一种半导体结构的制备方法、半导体结构和电容结构，对于制备方法，包括提供基底，基底表面具有多个盲孔或沟槽；于多个盲孔或沟槽内形成填充层，填充层的顶面与基底的顶面平齐；于填充层的顶面和基底的顶面上形成覆盖层；其中，覆盖层包括至少一个叠层结构，一个叠层结构包括一层第一覆盖层和一层第二覆盖层，且第一覆盖层的掺杂材料源和第二覆盖层的掺杂材料源不同。对于半导体结构，包括：基底，基底表面具有多个盲孔或沟槽；填充层，位于多个盲孔或沟槽内，且填充层的顶面与基底的顶面平齐；覆盖层，位于填充层的顶面和基底的顶面；其中，覆盖层包括至少一个叠层结构，一个叠层结构包括一层第一覆盖层和一层第二覆盖层，且第一覆盖层的掺杂材料源和第二覆盖层的掺杂材料源不同。这样，采用包含第一覆盖层和第二覆盖层的叠层结构实现覆盖层，能够改善沉积过程中的应力累积问题，避免覆盖层开裂；同时，叠层结构能够减小晶粒尺寸，不仅提高了覆盖层的均匀度，而且降低了覆盖层的表面粗糙度；另外，通过叠层结构以及调整叠层结构的单位厚度，还能够平衡结构阻值，最终提高了半导体结构的性能。
附图说明
图1为相关技术中的一种反应腔室的结构示意图；
图2A为相关技术中的一种基底的结构示意图；
图2B为相关技术中的一种填充层的结构示意图一；
图2C为相关技术中的一种填充层的结构示意图二；
图2D为相关技术中的一种覆盖层的结构示意图；
图3为本申请实施例提供的一种半导体结构的制备方法的流程示意图；
图4A为本申请实施例提供的一种基底的结构示意图；
图4B为本申请实施例提供的一种填充层的结构示意图一；
图4C为本申请实施例提供的一种填充层的结构示意图二；
图4D为本申请实施例提供的一种覆盖层的结构示意图；
图5A为相关技术中提供的一种覆盖层的详细结构示意图；
图5B为本申请实施例提供的一种覆盖层的详细结构示意图；
图6为本申请实施例提供的一种半导体结构的结构示意图；
图7为本申请实施例提供的一种电容结构的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本申请实施例的目的，不是旨在限制本申请。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本申请实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本申请实施例能够以除了在这里图示或描述的以外的顺序实施。
应理解，为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
在DRAM的制程中，需要利用掺杂多晶硅对基底进行填充，以形成半导体结构，进而形成电容结构。具体地，以掺杂硼(Boron，B)和锗(Germanium，Ge)的多晶硅(Polycsilicon，Poly，也称为TCP POLY)填充电容结构为例，需要通过气相沉积的方法填充基底，进而得到半导体结构。对于气相沉积来说，需要将基底置于反应腔室中，然后向反应腔室中通入原料气体，例如硅烷(SiH4)、氯化硼(BCl3)和锗烷(GeH4)。参见图1，其示出了相关技术中的一种反应腔室的结构示意图。如图1所示，反应腔室为一密闭腔室，可以按照需求设定其中的压力和温度，同时反应腔室具有多个进气口，分别用于通入SiH4、BCl3和GeH4。
在一种相关技术中，针对包含多个盲孔或沟槽的基底，随着原料气体的通入，在沟槽的表面逐渐形成小尺寸的晶种，然后晶种逐渐长大以填充沟槽，最后沟槽或盲孔全部被掺杂B/Ge的多晶硅覆盖，沟槽或盲孔的顶端形成一平坦平面，从而形成半导体结构。
在另一种相关技术中，在前述制备方法的基础上，可以进一步采用两步法进行填充：(1)沟槽填充(Gap Fill)，先利用SiH4、BCl3以及低速锗烷GeH4填充基底上的多个沟槽或盲孔，直至沟槽或盲孔的顶端形成一平坦平面；(2)形成覆盖层(Cap)，利用SiH4、BCl3以及高速锗烷GeH4在平坦平面进一步沉积，形成覆盖层。参见图2A，其示出了相关技术中的一种基底的结构示意图。参见图2B，其示出了相关技术中的一种填充层的结构示意图一。参见图2C，其示出了相关技术中的一种填充层的结构示意图二。参见图2D，其示出了相关技术中的一种覆盖层的结构示意图。如图2A所示，提供了一具有多个沟槽或者盲孔的基底；如图2B所示，在多个沟槽或盲孔中进行气相沉积，从而初步形成填充层的晶种；如图2C所示，继续进行气相沉积，晶种逐渐长大以形成填充层，且填充层的顶面和沟槽或盲孔的顶面平齐；如图2D所示，在填充层的顶面进一步进行气相沉积，形成覆盖层。这样，通过调整锗烷的流量，可以使得沟槽之间的晶粒更小，填充更加致密，还可以利用低速锗烷平衡结构阻值。
示例性地，一种可能的反应参数如表1所示。
表1
Figure BDA0003170732520000051
注：mtorr(Millitorr)为气压单位，即毫托，℃为温度单位，即摄氏度，sccm(Standard Cubic Centimeter per Minute)为质流单位，即标准毫升/分钟，min(Minute)为时间单位，即分钟。
然而，针对以上沉积方法，一方面，覆盖层为单一结构，在沉积过程中存在应力累积问题，容易破碎；另一方面，覆盖层中Ge的晶粒较大，均匀性和粗糙性均不理想；又一方面，单一覆盖层无法很好的平衡结构阻值。
基于此，本申请实施例提供了一种半导体结构的制备方法，基本思想是：提供基底，基底表面具有多个盲孔或沟槽；于多个盲孔或沟槽内形成填充层，填充层的顶面与基底的顶面平齐；于填充层的顶面和基底的顶面上形成覆盖层；其中，覆盖层包括至少一个叠层结构，一个叠层结构包括一层第一覆盖层和一层第二覆盖层，且第一覆盖层的掺杂材料源和第二覆盖层的掺杂材料源不同。这样，采用包含第一覆盖层和第二覆盖层的叠层结构实现覆盖层，能够改善沉积过程中应力累积问题，避免覆盖层开裂；同时，叠层结构能够减小晶粒尺寸，即提高了覆盖层的均匀度，还降低了覆盖层的表面粗糙度；另外，通过叠层结构以及调整叠层结构的单位厚度，还能够平衡结构阻值，最终提高了半导体结构的性能。
下面将结合附图对本申请各实施例进行详细说明。
在本申请的一实施例中，参见图3，其示出了本申请实施例提供的一种半导体结构的制备方法的流程示意图。如图3所示，该方法可以包括：
S101：提供基底，基底表面具有多个盲孔或沟槽。
需要说明的是，本申请实施例提供了一种半导体结构的制备方法，应用于电容。
参见图4A，其示出了本申请实施例提供的一种基底的结构示意图。如图4A所示，对于单面电容，基底201上存在多个电容柱(阴影部分)，则电容柱之间为沟槽；对于双面电容，基底201上存在薄的环形电容(阴影部分)，此时电容侧壁存在多个盲孔。
S102：于多个盲孔或沟槽内形成填充层，填充层的顶面与基底的顶面平齐。
需要说明的是，参见图4B，其示出了本申请实施例提供的一种填充层的结构示意图一；参见图4C，其示出了本申请实施例提供的一种填充层的结构示意图二。如图4B和图4C所示，在多个盲孔或沟槽内形成填充层202，直至填充层202的顶面与基底的顶面平齐，即填充层202的顶面和基底201的顶面为一连续的平坦平面。
S103：于填充层的顶面和基底的顶面上形成覆盖层；其中，覆盖层包括至少一个叠层结构，一个叠层结构包括一层第一覆盖层和一层第二覆盖层，且第一覆盖层的掺杂材料源和第二覆盖层的掺杂材料源不同。
需要说明的是，请参见图4D，其示出了本申请实施例提供的一种覆盖层的结构示意图。如图4D所示，在填充层202的顶面和基底201的顶面形成平坦平面后，继续在该平坦平面上形成覆盖层203。在这里，覆盖层203包括至少一个叠层结构，每个叠层结构包括一层第一覆盖层2031和一层第二覆盖层2032，且第一覆盖层2031和第二覆盖层2032的掺杂材料源不同。
在这里，本申请实施例对第一覆盖层2031和第二覆盖层2032的厚度、形成方法和性能参数均不做具体限定。也就是说，在填充层202的顶面和基底201的顶面，利用不同的掺杂材料源进行堆叠沉积，从而形成覆盖层203。如此，能够减小覆盖层的应力累积，避免覆盖层破裂。
进一步地，在一些实施例中，第一覆盖层2031和第二覆盖层2032在同一个反应腔室形成。
需要说明的是，对于半导体结构来说，可以通过气相沉积的方法形成覆盖层203。具体地，将原料气体通入放置有基底201的反应腔室中，在预设温度和预压压力下进行沉积，从而形成覆盖层203。
根据这样的原理，在一些实施例中，第一覆盖层2031和第二覆盖层2032是在同一个反应腔室中形成的。这样，通过调整原料气体和反应腔体的环境参数，能够方便地在基底201上进行交替沉积，从而形成包含第一覆盖层2031和第二覆盖层2032的叠层结构。
进一步地，在一些实施例中，所述于填充层的顶面和基底的顶面上形成覆盖层，可以包括：
在填充层的顶面和基底的顶面上堆叠形成至少一个叠层结构，直至形成覆盖层的厚度满足预设厚度。
需要说明的是，如图4D所示，根据半导体结构20的实际应用需求确定一预设厚度，在形成覆盖层203时，依次在填充层202的顶面和基底201的顶面堆叠形成叠层结构，直至覆盖层203的厚度达到预设厚度。
具体地，在一些实施例中，覆盖层的具体形成过程包括：
在填充层的顶面和基底的顶面上形成一层第一覆盖层，在第一覆盖层上形成一层第二覆盖层；
循环执行在第二覆盖层上形成一层第一覆盖层以及在第一覆盖层上形成一层第二覆盖层的步骤，以形成N个叠层结构；其中，N为正整数。
需要说明的是，预设厚度可以为50～300纳米，N的取值范围为5～20个。也就是说，在填充层202的顶面和基底201的顶面，交替形成5～20个叠层结构，且5～20个叠层结构的厚度为50～300纳米。
综上所述，如图4A～4D所示，在制备半导体结构20的过程中，提供一具有多个盲孔或沟槽的基底201，第一步，形成填充层202(即Gap Fill)，即填充多个盲孔或沟槽；第二步，在填充层202的顶面和基底201的顶面，循环堆叠形成第一覆盖层2031和第二覆盖层2032，从而形成覆盖层203(即Cap)。
在这里，填充层202和覆盖层203的材料源包括主体材料源和掺杂材料源。目前，多晶硅是最为通用的电容填充材料，而且为了改善多晶硅的性能，一般还会引入掺杂源。因此，在一些实施例中，主体材料源为硅源，掺杂材料源为锗源和硼源。在此基础上，可以利用硅源和锗源形成第一覆盖层2031，可以利用硅源和硼源形成第二覆盖层2032。
以填充层202为锗、硼掺杂硅，第一覆盖层2031为锗掺杂硅、第二覆盖层2032为硼掺杂硅为例，以下具体给出一种半导体结构20的具体工艺参数。
首先，将具有多个盲孔或沟槽的基底201置于反应腔室中，分别通入锗源、硼源和硅源，以形成填充层202。此时，硅源的流量为300～700sccm，锗源的流量为850～1300sccm，硼源的流量为50～200sccm，反应温度的取值为300～600℃，反应压力的取值为100～600mtorr。
其次，控制反应腔室的压力为第一压力值，控制反应腔室的温度为第一温度值，以第一流量通入锗源和以第二流量通入硅源，在第一预设时长后形成第一覆盖层2031。在这里，第一流量可以和形成填充层时期的硅源流量相同，也可以不同，第二流量可以和形成填充层时期的锗源流量相同，也可以不同。
然后，控制反应腔室的压力为第二压力值，控制反应腔室的温度为第二温度值，停止通入锗源，以第三流量通入硅源，以第四流量通入硼源，在第二预设时长后形成第二覆盖层2032。在这里，第三流量可以和第一流量相同，或者第三流量与形成填充层的硅源流量相同，也可以均不同，第四流量可以和形成填充层时期的硼源流量相同，也可以不同。
最后，循环形成第一覆盖层2031和第二覆盖层2032，直至覆盖层的总厚度达到预设厚度，以得到半导体结构。
示例性地，第一温度值的取值范围为300～600℃，第一压力值的取值范围为100～1200毫托，第一流量的取值范围为300～700标准毫升/分钟，第二流量的取值范围为1000～1600标准毫升/分钟，第一预设时长的取值范围为9～24分钟。第二温度值的取值范围为300～600摄氏度，第二压力值的取值范围为100～1200毫托，第三流量的取值范围为300～700标准毫升/分钟，第四流量的取值范围为50～200标准毫升/分钟，第二预设时长的取值范围为3～3.5分钟。
应理解，在本申请实施例中，取值范围是指不同制备过程中的参数选取范围。例如，某次制备过程中，在形成第一覆盖层2031时，采用300℃、100mtorr，硅源流量300sccm，锗源流量1000sccm，沉积24分钟，在形成第二覆盖层2031时，采用300℃、100mtorr，硅源流量300sccm，硼源流量50sccm，沉积3.5分钟；在另一次制备过程中，在形成第一覆盖层2031时，采用400℃、500mtorr，硅源流量500sccm，锗源流量1300sccm，沉积15分钟，在形成第二覆盖层2031时，采用400℃、500mtorr，硅源流量500sccm，硼源流量100sccm，沉积3.2分钟；在又一次制备过程中，在形成第一覆盖层2031时，采用600℃、1200mtorr，硅源流量700sccm，锗源流量1600sccm，沉积9分钟，在形成第二覆盖层2031时，采用600℃、1200mtorr，硅源流量700sccm，硼源流量200sccm，沉积3分钟。另外，不同的制备温度/制备压力/气体流量对应的性能参数是不同的，具体需要依照产品的实际应用需求确定。
在另一些实施例中，在第一覆盖层2031中可以存在少量的硼元素，即利用硅源、锗源和硼源形成第一覆盖层2031，以及利用硅源和硼源形成第二覆盖层2032。
相应地，制备工艺调整如下：首先，根据填充层的工艺参数，将基底301置于反应腔室中，向反应腔室通入锗源、硼源和硅源，直至形成填充层；其次，根据第一覆盖层的工艺参数，仍然向反应腔室通入锗源、硼源和硅源，直至形成第一覆盖层；然后，根据第二覆盖层的工艺参数，停止通入锗源，仍然向反应腔室通入硼源和硅源，直至形成第二覆盖层。这样，循环形成第一覆盖层2031和第二覆盖层2032，直至覆盖层的总厚度达到预设厚度，以得到半导体结构。此时，在半导体结构中，第一覆盖层为锗、硼掺杂多晶硅，第二覆盖层为硼掺杂多晶硅。
进一步地，在一些实施例中，形成填充层时锗源的流量低于在形成覆盖层时锗源的流量(即第二流量)。这样做的好处是：低速锗流量可以降低晶粒尺寸，从而填充层可以更加致密；高速锗流量可以平衡结构组织，从而提高半导体结构的性能。
在一些实施例中，锗源为锗烷GeH4，硼源为氯化硼BCl3，硅源为硅烷SiH4。
总结来看，本申请实施例涉及半导体存储器技术，特别涉及内存组件装置构造及流程，即利用晶体管控制数位信号存储，应用于动态随机存储器。
在相关技术的电容结构的制备方法中，填充过程中存在应力累积、填充不够致密等问题，导致了DRAM的性能下降。在本申请实施例中，在形成覆盖层时，依次形成Ge PolyFilm(锗掺杂多晶硅薄膜)与B Poly Film(硼掺杂多晶硅薄膜)，将覆盖的步骤分别堆叠组合。以Ge Flow(锗气流)/Ge Poly(含锗多晶硅气流)对电容结构进行覆盖，达到一定厚度时通过第二层B flow(硼气流)/B Poly(含硼多晶硅气流)使其下一层Ge Poly从新界面重新由小晶粒(Grain Size)成膜，使其成膜时更加均匀致密，通过以上方法对电容结构进行反复堆叠覆盖，以达到改善应力/减小薄膜晶粒尺寸/平衡阻值的作用。
请参见图5A，其示出了相关技术中提供的一种覆盖层的放大结构示意图。在相关技术中，覆盖层通过单层加厚形成，其中的薄膜应力(Film Stress)较大，如图5A所示，从覆盖层的放大结构中可以看出，而且锗晶粒尺寸(Ge Grain Size)很大，均匀度/表面粗糙度较差。参见图5B，其示出了本申请实施例中提供的一种覆盖层的放大结构示意图。一方面，如图5B所示，从覆盖层的放大结构中可以看出，通过Ge Poly Film(即第一覆盖层)和BPoly Film(即第二覆盖层)混层堆叠会使下层与上层的锗晶粒尺寸被抑制，从而使得堆叠更均匀和致密，从而改善覆盖层的均匀度和粗糙度；另一方面，透过反复堆叠(B Poly&Gepoly)与单位厚度调整使平衡结构阻值，还可以降低Ge气流的成本；又一方面，对于多晶硅薄膜部分，透过堆叠使累积薄膜与薄膜之间膜应力下降，并减少薄膜应力累积甚至破裂，最终改善应力过大导致薄膜破裂。
本申请实施例提供了一种半导体结构的制备方法，通过提供基底，基底表面具有多个盲孔或沟槽；于多个盲孔或沟槽内形成填充层，填充层的顶面与基底的顶面平齐；于填充层的顶面和基底的顶面上形成覆盖层；其中，覆盖层包括至少一个叠层结构，一个叠层结构包括一层第一覆盖层和一层第二覆盖层，且第一覆盖层的掺杂材料源和第二覆盖层的掺杂材料源不同。这样，通过硅掺杂多晶硅薄层(即第一掺杂层)和硼掺杂多晶硅薄层(即第二掺杂层)混合堆叠，可以通过下层抑制上层锗晶粒变大，从而堆叠的更加均匀和致密，改善覆盖层的粗糙度；同时，通过控制第一覆盖层/第二覆盖层的单层厚度和堆叠层数，平衡结构阻值，还能够减小成本；通过反复堆叠形成覆盖层，可以减小应力堆叠，避免覆盖层破裂。
在本申请的另一实施例中，参见图6，其示出了本申请实施例提供的一种半导体结构20的结构示意图。如图6所示，半导体结构20可以包括：
基底201，基底表面具有多个盲孔或沟槽；
填充层202，位于多个盲孔或沟槽内，且填充层202的顶面与基底201的顶面平齐；
覆盖层203，位于填充层202的顶面和基底201的顶面；
其中，覆盖层203包括至少一个叠层结构，一个叠层结构包括一层第一覆盖层2031和一层第二覆盖层2032，且第一覆盖层2031的掺杂材料源和第二覆盖层2032的掺杂材料源不同。
需要说明的是，本申请实施例提供了一种半导体结构20，应用于电容。半导体结构20包括基底201、填充层202和覆盖层203。其中，基底201上具有多个盲孔或沟槽，填充层202位于多个盲孔或沟槽内，且填充层202的顶面和基底201的顶面平齐；在填充层202和基底201的顶面，还设置有覆盖层203。在这里，覆盖层203包括至少一个叠层结构，叠层结构包括一层第一覆盖层2031和一层第二覆盖层2032，且第一覆盖层2031和第二覆盖层2032的掺杂材料源不同。
进一步地，在覆盖层203中，至少一个叠层结构堆叠形成在填充层202的顶面和基底201的顶面，直至覆盖层203的厚度满足预设厚度。在这里，预设厚度是根据半导体结构20的应用场景确定的。
示例性地，在覆盖层203中，第一覆盖层2031和第二覆盖层2032交叠设置，以形成N个叠层结构，其中，N为正整数。
在一种具体的实施例中，预设厚度为50～300纳米，N的取值范围为5～20，也就是说，覆盖层包括5～20个交叠结构，且覆盖层的总厚度为50～300纳米。
进一步地，在一些实施例中，填充层的材料源和覆盖层的材料源均包括主体材料源和掺杂材料源。主体材料源包括硅源(例如SiH4)，掺杂材料源包括锗源(例如GeH4)和硼源(例如BCl3)，第一覆盖层的材料源为硅源和锗源；第二覆盖层的材料源为硅源和硼源。
本申请实施例提供了一种半导体结构，该半导体结构包括基底，所述基底表面具有多个盲孔或沟槽；填充层，位于所述多个盲孔或沟槽内，且所述填充层的顶面与所述基底的顶面平齐；覆盖层，位于所述填充层的顶面和所述基底的顶面；其中，所述覆盖层包括至少一个叠层结构，一个所述叠层结构包括一层第一覆盖层和一层第二覆盖层，且所述第一覆盖层的掺杂材料源和所述第二覆盖层的掺杂材料源不同。这样，采用包含第一覆盖层和第二覆盖层的叠层结构实现覆盖层，能够改善沉积过程中应力累积问题，避免覆盖层开裂；同时，叠层结构能够减小晶粒尺寸，即提高了覆盖层的均匀度，还降低了覆盖层的表面粗糙度；另外，通过叠层结构以及调整叠层结构的单位厚度，还能够平衡结构阻值，最终提高了半导体结构的性能。
在又一实施例中，参见图7，其示出了本申请实施例提供的一种电容结构30。该电容结构包括前述实施例任一项所述的半导体结构20，且盲孔为电容孔，电容孔内壁由内至外依次设置下电极，电容介质层和上电极，填充层位于电容孔内并覆盖上电极。
对于电容结构30来说，由于其包括半导体结构20，通过采用包含第一覆盖层和第二覆盖层的叠层结构实现覆盖层，能够改善沉积过程中应力累积问题，避免覆盖层开裂；同时，叠层结构能够减小晶粒尺寸，即提高了覆盖层的均匀度，还降低了覆盖层的表面粗糙度；另外，通过叠层结构以及调整叠层结构的单位厚度，还能够平衡结构阻值，最终提高了半导体结构的性能。
在再一实施例中，提供一种存储器，该存储器包括前述的电容结构30。对于存储器来说，由于其包括电容结构30，通过采用包含第一覆盖层和第二覆盖层的叠层结构实现覆盖层，能够改善沉积过程中应力累积问题，避免覆盖层开裂；同时，叠层结构能够减小晶粒尺寸，即提高了覆盖层的均匀度，还降低了覆盖层的表面粗糙度；另外，通过叠层结构以及调整叠层结构的单位厚度，还能够平衡结构阻值，最终提高了半导体结构的性能。
进一步地，该存储器可以为动态随机存储器DRAM，且DRAM符合DDR4/DDR5规格。
以上，仅为本申请的较佳实施例而已，并非用于限定本申请的保护范围。
需要说明的是，在本申请中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本申请所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (20)

1.一种半导体结构的制备方法，其特征在于，所述方法包括：
提供基底，所述基底表面具有多个盲孔或沟槽；
于所述多个盲孔或沟槽内形成填充层，所述填充层的顶面与所述基底的顶面平齐；
于所述填充层的顶面和所述基底的顶面上形成覆盖层；
其中，所述覆盖层包括至少一个叠层结构，一个所述叠层结构包括一层第一覆盖层和一层第二覆盖层，且所述第一覆盖层的掺杂材料源和所述第二覆盖层的掺杂材料源不同。
2.根据权利要求1所述的制备方法，其特征在于，所述第一覆盖层和所述第二覆盖层在同一个反应腔室中形成。
3.根据权利要求1所述的制备方法，其特征在于，所述于所述填充层的顶面和所述基底的顶面上形成覆盖层，包括：
在所述填充层的顶面和所述基底的顶面上堆叠形成至少一个所述叠层结构，直至形成所述覆盖层的厚度满足预设厚度。
4.根据权利要求3所述的制备方法，其特征在于，所述于所述填充层的顶面和所述基底的顶面上形成至少一个所述叠层结构，包括：
在所述填充层的顶面和所述基底的顶面上形成一层所述第一覆盖层，在所述第一覆盖层上形成一层所述第二覆盖层；
循环执行在所述第二覆盖层上形成一层所述第一覆盖层以及在所述第一覆盖层上形成一层所述第二覆盖层的步骤，以形成N个所述叠层结构；其中，N为正整数。
5.根据权利要求4所述的制备方法，其特征在于，所述预设厚度为50～300纳米，所述N的取值范围为5～20。
6.根据权利要求4所述的制备方法，其特征在于，所述填充层的材料源和所述覆盖层的材料源均包括主体材料源和掺杂材料源。
7.根据权利要求6所述的制备方法，其特征在于，所述主体材料源包括硅源，所述掺杂材料源包括锗源和硼源；
所述第一覆盖层的材料源包括所述硅源和所述锗源，所述第二覆盖层的材料源为所述硅源和所述硼源。
8.根据权利要求7所述的制备方法，其特征在于，所述形成一层所述第一覆盖层，包括：
控制反应腔室的压力为第一压力值，控制所述反应腔室的温度为第一温度值；其中，所述反应腔室容置有所述基底；
以第一流量向所述反应腔室通入所述硅源，以第二流量向所述反应腔室通入所述锗源，经过第一预设时长后形成一层所述第一覆盖层。
9.根据权利要求8所述的制备方法，其特征在于，所述第一温度值的取值范围为300～600摄氏度，所述第一压力值的取值范围为100～1200毫托，所述第一流量的取值范围为300～700标准毫升/分钟，所述第二流量的取值范围为1000～1600标准毫升/分钟，所述第一预设时长的取值范围为9～24分钟。
10.根据权利要求8所述的制备方法，其特征在于，所述形成一层所述第二覆盖层，包括：
控制所述反应腔室的压力为第二压力值，控制所述反应腔室的温度为第二温度值；
以第三流量向所述反应腔室通入所述硅源，以第四流量向所述反应腔室通入所述硼源，经过第二预设时长后形成一层所述第二覆盖层。
11.根据权利要求10所述的制备方法，其特征在于，所述第二温度值的取值范围为300～600摄氏度，所述第二压力值的取值范围为100～1200毫托，所述第三流量的取值范围为300～700标准毫升/分钟，所述第四流量的取值范围为50～200标准毫升/分钟，所述第二预设时长的取值范围为3～3.5分钟。
12.根据权利要求7所述的制备方法，其特征在于，在形成所述填充层时锗源的流量低于在形成所述覆盖层时锗源的流量。
13.根据权利要求7至12任一项所述的制备方法，其特征在于，所述锗源为锗烷GeH4，所述硼源为氯化硼BCl3，所述硅源为硅烷SiH4。
14.一种半导体结构，其特征在于，所述半导体结构包括：
基底，所述基底表面具有多个盲孔或沟槽；
填充层，位于所述多个盲孔或沟槽内，且所述填充层的顶面与所述基底的顶面平齐；
覆盖层，位于所述填充层的顶面和所述基底的顶面；
其中，所述覆盖层包括至少一个叠层结构，一个所述叠层结构包括一层第一覆盖层和一层第二覆盖层，且所述第一覆盖层的掺杂材料源和所述第二覆盖层的掺杂材料源不同。
15.根据权利要求14所述的半导体结构，其特征在于，在所述覆盖层中，至少一个所述叠层结构堆叠形成在所述填充层的顶面和所述基底的顶面，直至所述覆盖层的厚度满足预设厚度。
16.根据权利要求15所述的半导体结构，其特征在于，在所述覆盖层中，所述第一覆盖层所述第一覆盖层和所述第二覆盖层交叠设置，以形成N个所述叠层结构，其中，N为正整数。
17.根据权利要求16所述的半导体结构，其特征在于，所述预设厚度为50～300纳米，所述N的取值范围为5～20。
18.根据权利要求14至17任一项所述的半导体结构，其特征在于，所述填充层的材料源和所述覆盖层的材料源均包括主体材料源和掺杂材料源。
19.根据权利要求18所述的半导体结构，其特征在于，所述主体材料源包括硅源，所述掺杂材料源包括锗源和硼源；
所述第一覆盖层的材料源为所述硅源和所述锗源；所述第二覆盖层的材料源为所述硅源和所述硼源。
20.一种电容结构，其特征在于，包括如权利要求14至19任一项所述的半导体结构，所述盲孔为电容孔，所述电容孔内壁由内至外依次设置下电极，电容介质层和上电极，所述填充层位于所述电容孔内并覆盖所述上电极。
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