CN211788963U - 接触结构及半导体器件结构 - Google Patents

Abstract

本实用新型涉及一种接触结构及半导体器件结构，接触结构包括：导电插塞；钝化保护层，覆盖所述导电插塞的侧壁。上述接触结构中通过在导电插塞的侧壁形成钝化保护层，防止导电插塞暴露于空气中，避免导电插塞的表面被氧化，在酸洗工艺中钝化保护层可以保护导电插塞不被去除，确保导电插塞的形貌完整，保证了器件的导电性能。

Description

接触结构及半导体器件结构

技术领域

本实用新型涉及于半导体集成电路制造技术领域，特别是涉及一种接触结构及半导体器件结构。

背景技术

DRAM(Dynamic Random Access Memory，即动态随机存取存储器)制程工艺中的接触结构(譬如，位线接触结构)一般通过填充掺杂多晶硅后干法刻蚀而形成，然而现有工艺形成位线结构的多晶硅侧壁在接触空气后表面易被氧化形成氧化硅，并且在后续干法刻蚀后的酸洗工艺中被侧蚀，导致位线接触结构的侧壁轮廓被损坏，存储元件中的位线的宽度随之缩小，宽度变窄会造成其阻值的上升，使得存储单元的电流变小而导致过高的位线负载，降低位线的导电速率。

同时，随着半导体技术的不断发展，半导体集成电路器件的特征尺寸不断缩小，作为半导体集成电路器件一种，DRAM的特征尺寸也越来越小，为了追求更小的特征尺寸，提高DRAM的性能是需要被不断探索的问题。DRAM的性能由多方因素决定，其中存储器中的晶体管源极电连接至位线(bit line)以形成电流传输通路，高深宽比的位线接触孔及位线接触结构在刻蚀形成过程中由于负载效应会造成轮廓不均匀，从而影响位线接触结构的导电性能。

实用新型内容

基于上述情况，针对传统中存储器的的位线接触结构轮廓不均匀，影响位线接触导电性的问题，提供一种接触结构及半导体器件结构。

为了实现上述目的，本实用新型提供了一种接触结构，包括：

导电插塞；

钝化保护层，覆盖导电插塞的侧壁。

上述接触结构通过在导电插塞的侧壁形成钝化保护层，防止导电插塞暴露于空气中，避免插塞表面被氧化，在酸洗工艺中钝化保护层可以保护导电插塞不被刻蚀，确保导电插塞形貌完整，保证了器件的导电性能。

在其中一个实施例中，导电插塞包括：第一导电层及第一导电层上表面的第二导电层；其中，第一导电层及第二导电层均掺杂，且第一导电层的掺杂浓度大于第二导电层的掺杂浓度；钝化保护层包括氮化物保护层。

上述接触结构中通过将导电插塞设置为包括第一导电层及第二导电层的结构，先形成第一导电层覆盖接触孔侧壁，在第一导电层上形成第二导电层，接触孔内的第二导电层侧壁有第一导电层，且第二导电层掺杂离子的浓度小于第一导电层掺杂离子的浓度。在刻蚀时由于选择比的原因，第二导电层侧壁的第一导电层被优先刻蚀，第二导电层的侧壁可不被刻蚀，保证了第二导电层侧壁的轮廓。并留下第一导电层的底部，与第二导电层共同组成导电插塞，高浓度掺杂的第一导电层可提高位线的导电速率。

本实用新型还提供一种半导体器件结构，包括：

衬底，衬底内形成有位线接触孔；

位线接触结构，包括位线接触插塞及钝化保护层；所述位线接触插塞位于所述位线接触孔内，且所述位线接触插塞的底部与所述位线接触孔的底部接触；所述钝化保护层位于所述位线接触插塞的侧壁上；

位线，位于位线接触结构的上表面。

上述半导体器件结构中通过在位线接触插塞的侧壁形成钝化保护层，防止位线接触插塞暴露于空气中，避免位线接触插塞的表面被氧化，在酸洗工艺中钝化保护层可以保护位线接触插塞不被刻蚀，确保位线接触插塞形貌完整，从而确保器件的导电性能。

在其中一个实施例中，还包括浅沟槽隔离结构，位于衬底内，浅沟槽隔离结构在衬底内隔离出若干个间隔排布的有源区；

若干个平行间隔排布的字线，位于衬底内，字线的延伸方向与有源区的延伸方向相交在小于90度的角度；

填充绝缘层，位于字线及衬底的上表面；

位线接触孔位于同一有源区中的相邻字线之间，沿厚度方向贯穿位于衬底上表面的填充绝缘层且延伸至衬底内；位线经由位线接触结构与有源区电连接。

在其中一个实施例中，位线接触插塞包括：第一导电层及位于第一导电层上的第二导电层；其中，第一导电层及第二导电层均掺杂，且第一导电层的掺杂浓度大于第二导电层的掺杂浓度；钝化保护层包括氮化物保护层。

上述半导体器件结构中通过第一导电层及第二导电层形成导电插塞：先形成第一导电层覆盖位线接触孔侧壁，在第一导电层上形成第二导电层，位线接触孔内的第二导电层侧壁有第一导电层，且第二导电层掺杂离子的浓度小于第一导电层掺杂离子的浓度。在刻蚀时由于选择比的原因，第二导电层侧壁的第一导电层被优先刻蚀，第二导电层的侧壁可不被刻蚀，保证了第二导电层侧壁的轮廓。并留下第一导电层的底部，与第二导电层共同组成导电插塞，高浓度掺杂的第一导电层可提高位线的导电速率。

附图说明

图1显示为本实用新型一个实施例中接触结构的制备方法的流程图；

图2至图7显示为本实用新型一个实施例中接触结构的制备方法中各步骤所得结构的截面结构示意图；

图8为一个实施例中半导体器件结构的制备方法的流程图；

图9为一个实施例中于衬底内形成浅沟槽隔离结构后所得结构的俯视结构示意图；

图10为沿图9中AA方向的截面结构示意图；

图11为一个实施例中于衬底内形成沟槽后所得结构的俯视结构示意图；

图12为沿图11中AA方向的截面结构示意图；

图13为一个实施例中于沟槽内形成栅间介质层后所得结构的截面结构示意图；

图14为一个实施例中形成字线后所得结构的俯视结构示意图；

图15为一个实施例中于沟槽内形成第一字线导电层及第二字线导电层后所得结构的截面结构示意图；

图16为一个实施例中形成填充绝缘层后所得结构的截面结构示意图；

图17为一个实施例中形成位线接触孔后所得结构的俯视结构示意图；

图18为沿图17中AA方向的截面结构示意图；

图19为一个实施例中形成第一导电材料层后所得结构的截面结构示意图；

图20为一个实施例中形成第二导电材料层后所得结构的截面结构示意图；

图21为一个实施例中去除覆盖介质层上表面的第一导电材料层及第二导电材料层后所得结构的截面结构示意图；

图22为一个实施例中形成导电主体材料层、介质材料层及图形化掩膜层后所得结构的截面结构示意图；

图23为一个实施例中形成位线后所得结构的截面结构示意图；

图24为一个实施例中去除第一导电层外围的第二导电层后所得结构的俯视结构示意图；

图25为沿图24中AA方向的截面结构示意图；

图26为一个实施例中于位线接触插塞的侧壁形成钝化保护层后所得结构的截面结构示意图。

附图标号说明：

10 接触结构

11 导电插塞

111、262 第一导电层

112、263 第二导电层

113、264 第一导电材料层

114、265 第二导电材料层

12、266 钝化保护层

13、20 衬底

1425 接触孔

15 覆盖绝缘层

21 浅沟槽隔离结构

22 有源区

23 字线

231 沟槽

232 栅间介质层

233 第一字线导电层

234 第二字线导电层

24 填充绝缘层

25 位线接触孔

26 位线接触结构

261 位线接触插塞

27 位线

271 导电主体材料层

272 导电主体层

273 介质材料层

274 顶层介质层

28 图形化掩膜层

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。

需要说明的是，当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件并与之结合为一体，或者可能同时存在居中元件。本文所使用的术语“安装”、“一端”、“另一端”以及类似的表述只是为了说明的目的。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

在一个实施例中，如图1所示，本实用新型提供了一种接触结构的制备方法，包括如下步骤：

S11：提供衬底；

S12：于所述衬底上形成导电插塞；

S13：于所述导电插塞的侧壁形成钝化保护层。

上述接触结构的制备方法中通过在导电插塞的侧壁形成钝化保护层，防止导电插塞暴露于空气中，避免导电插塞的表面被氧化，在酸洗工艺中钝化保护层可以保护导电插塞不被刻蚀，确保导电插塞形貌完整，保证了器件的导电性能。

在一示例中，如图2所示，提供的衬底13可以包括半导体衬底，衬底13内可以形成有需要电学引出的器件结构(譬如，晶体管等等)；衬底13内形成有有源区(未示出)。

在一示例中，衬底13的上表面可以形成有覆盖绝缘层15，覆盖绝缘层15的材料可以包括但不仅限于氧化硅、氮化硅或氮氧化硅等等。

在一个示例中，如图2所示，提供衬底13之后还包括于衬底13内形成接触孔14的步骤，当衬底13的上表面形成有覆盖绝缘层15时，接触孔14沿厚度方向贯穿覆盖绝缘层15并延伸至衬底13内，并于衬底13内的有源区相接触。具体的，可以采用刻蚀工艺刻蚀覆盖绝缘层15及衬底13以形成接触孔14。当然，在其他示例中，衬底13内也可以不形成接触孔14，即后续形成的导电插塞11可以直接形成于衬底13的上表面。

在一个示例中，位线接触孔14可以包括圆形孔、矩形孔或椭圆形孔等等，位线接触孔14的纵截面形状可以包括但不仅限于矩形。

在一个示例中，如图3至图6，步骤S12中于衬底13上形成导电插塞11可以包括如下步骤：

S121：于位线接触孔14的侧壁、底部及覆盖介质层15的上表面形成第一导电材料层113，如图3所示；第一导电材料层113内有掺杂；

S122：于第一导电材料层113的表面形成第二导电材料层114，第二导电材料层114填满位线接触孔14，如图4所示；第二导电材料层114内有掺杂，且第二导电材料层114的掺杂浓度小于第一导电材料层的掺杂浓度；

S123：刻蚀去除位于覆盖绝缘层15上表面上的第一导电材料层113及第二导电材料层114，如图5所示；

S124：去除位于所第二导电层112外围的第一导电层111以得到导电插塞11，如图6所示。

上述接触结构的制备方法中通过制备第一导电层111及第二导电层112形成导电插塞11，先形成第一导电层111覆盖接触孔14侧壁，在第一导电层111上形成第二导电层112，接触孔14内的第二导电层112侧壁有第一导电层111，且第二导电层112的掺杂浓度小于第一导电层111的掺杂浓度。在刻蚀时由于选择比的原因，第一导电层112侧壁的第一导电层111被优先刻蚀，第二导电层112的侧壁可不被刻蚀，保证了第二导电层112侧壁的轮廓。并留下第一导电层111的底部，与第二导电层112共同形成导电插塞11，高浓度的第一导电层111可提高位线的导电速率。

在一示例中，步骤S121中，可以采用但不仅限于常压化学气相沉积(atmosphericpressure CVD，APCVD)工艺、低压化学气相沉积(low pressure CVD，LPCVD)工艺、等离子体增强型化学气相沉积(plasma-enhanced CVD，PECVD)工艺、高密度等离子体化学气相沉积(high-density plasma CVD，HDP-CVD)工艺、自由基增强型化学气相沉积(radical-enhanced CVD，RECVD)或原子层沉积(atomic layer deposition，ALD)工艺形成第一导电材料层113；第一导电材料层113可以包括掺杂的多晶硅、金属钛、金属钨或金属铜等等，优选地，本实施例中，第一导电材料层113可以包括n型掺杂多晶硅层或p型掺杂多晶硅层。

在一示例中，步骤S121中，可以先于位线接触孔14的侧壁、底部及覆盖介质层15的上表面形成本征材料层，然后再采用离子注入工艺或扩散工艺对本征材料层进行掺杂以形成第一导电材料层113。当然，在其他示例中，也可以在沉积工艺中直接进行离子掺杂，直接形成第一导电材料层113。

在一示例中，步骤S122中，可以采用但不仅限于常压化学气相沉积工艺、低压化学气相沉积工艺、等离子体增强型化学气相沉积工艺、高密度等离子体化学气相沉积工艺、自由基增强型化学气相沉积或原子层沉积工艺形成第二导电材料层114；第二导电材料层114可以包括掺杂的多晶硅、金属钛、金属钨或金属铜等等，优选地，本实施例中，第二导电材料层114可以包括n型掺杂多晶硅层或p型掺杂多晶硅层。第二导电材料层114的掺杂类型可以与第一导电材料层113的掺杂类型相同。

在一示例中，步骤S122中，可以先于第一导电材料层113的上表面形成本征材料层，然后再采用离子注入工艺或扩散工艺对本征材料层进行掺杂以形成第二导电材料层114。当然，在其他示例中，也可以在沉积工艺中直接进行离子掺杂，直接形成第二导电材料层114。

在一示例中，第一导电层111的掺杂浓度可以为1×10¹⁸atom/cm^-3(原子数每立方厘米)～1×10²²atom/cm^-3，第二导电层112的掺杂浓度可以为1×10¹⁵atom/cm^-3～1×10¹⁷atom/cm^-3。

在一示例中，步骤S123中，可以采用干法刻蚀工艺对第一导电材料层113及第二导电材料层114进行刻蚀，由于第一导电材料层113及第二导电材料层114的掺杂浓度不同，掺杂浓度越高干法刻蚀去除越快，在去除位于覆盖绝缘层15上表面上的第一导电材料层113及第二导电材料层114之后，位于第二导电材料层114外围的第一导电材料层113会被去除的更多一些，形成侧壁预刻蚀，可以克服微负载效应，使得保留的第一导电层111的上表面低于第二导电层112的上表面，如图5所示。

在一示例中，步骤S124中，可以先于的第二导电层112的上表面形成掩膜层(未示出)，掩膜层完全遮盖第二导电层112，然后在基于掩膜层刻蚀去除位于第二导电层112两侧的第一导电层111直至暴露出第一导电层112外围的衬底13，最后去除掩膜层。

在一示例中，可以采用掺杂工艺、化学气相沉积工艺、辉光放电工艺或反应溅射工艺对导电插塞11进行氮化处理，钝化保护层12可以包括但不仅限于氮化物保护层。

在一示例中，步骤S13中，通过对导电插塞11进行氮化处理以于导电插塞11的侧壁形成钝化保护层12；具体的，对导电插塞11进行氮化处理的工艺条件包括：氮化处理的温度可以为20℃(摄氏度)～40℃，氮化处理过程中氮气的浓度可以为100ppm(parts permillion，百万分比浓度)～200ppm，氮化处理的压力可以为10个标准大气压～20个标准大气压，氮化处理的时间可以为10s(秒)～30s。

在一示例中，钝化保护层12的厚度可以根据实际需要进行设定，优选地本实施例中，钝化保护层12的厚底可以为2nm(纳米)～3nm。

在一示例中，本实施例中的接触结构10可以为任意一种用于电学接触及电学引出的接触结构，可以包括但不仅限于位线接触结构等等。

在另一个实施例中，请继续参阅图7，本实用新型还提供一种接触结构10，接触结构10包括：

导电插塞11；

钝化保护层12，钝化保护层12覆盖导电插塞11的侧壁。

上述接触结构10中通过在导电插塞11的侧壁形成钝化保护层12，防止导电插塞11暴露于空气中，避免导电插塞11的表面被氧化，在酸洗工艺中钝化保护层12可以保护导电插塞11不被去除，确保导电插塞11形貌完整，保证了器件的导电性能。

在一个示例中，导电插塞11包括：第一导电层111及位于第一导电层111上表面的第二导电层112；其中，第一导电层111及第二导电层112内均掺杂有掺杂离子，且第一导电层111内掺杂离子的掺杂浓度大于第二导电层112内掺杂离子的掺杂浓度。

上述接触结构的制备方法中通过制备第一导电层111及第二导电层112形成导电插塞11，先形成第一导电层111覆盖接触孔14侧壁，在第一导电层111上形成第二导电层112，接触孔14内的第二导电层112侧壁有第一导电层111，且第二导电层112的掺杂浓度小于第一导电层111的掺杂浓度。在刻蚀时由于选择比的原因，第一导电层112侧壁的第一导电层111被优先刻蚀，第二导电层112的侧壁可不被刻蚀，保证了第二导电层112侧壁的轮廓。并留下第一导电层111的底部，与第二导电层112共同形成导电插塞11，高浓度的第一导电层111可提高位线的导电速率。

在一个示例中，第一导电层111可以包括掺杂的多晶硅、金属钛、金属钨或金属铜等等，优选地，本实施例中，第一导电层111可以包括n型掺杂多晶硅层或p型掺杂多晶硅层；第二导电层112可以包括掺杂的多晶硅、金属钛、金属钨或金属铜等等，优选地，本实施例中，第二导电层112可以包括n型掺杂多晶硅层或p型掺杂多晶硅层；第二导电层112的掺杂类型可以与第一导电层111的掺杂类型相同。

在一个示例中，钝化保护层12可以包括但不仅限于氮化物保护层。

在一示例中，钝化保护层12的厚度可以根据实际需要进行设定，优选地本实施例中，钝化保护层12的厚底可以为2nm(纳米)～3nm。

在一示例中，本实施例中的接触结构10可以为任意一种用于电学接触及电学引出的接触结构，可以包括但不仅限于位线接触结构等等。

在又一实施例中，请参阅图8，本实用新型还提供一种半导体器件结构的制备方法，包括如下步骤：

S21：提供衬底，所述衬底内形成有位线接触孔；

S22：于所述位线接触孔内形成位线接触结构，并于所述位线接触结构的上表面形成位线；其中，所述位线接触结构包括位线接触插塞及钝化保护层，所述位线接触插塞位于所述位线接触孔内，且所述位线接触插塞的底部与所述位线接触孔的底部接触，所述钝化保护层位于所述位线接触插塞的侧壁上。

上述半导体器件结构的制备方法中通过在位线接触插塞261的侧壁形成钝化保护层266，防止位线接触插塞261暴露于空气中，避免位线接触插塞261的表面被氧化，在酸洗工艺中钝化保护层266可以保护位线接触插塞261不被去除，确保位线接触插塞261的形貌完整，保证了器件的导电性能。

在一个示例中，步骤S21中提供的衬底20可以包括但不仅限于硅衬底。具体的，衬底20可以包括基体(未标示出)及位于基体上表面的外延层(未标示出)，外延层可以包括N型外延层或P型外延层。

在一个示例中，步骤S21中于衬底20内形成位线接触孔之前还包括如下步骤：

于衬底20内形成浅沟槽隔离结构21，浅沟槽隔离结构21于衬底20内隔离出若干个间隔分布的有源区22，如图9及图10所示；

于衬底20内形成若干个间隔排布的字线23，字线23的延伸方向与有源区22的延伸方向相交在小于90度的角度，如图11至图15所示；

于字线23及衬底20的的上表面形成填充绝缘层25，如图图16所示。

在一示例中，浅沟槽隔离结构21可以通过在衬底20内形成浅沟槽(未标示出)后，再在浅沟槽内填充隔离材料而形成。浅沟槽隔离结构21的材料可以包括但不仅限于氧化硅或氮化硅等等。浅沟槽隔离结构21的纵截面形状可以根据实际需要进行设定，浅沟槽隔离结构21的纵截面形状可以包括矩形、倒梯形或U形，其中，图10中以浅沟槽隔离结构10的纵截面形状为U形作为示例。

在一示例中，浅沟槽隔离结构21可以在衬底20隔离出的若干个有源区22可以为但不仅限于如图9所示的阵列。在一示例中，于衬底20内形成字线23可以包括如下步骤：

于衬底20内形成沟槽231，沟槽231定义出字线23的位置及形状，如图11及图12所示；

于沟槽231内形成栅间介质层232，栅间介质层232覆盖沟槽231的底部、侧壁及衬底20的上表面，如图13所示；

于沟槽231内形成第一字线导电层233及第二字线导电层234，第一字线导电层233覆盖栅间介质层232的下部侧壁及底部，第二字线导电层234天迈第一字线导电层233内侧的间隙，且第一字线导电层233的上表面及第二字线导电层234的上表面均低于衬底20的上表面，如图15所示。

在一示例中，可以采用光刻刻蚀工艺于衬底20内形成沟槽231；沟槽231的延伸方向与有源区22的延伸方向具有小于90°(度)的夹角。

在一示例中，栅间介质层232的材料可以包括但不仅限于氧化硅或氮化硅；采用原子层沉积工艺、等离子蒸汽沉积工艺(Chemical Vapor Deposition)或快速热氧化工艺(Rapid Thermal Oxidation)形成栅间介质层232。

在一示例中，第一字线导电层233的材料可以包括As(砷)或B(硼)掺杂的硅、P(磷)或As掺杂的锗、W(钨)、Ti(钛)、TiN(氮化钛)或Au(金)，第二字线导电层234的材料可以包括W、Ti、Al(铝)或Pt(铂)，且第一字线导电层233的材料与第二字线导电层234的材料不同；第一字线导电层233及第二字线导电层234可以采用但不仅限于原子层沉积工艺结合回刻工艺而形成。

在一示例中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成填充绝缘层24，填充绝缘层24的材料可以包括但不仅限于氧化硅、氮化硅或氮氧化硅等等。

在一示例中，可以采用刻蚀工艺刻蚀有源区22以形成位线接触孔25，如图17及图18所示；当然，在形成位线接触孔25时可以在去除有源区22的同时去除部分字线23中的填充绝缘层24以扩大位线接触孔25的尺寸。位线接触孔25暴露出有源区22中的漏极(未示出)，漏极及源极可以但不仅限于在形成字线23之后通过离子注入形成。

在一示例中，步骤S22中，于位线接触孔25内形成位线接触结构26，并于位线接触结构26的上表面形成位线27可以包括如下步骤：

S221：如图19至图21，于位线接触孔25的侧壁及底部形成第一导电层262，并于第一导电层262的表面形成第二导电层263；第二导电层263及第一导电层262内均掺杂，且第二导电层262的掺杂浓度小于第一导电层261的掺杂浓度；

S222：于第二导电层263的上表面形成位线27，如图22及图23所示；

S223：去除位于第二导电层263侧壁的第一导电层262以形成位线接触插塞261，如图24及图25；具体的，可以采用刻蚀工艺去除位于第二导电层262两侧的第一导电层262直至暴露出第一导电层262外围的衬底20；

S224：对位线接触插塞261进行氮化处理以于位线接触插塞261的侧壁形成钝化保护层266，如图26所示。

上述接触结构的制备方法中通过制备第一导电层262及第二导电层263形成导电插塞261：先形成第一导电层262覆盖位线接触孔25侧壁，在第一导电层262上形成第二导电层263，位线接触孔261内的第二导电层263侧壁有第一导电层262，且第二导电层263掺杂离子的浓度小于第一导电层262掺杂离子的浓度。在刻蚀时由于选择比的原因，第二导电层263侧壁的第一导电层262被优先刻蚀，第二导电层263的侧壁可不被刻蚀，保证了第二导电层263侧壁的轮廓。并留下第一导电层262的底部，与第二导电层263共同组成导电插塞，高浓度掺杂的第一导电层262可提高位线的导电速率。

在一示例中，步骤S221可以包括如下步骤：首先，可以采用但不仅限于常压化学气相沉积工艺、低压化学气相沉积工艺、等离子体增强型化学气相沉积工艺、高密度等离子体化学气相沉积工艺、自由基增强型化学气相沉积或原子层沉积工艺于位线接触孔25的侧壁、底部及填充绝缘层24的上表面形成第一导电材料层264，如图19所示，第一导电材料层264的材料可以包括掺杂的多晶硅、金属钛、金属钨或金属铜等等，优选地，本实施例中，第一导电材料层264可以包括n型掺杂多晶硅层或p型掺杂多晶硅层；其次，可以采用但不仅限于常压化学气相沉积工艺、低压化学气相沉积工艺、等离子体增强型化学气相沉积工艺、高密度等离子体化学气相沉积工艺、自由基增强型化学气相沉积或原子层沉积工艺于第一导电材料层264的表面形成第二导电材料层265，第二导电材料层265填满位线接触孔25，如图20所示，第二导电材料层265的材料可以包括掺杂的多晶硅、金属钛、金属钨或金属铜等等，优选地，本实施例中，第二导电材料层265可以包括n型掺杂多晶硅层或p型掺杂多晶硅层；最后，可以采用干法刻蚀工艺对第一导电材料层264及第二导电材料层265刻蚀去除位于填充绝缘层24上表面的第一导电材料层264及第二导电材料层265，由于第一导电材料层264及第二导电材料层265的掺杂浓度不同，又掺杂浓度越高干法刻蚀工艺去除越快，在去除位于填充绝缘层24上表面上的第一导电材料层264及第二导电材料层265之后，位于第二导电材料层265外围的第一导电材料层264会被去除的更多一些，形成侧壁预刻蚀，可以克服微负载效应，使得保留的第一导电层262的上表面低于第二导电层263的上表面，第一导电层262与第二导电层263共同构成位线接触插塞261，如图21所示。

在一示例中，步骤S221中，第一导电材料层264的掺杂浓度可以为1×10¹⁸atom/cm^-3～1×10²²atom/cm^-3，第二导电材料层265的掺杂浓度可以为1×10¹⁵atom/cm^-3～1×10¹⁷atom/cm^-3。

在一示例中，步骤S222可以包括如下步骤：首先，于步骤S21所得结构的上表面形成导电主体材料层271、介质材料层273及图形化掩膜层28，如图22，导电主体材料层271的材料可以包括但不仅限于钨，介质材料层273的材料可以包括但不仅限于氮化硅，图形化掩膜层28可以包括但不仅于图形化光刻胶；然后，基于图形化掩膜层28可以介质材料层273及导电主体材料层271，以形成包括导电主体层272及顶层介质层274的位线27，如图23所示。

需要说明的是，步骤S223中，在去除位于所第二导电层263外围的第一导电层262以得到导电插塞261的过程中，位线接触孔25会被继续刻蚀，位线接触孔25的形貌会被改变而形成位线接触孔25，如图25所示，位线接触孔25的纵截面形状可以包括倒梯形。

在一示例中，如图24所示，位线27可以为直线，且位线27可以沿字线23排布的方向延伸。位线接触结构26位于同一有源区22中的相邻字线21之间，用于将位线27与各有源区中的漏极电连接。

在一示例中，步骤S224中，可以采用掺杂工艺、化学气相沉积工艺、辉光放电工艺或反应溅射工艺对位线接触插塞261进行氮化处理，钝化保护层266可以包括但不仅限于氮化物保护层。

在一示例中，步骤S224中，通过对位线接触插塞261进行氮化处理以于位线接触插塞261的侧壁形成钝化保护层266；具体的，对导电插塞11进行氮化处理的工艺条件包括：氮化处理的温度可以为20℃～40℃，氮化处理过程中氮气的浓度可以为100ppm～200ppm，氮化处理的压力可以为10个标准大气压～20个标准大气压，氮化处理的时间可以为10s～30s。

在一示例中，钝化保护层266的厚度可以根据实际需要进行设定，优选地本实施例中，钝化保护层266的厚底可以为2nm～3nm。

在又一实施例中，请继续参阅图24及图26，本实用新型还提供一种半导体器件结构，半导体器件结构包括：

衬底20，衬底20内形成有位线接触孔25；

位线接触结构26，位线接触结构26包括位线接触插塞261及钝化保护层262；位线接触插塞261位于位线接触孔25内，且位线接触插塞261的底部与位线接触孔25的底部接触；钝化保护层266位于位线接触插塞261的侧壁上；

位线27，位线位于位线接触结构26的上表面。

上述半导体器件结构中通过在位线接触插塞261的侧壁形成钝化保护层266，防止位线接触插塞261暴露于空气中，避免位线接触插塞261的表面被氧化，在酸洗工艺中钝化保护层266可以保护位线接触插塞261不被去除，确保位线接触插塞261的形貌完整，保证了器件的导电性能。

在一个示例中，衬底20可以包括但不仅限于硅衬底。具体的，衬底20可以包括基体(未标示出)及位于基体上表面的外延层(未标示出)，外延层可以包括N型外延层或P型外延层。

在一示例中，位线接触孔25的纵截面形状可以包括但不仅限于倒梯形。

在一个示例中，半导体器件结构还包括：浅沟槽隔离结构21，浅沟槽隔离结构21位于衬底20内，并于衬底20内隔离出若干个间隔分布的有源区22；若干个平行间隔排布的字线23，字线23位于衬底20内，字线23的延伸方向与有源区22的延伸方向相交在小于90度的角度；填充绝缘层24，填充绝缘层24位于字线23及衬底20的上表面；其中，位线接触孔25位于同一有源区22中的相邻字线23之间，沿厚度方向贯穿位于衬底20上表面的填充绝缘层24且延伸至衬底20内；位线27经由位线接触结构26与有源区22电连接。

在一示例中，浅沟槽隔离结构21可以通过在衬底20内形成浅沟槽(未标示出)后，再在浅沟槽内填充隔离材料而形成。浅沟槽隔离结构21的材料可以包括但不仅限于氧化硅或氮化硅等等。浅沟槽隔离结构21的纵截面形状可以根据实际需要进行设定，浅沟槽隔离结构21的纵截面形状可以包括矩形、倒梯形或U形，其中，图26中以浅沟槽隔离结构10的纵截面形状为U形作为示例。

在一示例中，浅沟槽隔离结构21可以在衬底20隔离出的若干个有源区22可以为但不仅限于如图24所示的阵列。

在一示例中，字线23可以包括：栅间介质层232，栅间介质层232位于沟槽231的侧壁及底部，且可以延伸至衬底20的上表面；第一字线导电层233，第一字线导电层233覆盖栅间介质层232的下部侧壁及底部；第二字线导电层234，第二导电层234填满第一字线导电层233内侧的间隙，且第一字线导电层233上表面及第二字线导电层234的上表面均低于衬底20的上表面，如图26所示。

在一示例中，第一字线导电层233的材料可以包括As(砷)或B(硼)掺杂的硅、P(磷)或As掺杂的锗、W(钨)、Ti(钛)、TiN(氮化钛)或Au(金)，第二字线导电层234的材料可以包括W、Ti、Al(铝)或Pt(铂)，且第一字线导电层233的材料与第二字线导电层234的材料不同；填充绝缘层24的材料可以包括但不仅限于氧化硅、氮化硅或氮氧化硅等等，填充绝缘层24的材料可以与填充绝缘层24的材料相同。

在一示例中，位线27可以包括导电主体层272及顶层介质层274；导电主体层272位于位线接触结构26的上表面，顶层介质层274位于导电主体层272的上表面。

在一示例中，导电主体层272的材料可以包括但不仅限于钨，顶层介质层274的材料可以包括但不仅限于氮化硅。

在一示例中，位线接触插塞261可以包括：第一导电层262及位于第一导电层262上表面的第二导电层263；其中，第一导电层262及第二导电层263内均有掺杂，且第一导电层262的掺杂浓度大于第二导电层263的掺杂浓度；

上述半导体器件结构中通过第一导电层262及第二导电层263形成导电插塞261：先形成第一导电层262覆盖位线接触孔25侧壁，在第一导电层262上形成第二导电层263，位线接触孔25内的第二导电层263侧壁有第一导电层262，且第二导电层263掺杂的浓度小于第一导电层262掺杂的浓度。在刻蚀时由于选择比的原因，第二导电层263侧壁的第一导电层262被优先刻蚀，第二导电层263的侧壁可不被刻蚀，保证了第二导电层263侧壁的轮廓。并留下第一导电层262的底部，与第二导电层263共同组成导电插塞261，高浓度掺杂的第一导电层262可提高位线的导电速率。

在一示例中，第一导电层262的材料可以包括掺杂的多晶硅、金属钛、金属钨或金属铜等等，优选地，本实施例中，第一导电层262可以包括n型掺杂多晶硅层或p型掺杂多晶硅层。第二导电层263的材料可以包括掺杂的多晶硅、金属钛、金属钨或金属铜等等，优选地，本实施例中，第二导电层263可以包括n型掺杂多晶硅层或p型掺杂多晶硅层。第二导电层263的掺杂类型可以与第一导电层262的掺杂类型相同。

在一示例中，第一导电层262的浓度可以为1×10¹⁸atom/cm^-3～1×10²²atom/cm^-3，第二导电层263的浓度可以为1×10¹⁵atom/cm^-3～1×10¹⁷atom/cm^-3。

在一示例中，钝化保护层266可以包括但不仅限于氮化物保护层。

在一示例中，钝化保护层266的厚度可以根据实际需要进行设定，优选地本实施例中，钝化保护层266的厚底可以为2nm～3nm。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种接触结构，其特征在于，包括：

导电插塞，位于衬底内的接触孔内；

钝化保护层，覆盖所述导电插塞的侧壁，且钝化保护层与接触孔的侧壁之间具有间隙。

2.根据权利要求1所述的接触结构，其特征在于，所述钝化保护层为氮化物保护层。

3.根据权利要求1所述的接触结构，其特征在于，所述钝化保护层的厚度为2nm～3nm。

4.一种半导体器件结构，其特征在于，包括：

衬底，所述衬底内形成有位线接触孔；

位线接触结构，包括位线接触插塞及钝化保护层；所述位线接触插塞位于所述位线接触孔内，且所述位线接触插塞的底部与所述位线接触孔的底部接触；所述钝化保护层位于所述位线接触插塞的侧壁上；

位线，位于所述位线接触结构的上表面。

5.根据权利要求4所述的半导体器件结构，其特征在于，所述半导体器件结构还包括：

浅沟槽隔离结构，位于所述衬底内，所述浅沟槽隔离结构在所述衬底内隔离出若干个间隔排布的有源区；

若干个平行间隔排布的字线，位于所述衬底内，所述字线的延伸方向与所述有源区的延伸方向相交在小于90度的角度；

填充绝缘层，位于所述字线及所述衬底的上表面；

所述位线接触孔位于同一有源区中的相邻所述字线之间，沿厚度方向贯穿位于所述衬底上表面的填充绝缘层且延伸至所述衬底内；所述位线经由所述位线接触结构与所述有源区电连接。

6.根据权利要求4所述的半导体器件结构，其特征在于，所述钝化保护层包括氮化物保护层。

7.根据权利要求4所述的半导体器件结构，其特征在于，所述钝化保护层的厚度为2nm～3nm。

8.根据权利要求5所述的半导体器件结构，其特征在于，所述字线包括：

栅间介质层，位于沟槽的侧壁及底部，且延伸至所述衬底的上表面；

第一字线导电层，覆盖所述栅间介质层的下部侧壁及底部；

第二字线导电层，填满所述第一字线导电层内侧的间隙，且所述第一字线导电层上表面及所述第二字线导电层的上表面均低于所述衬底的上表面。

9.根据权利要求4至8中任一项所述的半导体器件结构，其特征在于，所述位线包括：

导电主体层，位于所述位线接触结构的上表面；

顶层介质层，位于所述导电主体层的上表面。

10.根据权利要求9所述的半导体器件结构，其特征在于，所述导电主体层包括钨层，所述顶层介质层包括氮化硅层。

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