CN116896884A - 半导体结构和半导体结构的制备方法 - Google Patents
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Abstract
本公开提供一种半导体结构和半导体结构的制备方法，半导体结构包括：衬底、栅介质层和字线，衬底包括间隔设置的多个有源区，衬底中具有间隔排布的多个字线沟槽，字线沟槽暴露有源区；栅介质层覆盖字线沟槽的槽壁，字线包括第一导电层和第二导电层，第一导电层位于栅介质层上，第二导电层位于第一导电层上，第一导电层的功函数小于第二导电层的功函数。字线还包括功函数较大的第二导电层，从而可以提高字线的功函数，以增大晶体管的阈值电压，从而提升晶体管的抗干扰能力和可靠性。因此，本公开提供的半导体结构和半导体结构的制备方法，可以改善晶体管的抗干扰能力。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构和半导体结构的制备方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。
相关技术中，DRAM可以包括基底，基底上设置有多个重复的存储单元。每个存储单元可以包括晶体管和电容器，晶体管的栅极与字线相连、源极与位线相连、漏极与电容器相连。字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
然而，上述晶体管的抗干扰能力有待改善。
发明内容
本公开实施例提供一种半导体结构和半导体结构的制备方法，可以改善晶体管的抗干扰能力。
本公开实施例提供如下技术方案：
本公开实施例的第一方面提供一种半导体结构，包括：衬底、栅介质层和字线，衬底包括间隔设置的多个有源区，衬底中具有间隔排布的多个字线沟槽，字线沟槽暴露有源区；栅介质层覆盖字线沟槽的槽壁，字线包括第一导电层和第二导电层，第一导电层位于栅介质层上，第二导电层位于第一导电层上，第一导电层的功函数小于第二导电层的功函数。
本公开实施例提供的半导体结构，半导体结构可以包括衬底、栅介质层和字线，衬底可以包括间隔设置的多个有源区，衬底中可以具有间隔排布的多个字线沟槽，字线沟槽可以暴露有源区；栅介质层可以覆盖字线沟槽的槽壁，字线可以包括第一导电层和第二导电层，第一导电层可以位于栅介质层上，第二导电层可以位于第一导电层上，第一导电层的功函数可以小于第二导电层的功函数。如此设置，字线采用第一导电层和第二导电层共同形成，且第二导电层的功函数大于第一导电层的功函数，相比于字线仅由功函数较小的第一导电层形成，本公开实施例的字线还包括功函数较大的第二导电层，从而可以提高字线的功函数，以增大晶体管的阈值电压，从而提升晶体管的抗干扰能力和可靠性。另外，相比于采用单一的导电层形成字线而使得字线功函数的调节受限，本公开实施例的采用第一导电层和第二导电层共同形成字线，使得字线的功函数可调节的范围较大，例如，可以通过调节第一导电层和第二导电层的比例，从而调节字线的功函数的大小，以对晶体管的阈值电压的大小进行调节。
在一种可能的实施方式中，第一导电层的材料包括金属氮化物；
和/或，第二导电层的材料包括金属氮硅化物。
可以使得第一导电层的电阻率较低，第二导电层的功函数较高，从而使得字线兼顾电阻率较低和功函数较高的特性。
在一种可能的实施方式中，第一导电层的厚度的范围为3nm-6nm；
和/或，第二导电层的厚度的范围为15nm-25nm。
在一种可能的实施方式中，第一导电层的应力与第二导电层的应力不同。
相比于字线仅由应力较大的导电层形成，本公开实施例的字线还可以包括应力较小的导电层，从而可以缓解应力导致的字线形变，降低对字线和DRAM的性能的影响，提升产品良率。
本公开实施例的第二方面提供一种半导体结构的制备方法，包括：提供衬底，衬底包括间隔设置的多个有源区，衬底中具有间隔排布的多个字线沟槽，字线沟槽暴露有源区；形成栅介质层、第一导电层和第二导电层，栅介质层覆盖字线沟槽的槽壁，第一导电层位于栅介质层上，第二导电层位于第一导电层上；其中，第一导电层的功函数小于第二导电层的功函数，第一导电层和第二导电层共同形成字线。
本公开实施例提供的半导体结构的制备方法，可以用于制备半导体结构，半导体结构可以包括衬底、栅介质层和字线，衬底可以包括间隔设置的多个有源区，衬底中可以具有间隔排布的多个字线沟槽，字线沟槽可以暴露有源区；栅介质层可以覆盖字线沟槽的槽壁，字线可以包括第一导电层和第二导电层，第一导电层可以位于栅介质层上，第二导电层可以位于第一导电层上，第一导电层的功函数可以小于第二导电层的功函数。如此设置，字线采用第一导电层和第二导电层共同形成，且第二导电层的功函数大于第一导电层的功函数，相比于字线仅由功函数较小的第一导电层形成，本公开实施例的字线还包括功函数较大的第二导电层，从而可以提高字线的功函数，以增大晶体管的阈值电压，从而提升晶体管的抗干扰能力和可靠性。另外，相比于采用单一的导电层形成字线而使得字线功函数的调节受限，本公开实施例的采用第一导电层和第二导电层共同形成字线，使得字线的功函数可调节的范围较大，例如，可以通过调节第一导电层和第二导电层的比例，从而调节字线的功函数的大小，以对晶体管的阈值电压的大小进行调节。
在一种可能的实施方式中，形成第一导电层和第二导电层包括：
沉积第一导电材料层，第一导电材料层覆盖位于字线沟槽的栅介质层和衬底的顶部；
沉积第二导电材料层，第二导电材料层位于第一导电材料层上，第二导电材料层填满字线沟槽；
去除部分厚度的第一导电材料层和部分厚度的第二导电材料层，保留的第一导电材料层形成第一导电层，保留的第二导电材料层形成第二导电层。
在一种可能的实施方式中，沉积包括原子层沉积。
原子层沉积具有优异的沉积均匀性、一致性和高度可控性。
在一种可能的实施方式中，形成第一导电层和第二导电层之前，包括：将衬底置于沉积腔室中；
沉积第一导电材料层包括，多次循环执行第一复合操作，第一复合操作包括：
向沉积腔室提供第一金属源，以在字线沟槽的栅介质层和衬底的顶部形成第一金属源层；
第一次排出沉积腔室中的气体；
向沉积腔室提供第一氮源，第一氮源与第一金属源层反应，以形成第一导电材料层；
第二次排出沉积腔室中的气体。
在一种可能的实施方式中，沉积第二导电材料层包括，多次循环执行第二复合操作，第二复合操作包括第一子复合操作和第二子复合操作；
第一子复合操作包括：
向沉积腔室提供第二金属源，以在第一导电材料层上形成第二金属源层；
第三次排出沉积腔室中的气体；
向沉积腔室提供第二氮源，第二氮源与第二金属源层反应，以形成金属氮化物层；
第四次排出沉积腔室中的气体；
第二子复合操作包括：
向沉积腔室提供硅源,以在金属氮化物层上形成硅源层；
第五次排出沉积腔室中的气体；
向沉积腔室提供第二氮源，第二氮源和硅源层反应，以形成氮化硅层；
第六次排出沉积腔室中的气体。
在一种可能的实施方式中，提供第一金属源和提供第二金属源的时间的范围为0.02s-0.08s；
和/或，第一次排出和第三次排出的时间的范围为0.1s-0.3s；
和/或，提供第一氮源、提供第二氮源、第二次排出、第四次排出、第五次排出和第六次排出的时间的范围为0.2s-0.5s；
和/或，提供硅源的时间的范围为0.3s-0.7s；
和/或，提供第一金属源和提供第二金属源的气体流量的范围为80sccm-150sccm；
和/或，提供第一氮源、提供第二氮源、第一次排出、第二次排出、第三次排出、第四次排出、第五次排出和第六次排出的气体流量的范围为3000sccm-5000sccm；
和/或，提供硅源的气体流量的范围为20sccm-100sccm；
和/或，沉积的沉积压力的范围为5torr-6torr；
和/或，第一复合操作的循环次数的范围为100次-200次；
和/或，第二复合操作的循环次数的范围为10次-20次；
和/或，第一子复合操作的循环次数与第二子复合操作的循环次数的比例的范围为10：1-20：1。
本公开的构造以及它的其他发明目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。
附图说明
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的半导体结构的结构示意图；
图2为本公开实施例提供的TiSiN的功函数与Si在TiSiN中的含量的关系的曲线图；
图3为本公开实施例提供的半导体结构的制备方法的流程示意图；
图4为本公开实施例提供的提供衬底后的结构示意图；
图5为本公开实施例提供的形成第一导电材料层和第二导电材料层后的结构示意图；
图6为本公开实施例提供的沉积第一导电材料层和第二导电材料层的反应原理图。
附图标记说明：
200：半导体结构； 210：衬底；
211：有源区； 212：隔离结构；
213：字线沟槽； 220：隔离层；
230：栅介质层； 240：字线；
241：第一导电层； 241a：第一导电材料层；
242：第二导电层； 242a：第二导电材料层。
具体实施方式
相关技术中，在采用埋入式字线的存储器中，DRAM可以包括衬底，衬底中设置有字线沟槽。在制备字线的过程中，可以在字线沟槽的槽壁上形成栅氧化层，在栅氧化层上形成字线材料层，且字线材料层填充字线沟槽。然后，对字线材料层进行刻蚀处理，将衬底顶部的字线材料层全部去除，并去除部分位于字线沟槽中的字线材料层，保留的位于字线沟槽中的字线材料层形成埋入式字线。其中，字线材料层的材料可以包括氮化钛(TiN)。
然而，由于钛的功函数较低，使得由单一的氮化钛形成的字线的功函数较低，从而导致晶体管的阈值电压较低，使得晶体管的抗干扰能力较低。
本公开实施例提供一种半导体结构和半导体结构的制备方法，半导体结构可以包括衬底、栅介质层和字线，衬底可以包括间隔设置的多个有源区，衬底中可以具有间隔排布的多个字线沟槽，字线沟槽可以暴露有源区；栅介质层可以覆盖字线沟槽的槽壁，字线可以包括第一导电层和第二导电层，第一导电层可以位于栅介质层上，第二导电层可以位于第一导电层上，第一导电层的功函数可以小于第二导电层的功函数。如此设置，字线采用第一导电层和第二导电层共同形成，且第二导电层的功函数大于第一导电层的功函数，相比于字线仅由功函数较小的第一导电层形成，本公开实施例的字线还包括功函数较大的第二导电层，从而可以提高字线的功函数，以增大晶体管的阈值电压，从而提升晶体管的抗干扰能力和可靠性。另外，相比于采用单一的导电层形成字线而使得字线功函数的调节受限，本公开实施例的采用第一导电层和第二导电层共同形成字线，使得字线的功函数可调节的范围较大，例如，可以通过调节第一导电层和第二导电层的比例，从而调节字线的功函数的大小，以对晶体管的阈值电压的大小进行调节。
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
以下将结合图1-图6对本公开实施例提供的半导体结构200进行说明。
本公开实施例提供的半导体结构200，该半导体结构200可以应用于存储器，存储器可以包括例如DRAM、相变随机存取存储器(phase change random access memory，简称为PRAM)或磁阻随机存取存储器(magnetoresistive random access memory，简称为MRAM)等。本公开实施例以半导体结构200应用于DRAM为例进行说明。
参见图1，半导体结构200可以包括衬底210，衬底210可以为衬底210上的其他结构层提供支撑基础。
示例性的，衬底210中可以设置有隔离结构212和间隔设置的多个有源区211，隔离结构212可以用于隔离相邻两个有源区211。有源区211可以用于形成晶体管。
该衬底210的材料可以包括但不限于单晶硅、多晶硅、无定型硅、硅锗化合物、镓砷化合物、镓磷化合物、镓硫化合物等中的任意一者或多者，或者本领域技术人员已知的其他材料。衬底210可以为体硅(Bulk Silicon)衬底，也可以是绝缘体上硅(Silicon OnInsulator，简称SOI)衬底。
示例性的，参见图1，衬底210的顶部可以覆盖有用于保护衬底210的隔离层220，例如，隔离层220可以避免被其覆盖的有源区211暴露在制程环境中被氧化而导致有源区211电性劣化，例如，隔离层220的材料可以包括氧化硅。
示例性的，参见图1，衬底210中可以具有间隔设置的多个字线沟槽213，字线沟槽213暴露有源区211。例如，可以在衬底210上设置隔离层220，然后刻蚀部分隔离层220以及部分衬底210，从而形成暴露有源区211的字线沟槽213。
示例性的，参见图1，半导体结构200可以包括栅介质层230和字线240，栅介质层230可以覆盖字线沟槽213的槽壁，栅介质层230可以覆盖字线沟槽213的槽底壁的至少部分和/或覆盖字线沟槽213的槽侧壁的至少部分。另一些示例中，栅介质层230还可以覆盖衬底210的顶部，例如，栅介质层230可以覆盖隔离层220的顶面。本申请实施例以栅介质层230覆盖字线沟槽213的槽壁和衬底210的顶部为例进行说明。
示例性的，字线240可以为埋入式字线，部分字线240可以用于形成晶体管的栅极，字线上的电压信号能够控制晶体管的打开或关闭。参见图1，字线240可以包括第一导电层241和第二导电层242，第一导电层241可以位于字线沟槽213中栅介质层230上，第二导电层242可以位于第一导电层241上，第一导电层241的功函数可以小于第二导电层242的功函数。如此设置，字线240采用第一导电层241和第二导电层242共同形成，且第二导电层242的功函数大于第一导电层241的功函数，相比于字线240仅由功函数较小的第一导电层241形成，本公开实施例的字线240还包括功函数较大的第二导电层242，从而可以提高字线240的功函数，以增大晶体管的阈值电压，从而提升晶体管的抗干扰能力和可靠性。另外，相比于采用单一的导电层形成字线240而使得字线240的功函数的调节受限，本公开实施例的采用第一导电层241和第二导电层242共同形成字线240，使得字线240的功函数可调节的范围较大，例如，可以通过调节第一导电层241和第二导电层242的比例，从而调节字线240的功函数的大小，以对晶体管的阈值电压的大小进行调节。
示例性的，第一导电层241的应力可以与第二导电层242的应力不同，例如，第一导电层241的应力可以大于第二导电层242的应力，或者，第一导电层241的应力可以小于第二导电层242的应力。相比于字线240仅由应力较大的导电层形成，本公开实施例的字线240还可以包括应力较小的导电层，从而可以缓解应力导致的字线240形变，降低对字线240和DRAM的性能的影响，提升产品良率。
示例性的，第一导电层241和/或第二导电层242的材料可以包括金属如钽、钛、镍、钴、铂、钨、钌、铱等，金属化合物(金属氮化物、金属氧化物等)如氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、钌氧化物、铱氧化物，半导体材料如硅、锗等中的至少一者。例如，第一导电层241的材料可以包括金属氮化物。第二导电层242的材料可以包括金属氮硅化物，可以通过在金属氮化物中掺杂比金属的功函数高的材料(例如，硅)来形成金属氮硅化物，以提高第二导电层242的功函数。
本申请实施例以第一导电层241为氮化钛和第二导电层242为氮硅化钛(TiSiN)为例进行说明。
第一导电层241的材料可以包括氮化钛。第二导电层242的材料可以包括氮硅化硅，可以通过在氮化钛中掺杂硅来形成氮硅化钛，硅的功函数可以为4.6eV，钛的功函数可以为4.33eV，硅的功函数大于钛的功函数，以使得氮硅化钛(TiSiN)的功函数大于氮化钛(TiN)的功函数，即第二导电层242的功函数大于第一导电层241的功函数，从而可以提高字线240的功函数，以增大晶体管的阈值电压，从而提升晶体管的抗干扰能力和可靠性。另外，氮硅化钛形成的第二导电层242的平整度和抗氧化能力较强。
参见图2，当TiSiN：Si的比例为40:1时，TiSiN功函数为4.38，当TiSiN：Si的比例为20:1时，TiSiN功函数为4.53，当TiSiN：Si的比例为10:1时，TiSiN功函数为4.58。由此可知，在TiSiN中，随着Si含量增大，TiSiN的功函数增大，即第二导电层242的功函数随着Si含量增大而增大，可以通过调节Si在TiSiN中的含量，以调节第二导电层242的功函数。
可以理解的是，由于在氮化钛中掺杂硅之后，会导致膜层的致密性降低，从而可以降低膜层的应力，从而使得氮硅化钛的应力小于氮化钛的应力，即第二导电层242的应力小于第一导电层241应力，以缓解应力导致的字线240形变，降低对字线240和DRAM的性能的影响，提升产品良率。另外，氮化钛中掺杂硅之后，会导致膜层的电阻率增加，即氮化钛的电阻率小于氮硅化钛的电阻率，即第一导电层241的电阻率小于第二导电层242的电阻率。本公开实施例通过先沉积第一导电层241，使得第一导电层241相比于第二导电层242更靠近有源区211的沟道结构，使得第一导电层241对晶体管的栅极控制能力影响更大，当第一导电层241的电阻率较小时，有利于改善晶体管的电性能。
示例性的，第一导电层241的厚度的范围可以为3nm-6nm，从而可避免第一导电层241的厚度过小，以避免第一导电层241的制备难度较大，还可以避免第一导电层241的厚度过大，以避免第一导电层241占字线240的比例过大而导致字线240的功函数较小。例如，第一导电层241的厚度可以为3nm、4nm、5nm、6nm或者介于3nm-6nm之间的任意数值。
示例性的，第二导电层242的厚度的范围可以为15nm-25nm，从而可避免第二导电层242的厚度过小，以避免第二导电层242占字线240的比例过小而导致字线240的功函数较小，还可以避免第二导电层242的厚度过大，以避免第二导电层242占字线240的比例过大而导致字线240的电阻率较大。例如，第二导电层242的厚度可以为15nm、17nm、19nm、21nm、23nm、25nm或者介于15nm-25nm之间的任意数值。
以下对本公开实施例提供的半导体结构200的制备方法进行说明。
该制备方法可以用于制备上述实施例中的半导体结构200。参见图3，该制备方法可以包括：
S100：提供衬底，衬底包括间隔设置的多个有源区，衬底中具有间隔排布的多个字线沟槽，字线沟槽暴露有源区。
参见图4，首先，提供衬底210。衬底210的材料可以包括半导体材料。衬底210可以为衬底210上的其他结构层提供支撑基础。
示例性的，衬底210中可以设置有隔离结构212和多个有源区211，多个有源区211间隔设置于衬底210中，隔离结构212可以用于隔离相邻两个有源区211。有源区211可以用于形成晶体管。
示例性的，参见图4，提供衬底210的过程中，可以包括，在衬底210上沉积隔离层220，然后，刻蚀部分隔离层220和部分衬底210，以在隔离层220和衬底210中形成多个字线沟槽213，字线沟槽213可以暴露出有源区211，保留的隔离层220可以对被其覆盖的衬底210形成保护。
示例性的，沉积工艺可以包括原子层沉积工艺(atomic layer deposition，简称ALD)、物理气相沉积工艺(physical vapor deposition，简称PVD)或化学气相沉积工艺(chemical vapor deposition，简称CVD)等。本公开实施例中的其他结构层也可以采用沉积的方式形成，不再赘述。本公开实施例中的刻蚀可以包括干法刻蚀，或者，湿法刻蚀。
S200：形成栅介质层、第一导电层和第二导电层，栅介质层覆盖字线沟槽的槽壁，第一导电层位于栅介质层上，第二导电层位于第一导电层上；其中，第一导电层的功函数小于第二导电层的功函数，第一导电层和第二导电层共同形成字线。
参见图1，形成字线沟槽213之后，可以包括：形成栅介质层230，栅介质层230可以覆盖字线沟槽213的槽壁，栅介质层230可以覆盖字线沟槽213的槽底壁的至少部分和/或覆盖字线沟槽213的槽侧壁的至少部分。另一些示例中，栅介质层230还可以覆盖衬底210的顶部，例如，栅介质层230可以覆盖隔离层220的顶面。本申请实施例以栅介质层230覆盖字线沟槽213的槽壁和衬底210的顶部为例进行说明。
例如，栅介质层230的材料可以为氧化物，栅介质层230可以采用氧化生长、沉积等方式形成。
参见图1，形成栅介质层230之后，可以包括形成第一导电层241和第二导电层242，第一导电层241可以至少位于字线沟槽213的栅介质层230上，第二导电层242可以位于第一导电层241上。其中，第一导电层241和第二导电层242可以共同用于形成目标结构层，例如，目标结构层可以为字线240。第一导电层241的功函数可以小于第二导电层242的功函数。如此设置，字线240采用第一导电层241和第二导电层242共同形成，且第二导电层242的功函数大于第一导电层241的功函数，相比于字线240仅由功函数较小的第一导电层241形成，本公开实施例的字线240还包括功函数较大的第二导电层242，从而可以提高字线240的功函数，以增大晶体管的阈值电压，从而提升晶体管的抗干扰能力和可靠性。另外，相比于采用单一的导电层形成字线240而使得字线240的功函数的调节受限，本公开实施例的采用第一导电层241和第二导电层242共同形成字线240，使得字线240的功函数可调节的范围较大，例如，可以通过调节第一导电层241和第二导电层242的比例，从而调节字线240的功函数的大小，以对晶体管的阈值电压的大小进行调节。
参见图5，形成第一导电层241和第二导电层242可以包括，在字线沟槽213的栅介质层230的表面和衬底210的顶部沉积第一导电材料层241a，在衬底210的顶部设置有栅介质层230的实施方式中，第一导电材料层241a可以覆盖字线沟槽213中的栅介质层230的表面和衬底210顶部的栅介质层230的顶面，例如，第一导电材料层241a可以并未填满字线沟槽213。然后，在第一导电材料层241a上沉积第二导电材料层242a，例如，第二导电材料层242a可以填满字线沟槽213，并覆盖第一导电材料层241a的顶面。然后，参见图1，去除部分厚度的第一导电材料层241a和部分厚度的第二导电材料层242a，保留的第一导电材料层241a可以形成第一导电层241，保留的第二导电材料层242a可以形成第二导电层242。例如，可以去除位于衬底210顶部的第一导电材料层241a和第二导电材料层242a。或者，可以去除位于衬底210顶部的第一导电材料层241a和第二导电材料层242a，以及位于字线沟槽213中的部分第一导电材料层241a和部分第二导电材料层242a。保留的字线240可以位于字线沟槽213中，以形成埋入式字线。
本申请实施例以第一导电材料层241a为氮化钛和第二导电材料层242a为氮硅化钛为例进行说明。
第一导电材料层241a的材料可以包括氮化钛。第二导电材料层242a的材料可以包括氮硅化钛，可以通过在氮化钛中掺杂硅来形成氮硅化钛，氮硅化钛的功函数大于氮化钛的功函数，以使得第二导电材料层242a的功函数大于第一导电材料层241a的功函数，即第二导电层242的功函数大于第一导电层241的功函数。
例如，沉积第一导电材料层241a和/或第二导电材料层242a的方法可以包括原子层沉积，原子层沉积具有较高的台阶覆盖率、优异的沉积均匀性、一致性和高度可控性。其中，沉积工艺可以在沉积腔室中进行，即可以将衬底210置于沉积腔室中，以在衬底210上沉积各种结构层。沉积氮化钛的工艺中，可以选择钛源(例如,四氯化钛TiCl4或者其他)和氮源(例如，氨气NH3或者其他)以共同形成氮化钛。沉积氮硅化钛的工艺中，可以选择钛源、氮源和硅源(例如，氢化硅SiH4或者其他)以共同形成氮硅化钛。
示例性的，沉积导电材料层(第一导电材料层241a和/或第二导电材料层242a)的沉积温度的范围可以为500℃-800℃，从而可以避免该沉积温度过低，避免钛源和氮源之间的反应不完全的程度较高，使得导电材料层中氯含量较低，以使导电材料层的电阻率较低，还可以避免该沉积温度过高，可以降低成本，降低高温对半导体结构200的其他结构层的影响。例如，该沉积温度可以为500℃、600℃、700℃、800℃或者介于500℃-800℃之间的任意数值。
以下对本公开实施例提供的沉积第一导电材料层241a进行说明。
参见图5和图6，沉积第一导电材料层241a(即ALD-TiN)可以包括，多次循环执行第一复合操作，第一复合操作可以包括：向沉积腔室提供第一金属源(即TiCl4)，以在字线沟槽213的栅介质层230和衬底210的顶部形成第一金属源层。然后，第一次排出(即purge1)沉积腔室中的气体，以避免沉积腔室中的气体对后续第一氮源与第一金属源层的反应造成不良影响。然后，向沉积腔室提供第一氮源(即NH3)，第一氮源可以与第一金属源层反应以形成第一导电材料层241a(即TiN)，然后，第二次排出(即purge2)沉积腔室中的气体，以避免沉积腔室中的气体对后续的第一复合操作造成不良影响。其中，提供第一金属源、第一次排出、提供第一氮源和第二次排出可以共同形成第一复合操作。
以下对本公开实施例提供的沉积第二导电材料层242a进行说明。
参见图5和图6，沉积第二导电材料层242a(即ALD-TiSiN)可以包括，多次循环执行第二复合操作，第二复合操作可以包括第一子复合操作和第二子复合操作。
示例性的，第一子复合操作可以包括，向沉积腔室提供第二金属源(即TiCl4)，以在第一导电材料层241a上形成第二金属源层。然后，第三次排出(即purge3)沉积腔室中的气体，以避免沉积腔室中的气体对后续第二氮源与第二金属源层反应造成不良影响。然后，向沉积腔室提供第二氮源(即NH3)，第二氮源与第二金属源层反应，以形成金属氮化物层(即TiN)。然后，第四次排出(即purge4)沉积腔室中的气体，以避免沉积腔室中的气体对后续的第一子复合操作或第二子复合操作造成不良影响。例如，提供第二金属源、第三次排出、提供第二氮源和第四次排出可以共同形成第一子复合操作。第二子复合操作可以包括，向沉积腔室提供硅源(即SiH4),以在金属氮化物层上形成硅源层。然后，第五次排出(即purge5)沉积腔室中的气体，以避免沉积腔室中的气体对后续第二氮源和硅源层的反应造成不良影响。然后，向沉积腔室提供第二氮源(即NH3)，第二氮源和硅源层反应，以形成氮化硅层(即SiN)。然后，第六次排出(即purge6)沉积腔室中的气体，以避免沉积腔室中的气体对后续的第一子复合操作或第二子复合操作造成不良影响。例如，提供硅源、第五次排出、提供第二氮源和第六次排出可以共同形成第二子复合操作。如此设置，第一子复合操作可以形成TiN，第二子复合操作可以形成SiN，从而交替形成TiN和SiN，在ALD的高温沉积环境中，TiN和SiN可以共同形成TiSiN，实现在TiN中掺杂Si，获得的TiSiN的功函数较大，从而使得第二导电材料层242a的功函数较大。
其中，多次循环执行第一复合操作、多次循环执行第一子复合操作和多次循环执行第二子复合操作均可以看成ALD。即通过ALD的方式得到TiN以及TiSiN，第一导电材料层241a和第二导电材料层242a均可以采用ALD形成，从而可以在同一沉积腔室中形成第一导电材料层241a和第二导电材料层242a，以简化制备工艺，降低制备成本。
可以理解的是，将提供第一金属源、提供第一氮源、提供第二金属源、提供第二氮源、提供硅源等反应气体的时间控制在合适的范围内，可以避免该时间过短，可以为沉积工艺提供充足的反应气体，有助于沉积工艺的实现，还可以避免该时间过长，有利于节约时间，提高生产效率。将上述多次排出(第一次排出至第六次排出)的时间控制在合适的范围内，可以避免该时间过短，从而可以充分排出沉积腔室中的多余气体，避免待排出的气体对后续的工艺造成影响，还可以避免该时间过长，有利于节约时间，提高生产效率。其中，可以通入N2以排出沉积腔室中的多余的气体。
示例性的，提供第一金属源和提供第二金属源的时间的范围可以为0.02s-0.08s，例如，提供第一金属源和提供第二金属源的时间可以为0.02s、0.04s、0.05s、0.08s或者介于0.02s-0.08s之间的任意数值。提供第一金属源和提供第二金属源的时间可以相同、或者，可以不同。
示例性的，第一次排出和第三次排出的时间的范围可以为0.1s-0.3s，例如，第一次排出和第三次排出的时间可以为0.1s、0.2s、0.3s或者介于0.1s-0.3s之间的任意数值。第一次排出和第三次排出的时间可以相同、或者，可以不同。
示例性的，提供第一氮源、提供第二氮源、第二次排出、第四次排出、第五次排出和第六次排出的时间的范围可以为0.2s-0.5s，例如，提供第一氮源、提供第二氮源、第二次排出、第四次排出、第五次排出和第六次排出的时间可以为0.2s、0.3s、0.4s、0.5s或者介于0.2s-0.5s之间的任意数值。提供第一氮源、提供第二氮源、第二次排出、第四次排出、第五次排出和第六次排出中的任意两者的时间可以相同、或者，可以不同。
示例性的，提供硅源的时间的范围可以为0.3s-0.7s，例如，提供硅源的时间可以为0.3s、0.4s、0.5s、0.6s、0.7s或者介于0.3s-0.7s之间的任意数值。
可以理解的是，将提供第一金属源、提供第一氮源、提供第二金属源、提供第二氮源、提供硅源等反应气体的气体流量控制在合适的范围内，可以避免该气体流量过小，有助于加快沉积工艺的速度，还可以避免该气体流量过大，以避免对气体造成浪费。将上述多次排出(第一次排出至第六次排出)的气体流量控制在合适的范围内，可以避免该气体流量过小，可以较快的排出气体，使得排出的效率较高，还可以避免该气体流量过大，有利于降低排出时的能耗。
示例性的，提供第一金属源和提供第二金属源的气体流量的范围为80sccm-150sccm。例如，提供第一金属源和提供第二金属源的气体流量可以为80sccm、100sccm、120sccm、150sccm或者介于80sccm-150sccm之间的任意数值。提供第一金属源和提供第二金属源的气体流量可以相同、或者，可以不同。
示例性的，提供第一氮源、提供第二氮源、第一次排出、第二次排出、第三次排出、第四次排出、第五次排出和第六次排出的气体流量的范围可以为3000sccm-5000sccm，例如，提供第一氮源、提供第二氮源、第一次排出、第二次排出、第三次排出、第四次排出、第五次排出和第六次排出的气体流量可以为3000sccm、3500sccm、4000sccm、4500sccm、5000sccm或者介于3000sccm-5000sccm之间的任意数值。提供第一氮源、提供第二氮源、第一次排出、第二次排出、第三次排出、第四次排出、第五次排出和第六次排出中的任意两者的气体流量可以相同、或者，可以不同。
示例性的，提供硅源的气体流量的范围可以为20sccm-100sccm，例如，提供硅源的气体流量可以为20sccm、40sccm、60sccm、80sccm、100sccm或者介于20sccm-100sccm之间的任意数值。
示例性的，沉积第一导电材料层241a和沉积第二导电材料层242a的沉积压力的范围可以为5torr-6torr，如此设置，可以将沉积压力维持于较低的状态，可以避免气压过大导致对膜层质量的不良影响。例如，沉积第一导电材料层241a和沉积第二导电材料层242a的沉积压力可以为5torr、5.5torr、6torr或者介于5torr-6torr之间的任意数值。沉积第一导电材料层241a和沉积第二导电材料层242a的沉积压力可以相同，或者，可以不同。
示例性的，第一复合操作的循环次数的范围可以为100次-200次，从而使得第一导电材料层241a的厚度处于所需的厚度范围内。例如，第一复合操作的循环次数可以为100次、120次、150次、200次或者介于100次-200次之间的任意数值。
示例性的，第二复合操作的循环次数的范围可以为10次-20次，从而使得第二导电材料层242a的厚度处于所需的厚度范围内。例如，第二复合操作的循环次数可以为10次、15次、20次或者介于10次-20次之间的任意数值。
示例性的，第一子复合操作的循环次数与第二子复合操作的循环次数的比例的范围可以为10：1-20：1，从而可以使得第二导电层242中的硅含量处于所需的范围内，以兼顾第二导电层242的电阻率较低和功函数较高。例如，第一子复合操作的循环次数与第二子复合操作的循环次数的比例可以为10：1、15：1、20：1或者介于10：1-20：1之间的任意数值。
这里需要说明的是，本公开实施例涉及的数值和数值范围为近似值，受制造工艺的影响，可能会存在一定范围的误差，这部分误差本领域技术人员可以认为忽略不计。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
Claims (10)
1.一种半导体结构，其特征在于，包括：衬底、栅介质层和字线，所述衬底包括间隔设置的多个有源区，所述衬底中具有间隔排布的多个字线沟槽，所述字线沟槽暴露所述有源区；
所述栅介质层覆盖所述字线沟槽的槽壁，所述字线包括第一导电层和第二导电层，所述第一导电层位于所述栅介质层上，所述第二导电层位于所述第一导电层上，所述第一导电层的功函数小于所述第二导电层的功函数。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一导电层的材料包括金属氮化物；
和/或，所述第二导电层的材料包括金属氮硅化物。
3.根据权利要求1或2所述的半导体结构，其特征在于，所述第一导电层的厚度的范围为3nm-6nm；
和/或，所述第二导电层的厚度的范围为15nm-25nm。
4.根据权利要求1或2所述的半导体结构，其特征在于，所述第一导电层的应力与所述第二导电层的应力不同。
5.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，所述衬底包括间隔设置的多个有源区，所述衬底中具有间隔排布的多个字线沟槽，所述字线沟槽暴露所述有源区；
形成栅介质层、第一导电层和第二导电层，所述栅介质层覆盖所述字线沟槽的槽壁，所述第一导电层位于所述栅介质层上，所述第二导电层位于所述第一导电层上；
其中，所述第一导电层的功函数小于所述第二导电层的功函数，所述第一导电层和所述第二导电层共同形成字线。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，
形成所述第一导电层和所述第二导电层包括：
沉积第一导电材料层，所述第一导电材料层覆盖位于所述字线沟槽的所述栅介质层和所述衬底的顶部；
沉积第二导电材料层，所述第二导电材料层位于所述第一导电材料层上，所述第二导电材料层填满所述字线沟槽；
去除部分厚度的所述第一导电材料层和部分厚度的所述第二导电材料层，保留的所述第一导电材料层形成所述第一导电层，保留的所述第二导电材料层形成所述第二导电层。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述沉积包括原子层沉积。
8.根据权利要求6或7所述的半导体结构的制备方法，其特征在于，形成所述第一导电层和所述第二导电层之前，包括：将所述衬底置于沉积腔室中；
沉积所述第一导电材料层包括，多次循环执行第一复合操作，所述第一复合操作包括：
向所述沉积腔室提供第一金属源，以在所述字线沟槽的所述栅介质层和所述衬底的顶部形成第一金属源层；
第一次排出所述沉积腔室中的气体；
向所述沉积腔室提供第一氮源，所述第一氮源与所述第一金属源层反应，以形成所述第一导电材料层；
第二次排出所述沉积腔室中的气体。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，
沉积所述第二导电材料层包括，多次循环执行第二复合操作，所述第二复合操作包括第一子复合操作和第二子复合操作；
所述第一子复合操作包括：
向所述沉积腔室提供第二金属源，以在所述第一导电材料层上形成第二金属源层；
第三次排出所述沉积腔室中的气体；
向所述沉积腔室提供第二氮源，所述第二氮源与所述第二金属源层反应，以形成金属氮化物层；
第四次排出所述沉积腔室中的气体；
所述第二子复合操作包括：
向所述沉积腔室提供硅源,以在所述金属氮化物层上形成硅源层；
第五次排出所述沉积腔室中的气体；
向所述沉积腔室提供所述第二氮源，所述第二氮源和所述硅源层反应，以形成氮化硅层；
第六次排出所述沉积腔室中的气体。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，
提供所述第一金属源和提供所述第二金属源的时间的范围为0.02s-0.08s；
和/或，所述第一次排出和所述第三次排出的时间的范围为0.1s-0.3s；
和/或，提供所述第一氮源、提供所述第二氮源、所述第二次排出、所述第四次排出、所述第五次排出和所述第六次排出的时间的范围为0.2s-0.5s；
和/或，提供所述硅源的时间的范围为0.3s-0.7s；
和/或，提供所述第一金属源和提供所述第二金属源的气体流量的范围为80sccm-150sccm；
和/或，提供所述第一氮源、提供所述第二氮源、所述第一次排出、所述第二次排出、所述第三次排出、所述第四次排出、所述第五次排出和所述第六次排出的气体流量的范围为3000sccm-5000sccm；
和/或，提供所述硅源的气体流量的范围为20sccm-100sccm；
和/或，所述沉积的沉积压力的范围为5torr-6torr；
和/或，所述第一复合操作的循环次数的范围为100次-200次；
和/或，所述第二复合操作的循环次数的范围为10次-20次；
和/或，所述第一子复合操作的循环次数与所述第二子复合操作的循环次数的比例的范围为10：1-20：1。
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