CN113552792A - 基于传输线相位对冲量化的超高速时间编码器及编码方法 - Google Patents

基于传输线相位对冲量化的超高速时间编码器及编码方法 Download PDF

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CN113552792A CN202110639532.XA CN202110639532A CN113552792A CN 113552792 A CN113552792 A CN 113552792A CN 202110639532 A CN202110639532 A CN 202110639532A CN 113552792 A CN113552792 A CN 113552792A
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Abstract

本发明提供的一种于传输线相位对冲量化的超高速时间编码器及编码方法，通过设计延迟基准传输线作为延迟基准，将一对固定时钟信号的频率设置为采样保持频率的两倍。将TCD输出时间差ΔT通过放电通路控制在0～π/f_tline范围内，从而当时间差ΔT小于传输线上相邻输出口TAP之间的行波传输时间，则相位差检测输出则为全0数字码，而当时间差ΔT等于π/f_tline，则两次相位差检测电路输入相差180°，故输出为全1数字码。利用采样时钟和基准时钟传输方向相反，再用对应的端口进行编码从而降低功耗，避免时钟间的不匹配造成的有效位数降低，从而实现以传输线相位对冲量化的TDC量化编码方式。

Description

基于传输线相位对冲量化的超高速时间编码器及编码方法
技术领域
本发明属于模数转换器技术领域，具体涉及一种基于传输线相位对冲量化的超高速时间编码器及编码方法。
背景技术
超高速时间域模数转换器，其主要由电压-时间转换器(Voltage TimeConvertor,VTC)，和时间-数字编码器(Time Digital Convertor，TDC)组成。VTC由采样保持电路、电压脉宽转换电路以及阈值检测电路构成。TDC只要由传输线量化器以及数字转码电路构成。
参考图1所示，图1为传统TDC中的传输线量化器与数字转码电路的连接关系图，图1中传输线量化器由延时为t0的反相器延时链、延时为t1的反相器延时链以及N个触发器组成的量化单元构成，利用反相器延时或不同反相器延时差为基准源进行时间域上的量化编码。但这类结构中基准源易受外界环境、工艺和电压影响导致基准源产生延迟偏差。延迟偏差会影响整体系统性能，同时反相器链的延时限制了整体TDC的采样速率。
在上述基础上可以设计合理的传输线的行波量化方案，以提高该过程采用传输线上的波速和相隔等长距离得到的延时为基准源进行时间域的量化，由于行波量化分案采用采样时钟传输线传输时钟信号，每个量化单元接收的时钟信号之间存在偏差，并且采样时钟传输线功耗较高。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种基于传输线相位对冲量化的超高速时间编码器及编码方法。本发明要解决的技术问题通过以下技术方案实现：
第一方面，本发明提供的一种基于传输线相位对冲量化的超高速时间编码器，超高速时间编码器与时间转换器相连，包括：时钟驱动电路、两个阻抗匹配单元、采样时钟传输线、延迟基准传输线、多个延时量化单元以及数字编码电路；
时钟驱动电路输入端接入一对固定时钟信号，时钟驱动电路的输出端与延迟基准传输线一端相连，延迟基准传输线的另一端与一个阻抗匹配单元相连，采样时钟传输线接入时间转换器输出的VTC输出的第一输出信号TCD_OUTP和第二输出信号TCD_OUTN，输出端连接每一个延迟量化，时钟驱动电路输出一对延迟时钟信号，
其中，一对延迟时钟信号为第一延迟时钟信号CLK_P及第二延迟时钟信号CLK_M；
采样时钟传输线，将VTC输出的第一输出信号TCD_OUTP和第二输出信号TCD_OUTN的上升沿传输至多个延迟量化单元；
每个延迟量化单元，在第一延迟基准传输线传输的第一延迟时钟信号CLK_P到来时，对第一输出信号TCD_OUTP和第二输出信号TCD_OUTN进行第一次采样，并在第二延迟基准传输线传输的第二延迟时钟信号CLK_M到来时，对第一输出信号TCD_OUTP和第二输出信号TCD_OUTN进行第二次采样，并输出至数字编码电路；
其中，延迟基准传输线包括内部结构相同的第一延迟基准传输线以及第二延迟基准传输线，采样时钟传输线包括：内部结构相同的第一采样传输线以及第二采样传输线，延迟基准传输线与采样时钟传输线的内部结构以及材质相同，第一延迟基准传输线与第二延迟基准传输线之间的第一间距、每个延迟基准传输线的内部金属层与屏蔽层之间的第二间距、延迟基准传输线的线宽与时间差ΔT呈正相关，时间差ΔT为第一输出信号TCD_OUTP和第二输出信号TCD_OUTN之间的时间差；
数字编码电路，对每个延迟量化单元的输出进行对应编码，转换为二进制编码进行输出。
可选的，时钟驱动电路包括两个晶体管、两个电阻以及一个电流源，每个晶体管的漏极分别连接一个电阻，两个电阻未连接晶体管一端连接在一起接入电压VDD，两个晶体管的源极连接在一起后接入电流源的正端，电流源的负端接入电源地，每个晶体管的栅极各自接入一个固定时钟信号，每个晶体管的漏极各自的输出连接一根延迟基准传输线上。
可选的，每个阻抗匹配单元包括两个可调电阻，每个可调电阻一端连接一根传输线，另一端接入电源地。
可选的，每个延迟量化单元包括两个D触发器以及一个异或门，其中一个D触发器的时钟端连接第一采样传输线传输的第一输出信号TCD_OUTP中的时钟信号，另一个D触发器的时钟端连接第二采样传输线传输的第二输出信号TCD_OUTP中的时钟信号，两个D触发器的数据端同时连接第一时钟差分传输线以及第二时钟差分传输线，两个D触发器的输出端接入异或门，异或门的输出接入数字编码单元。
可选的，数字编码电路，对每个延迟量化单元的输出进行异或，得到二进制编码进行输出。
可选的，固定时钟信号的频率设置为采样保持时钟的频率的两倍。
第二方面，本发明提供的一种基于传输线相位对冲量化的编码方法，使用第一方面的超高速时间编码器，编码方法包括：
基于时间转换器输出的VTC输出的第一输出信号TCD_OUTP和第二输出信号TCD_OUTN之间的时间差ΔT，确定延迟基准传输线以及采样时钟传输线的参数；
其中，延迟基准传输线包括内部结构相同的第一延迟基准传输线以及第二延迟基准传输线，采样时钟传输线包括：内部结构相同的第一采样传输线以及第二采样传输线，参数包括：第一延迟基准传输线与第二延迟基准传输线之间的第一间距、每个延迟基准传输线的内部金属层与屏蔽层之间的第二间距以及延迟基准传输线的线宽，采样时钟传输线的参数与延迟基准传输线的参数相同；
在参数确定后的延迟基准传输线传输延迟时钟信号时，获得每个延迟量化单元，在第一延迟基准传输线传输的第一延迟时钟信号CLK_P到来时，对采样时钟传输线传输的第一输出信号TCD_OUTP和第二输出信号TCD_OUTN进行第一次采样，并在第二延迟基准传输线传输的第二延迟时钟信号CLK_M到来时，对第一输出信号TCD_OUTP和第二输出信号TCD_OUTN进行第二次采样，数字编码电路对每个延迟量化单元的输出进行对应编码，转换为二进制编码输出的结果。
可选的，基于时间转换器输出的VTC输出的第一输出信号TCD_OUTP和第二输出信号TCD_OUTN之间的时间差ΔT，确定延迟基准传输线以及采样时钟传输线的参数包括：
基于时间转换器输出的VTC输出的第一输出信号TCD_OUTP和第二输出信号TCD_OUTN之间的时间差ΔT；
在时间差ΔT中确定最大值；
基于最大值、超高速时间编码器的精度，确定每个延迟基准传输线上连接相邻延迟量化单元端口的传输时延；
基于传输时延，确定延迟基准传输线以及采样时钟传输线的参数。
可选的，数字编码电路，对每个延迟量化单元的输出进行异或，得到二进制编码进行输出。
相比于现有技术，本发明可以实现下述至少一项有益效果：
1、本发明设计的延迟基准传输线行波的相速在固定频率下保持稳定，且相较于传统反相器的延时作为基准的TDC，本发明不易受工艺，温度和外界环境影响。
2、本发明的低损传输线和可编程阻抗匹配电阻网络组成，使得传输线上波形以行波进行传输且无反射波叠加。从而使得在同一时间，第一个延迟量化单元输出与最后一个延迟量化单元相差180°相位。
3、本发明将固定时钟信号的频率设置为采样保持频率的两倍，本发明的超高速时间编码器将TCD输出两个上升沿TCD_OUTP和TCD_OUTN之间的时间差ΔT通过放电通路控制在0～π/f_tline范围内，从而当时间差ΔT小于传输线上相邻输出口TAP之间的行波传输时间，则相位差检测输出则为全0数字码，而当时间差ΔT等于π/f_tline，则两次相位差检测电路输入相差180°，故输出为全1数字码，其中输出数字码1的数量和时间差ΔT的差值成线性正比，从而实现以传输线延时为基准的TDC量化编码方式。
4、本发明中的采样时钟和基准时钟传输方向相反，使用对应的端口进行编码，免除同一时刻采样所需求的时钟树降低功耗，同时可以避免时钟间的不匹配造成的有效位数降低。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的传统TDC中的传输线量化器与数字转码电路的连接关系图；
图2是本发明实施例提供的超高速时间域模数转换器的结构图；
图3是本发明实施例提供的一种基于传输线相位对冲量化的超高速时间编码器的结构示意图；
图4a是本发明实施例提供的延迟量化单元的内部结构示意图；
图4b是本发明实施例提供的时钟驱动电路的内部结构示意图；
图5是本发明实施例提供的延迟基准传输线以及采样时钟传输线的截面以及俯视图；
图6是本发明实施例提供的VTC中电容CAP_P的上极板电压和，电容的CAP_N的电容上极板的电压变化示意图；
图7是本发明实施例提供的延迟基准传输线中波形传输示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
结合图2以及图3，本发明提供的一种基于传输线相位对冲量化的超高速时间编码器，超高速时间编码器与时间转换器相连，包括：时钟驱动电路、两个阻抗匹配单元、采样时钟传输线、延迟基准传输线、多个延时量化单元以及数字编码电路；
时钟驱动电路输入端接入一对固定时钟信号，时钟驱动电路的输出端与延迟基准传输线一端相连，延迟基准传输线的另一端与一个阻抗匹配单元相连，采样时钟传输线接入时间转换器输出的VTC输出的第一输出信号TCD_OUTP和第二输出信号TCD_OUTN，输出端连接每一个延迟量化单元，延迟量化单元的每一个输出端连接至数字编码电路；
参考图4b，时钟驱动电路包括两个晶体管、两个电阻以及一个电流源，每个晶体管的漏极分别连接一个电阻，两个电阻未连接晶体管一端连接在一起接入电压VDD，两个晶体管的源极连接在一起后接入电流源的正端，电流源的负端接入电源地，每个晶体管的栅极各自接入一对固定时钟信号，每个晶体管的漏极各自的输出连接一根延迟基准传输线上。
其中，一对固定时钟信号为第一时钟信号CLK_TLINEP，以及第二时钟信号CLK_TLINEM，一对固定时钟信号形成差分，固定时钟信号CLK_TLINE的频率f_tline设置为采样保持时钟CLK_SH的频率f_sh的两倍。固定时钟信号是频率以及幅值保持不变的时钟信号。一对延迟时钟信号为第一延迟时钟信号CLK_P及第二延迟时钟信号CLK_M。
采样时钟传输线，将VTC输出的第一输出信号TCD_OUTP和第二输出信号TCD_OUTN的上升沿传输至多个延迟量化单元；
每个延迟量化单元，在第一延迟基准传输线传输的第一延迟时钟信号CLK_P到来时，对第一输出信号TCD_OUTP和第二输出信号TCD_OUTN进行第一次采样，并在第二延迟基准传输线传输的第二延迟时钟信号CLK_M到来时，对第一输出信号TCD_OUTP和第二输出信号TCD_OUTN进行第二次采样，并输出至数字编码电路；
其中，延迟基准传输线包括内部结构相同的第一延迟基准传输线以及第二延迟基准传输线，采样时钟传输线包括：内部结构相同的第一采样传输线以及第二采样传输线，延迟基准传输线与采样时钟传输线的内部结构以及材质相同，第一延迟基准传输线与第二延迟基准传输线之间的第一间距、每个延迟基准传输线的内部金属层与屏蔽层之间的第二间距、延迟基准传输线的线宽与时间差ΔT呈正相关，时间差ΔT为第一输出信号TCD_OUTP和第二输出信号TCD_OUTN之间的时间差。延迟量化单元的个数由超高速时间编码器的精度决定。
示例性的，当TDC的精度为8位精度时，其延迟量化单元的个数为128个。
其中，数字编码电路可以对每个延迟量化单元的输出进行对应编码，转换为二进制编码输出的结果。
结合图2以及图3，本发明中运用传统VTC模块将模拟电压域输入信号转换为具有延时差的时间域信号。该过程分为三个阶段，第一阶段为：采样保持电路，将输入的模拟域差分输入信号根据采样时钟CLK_SH进行采样，将信号Vin+和Vin-(其中定义Vin+和Vin-之间的电压差值为ΔV)分别保存于CAP_P和CAP_N，使得电容器件CAP_P和CAP_N的上极电压值V+和V-等于模拟输入电压VIP和VIN；第二阶段为：电流镜(IDC_P和IDC_N)组成的放电支路对CAP_P和CAP_N进行线性放电，使V+和V-在时钟CLK_VTC高电平期间线性下降；第三阶段为：阈值检测电路对电压V+和V-进行过阈值检测，产生有时间差ΔT的两个上升沿TCD_OUTP和TCD_OUTN，其中由于电容线性放电，故时间差ΔT与输入电压差ΔV成线性比例关系。
参考图3，延迟基准传输线中自上而下，上面的传输线为第一延迟基准传输线，下面的为第二延迟基准传输线，采样时钟传输线中自上而下，上面的为第一采样传输线，下面的为第二采样传输线。
本发明的TDC模块主要由时钟驱动电路、阻抗匹配单元、延迟基准传输线、多个延时量化单元、采样时钟传输线以及数字编码电路组成。依据VTC输出信号TCD_OUTP和TCD_OUTN之间的时间差ΔT，本发明设计相匹配的延迟基准传输线，用于传输基准延迟，同时设计采样时钟传输线传输采样时钟，使得延迟量化单元对比传输线中的基准延时进行量化，输出对应的数字码，再由数字编码电路转化为二进制进行输出。
参考图4a中的延迟量化单元，每个延迟量化单元包括两个D触发器以及一个异或门，其中一个D触发器的时钟端连接第一采样传输线传输的第一输出信号TCD_OUTP中的时钟信号，另一个D触发器的时钟端连接第二采样时钟线传输的第二输出信号TCD_OUTP中的时钟信号，两个D触发器的数据端同时连接第一时钟差分传输线以及第二时钟差分传输线，两个D触发器的输出端接入异或门，异或门的输出接入数字编码单元。
参考图5，在图5左侧为延迟基准传输线的横切面，右侧为延迟基准传输线的内部俯视图，时钟线的最外侧为屏蔽层(防护层shieid)内侧为金属层，第一延迟基准传输线与第二延迟基准传输线之间的第一间距、每个延迟基准传输线的内部金属层与屏蔽层之间的第二间距、延迟基准传输线的线宽与时间差ΔT呈正相关，时间差ΔT为第一输出信号TCD_OUTP和第二输出信号TCD_OUTN之间的时间差；
其中，假定第一延迟基准传输线Spine_clkp和第二延迟基准传输线Spine_clkm之间的第一距离，转化为寄生电容C1，寄生电感为L1。每个延迟基准传输线内部防护层与金属层之间第二距离转换为寄生电容C2，将线宽转化为寄生电容C3，由上述可知无损传输线中波速计算如下：
Figure BDA0003106719820000091
假定第一延迟基准传输线的第Tap_p<n>端口和Tap_p<n+1>端口之间传输线距离为L_tline，所以可以计算两个TAP口之间传输延时为：
Figure BDA0003106719820000101
差分输入信号经采样保持电路后，则电容CAP_P的上极板电压为Vip，电容的CAP_N的电容上极板的电压为Vin，在CLK_VTC使能后，电流源IDC_P和IDC_N对电容CAP_P和电容CAP_N分别进行均匀放电，其中电流源IDC_P和IDC_N为idc。所以电容极板电压变化如图6所示，当电压下降到阈值，检测电路的阈值点V_th，产生TCD_OUTP和TCD_OUTM两个脉冲信号，
其中第一输出信号TCD_OUTP)和第二输出信号TCD_OUTN)之间的时间差ΔT为：
Figure BDA0003106719820000102
maxΔT＝2a-1·t_delay
由此，a是TDC的精度，当ΔT最大时，输入VIP和VIN的差值最大，求解第一距离、第二距离以及线宽，采样时钟传输线与延迟基准传输线结构以及材质相同，因此可以得到采样时钟传输线的参数。
参考图7，其中对于延迟基准传输线中波形传输如图7所示，时间差为ΔT的两个TCD_OUTP和TCD_OUTN上升沿由采样时钟传输线运输至128个相位差延迟量化单元PD作为两次采样时钟输入；延迟量化单元根据两次采样的相位差进行数字编码。
由于基准时钟源和采样时钟传输的无源传输线物理实现一致，所以两者在传输线上的波速一致。由于传输线设计为半波长传输线，以8输出端口为例，假定T＝0时刻，传输线各个端口输出全为1如图7所示，即{Tap<0>,Tap<1>,…,Tap<6>,Tap<7>}＝{11…11}，而在传输线时钟半个周期后t＝Ttline/2，半波长传输线各端口输出全为0，即{Tap<0>,Tap<1>,…,Tap<6>,Tap<7>}＝{00…00}，而采样时钟传输与基准时钟传输方向相反且波速一致，所以如果CLK_OUTP在T＝1ΔT时刻注入则输出数字码为00001111，其次CLK_OUTM在T＝3ΔT时刻注入则输出数字码为10000111，故两者进行异或逻辑处理后为10001000，其中1的个数即为量化后的延时差。
本发明提供的一种于传输线相位对冲量化的超高速时间编码器，通过设计延迟基准传输线作为延迟基准，将一对固定时钟信号的频率设置为采样保持频率的两倍。将TCD输出两个上升沿TCD_OUTP和TCD_OUTN之间的时间差ΔT通过放电通路控制在0～π/f_tline范围内，从而当时间差ΔT小于传输线上相邻输出口TAP之间的行波传输时间，则相位差检测输出则为全0数字码，而当时间差ΔT等于π/f_tline，则两次相位差检测电路输入相差180°，故输出为全1数字码，其中输出数字码1的数量和时间差ΔT的差值成线性正比。利用采样时钟和基准时钟传输方向相反，再用对应的端口进行编码，免除同一时刻采样所需求的时钟树，从而降低功耗，避免时钟间的不匹配造成的有效位数降低，从而实现以传输线相位对冲量化的TDC量化编码方式。
实施例二
本发明提供的一种基于传输线相位对冲量化的编码方法，使用实施例一的超高速时间编码器，编码方法包括：
步骤一：基于时间转换器输出的VTC输出的第一输出信号TCD_OUTP和第二输出信号TCD_OUTN之间的时间差ΔT，确定延迟基准传输线以及采样时钟传输线的参数；
其中，延迟基准传输线包括内部结构相同的第一延迟基准传输线以及第二延迟基准传输线，采样时钟传输线包括：内部结构相同的第一采样传输线以及第二采样传输线，参数包括：第一延迟基准传输线与第二延迟基准传输线之间的第一间距、每个延迟基准传输线的内部金属层与屏蔽层之间的第二间距以及延迟基准传输线的线宽，采样时钟传输线的参数与延迟基准传输线的参数相同；
步骤二：在参数确定后的延迟基准传输线传输延迟时钟信号时，获得每个延迟量化单元，在第一延迟基准传输线传输的第一延迟时钟信号CLK_P到来时，对采样时钟传输线传输的第一输出信号TCD_OUTP和第二输出信号TCD_OUTN进行第一次采样，并在第二延迟基准传输线传输的第二延迟时钟信号CLK_M到来时，对第一输出信号TCD_OUTP和第二输出信号TCD_OUTN进行第二次采样，数字编码电路对每个延迟量化单元的输出进行对应编码，转换为二进制编码输出的结果。
基于时间转换器输出的VTC输出的第一输出信号TCD_OUTP和第二输出信号TCD_OUTN之间的时间差ΔT，确定延迟基准传输线以及采样时钟传输线的参数包括：
步骤一：基于时间转换器输出的VTC输出的第一输出信号TCD_OUTP和第二输出信号TCD_OUTN之间的时间差ΔT；
步骤二：在时间差ΔT中确定最大值；
步骤三：基于最大值、超高速时间编码器的精度，确定每个延迟基准传输线上连接相邻延迟量化单元端口的传输时延；
步骤四：基于传输时延，确定延迟基准传输线以及采样时钟传输线的参数。
其中，假定第一延迟基准传输线Spine_clkp和第二延迟基准传输线Spine_clkm之间的第一距离，转化为寄生电容C1，寄生电感为L1。每个延迟基准传输线内部防护层与金属层之间第二距离转换为寄生电容C2，将线宽转化为寄生电容C3，由上述可知无损传输线中波速计算如下：
Figure BDA0003106719820000131
假定第一延迟基准传输线的第Tap_p<n>端口和Tap_p<n+1>端口之间传输线距离为L_tline，所以可以计算两个TAP口之间传输延时为：
Figure BDA0003106719820000132
差分输入信号经采样保持电路后，则电容CAP_P的上极板电压为Vip，电容的CAP_N的电容上极板的电压为Vin，在CLK_VTC使能后，电流源IDC_P和IDC_N对电容CAP_P和电容CAP_N分别进行均匀放电，其中电流源IDC_P和IDC_N为idc。所以电容极板电压变化如图7所示，当电压下降到阈值，检测电路的阈值点V_th，产生TCD_OUTP和TCD_OUTM两个脉冲信号，
其中第一输出信号TCD_OUTP和第二输出信号TCD_OUTN之间的时间差ΔT为：
Figure BDA0003106719820000133
maxΔT＝2a-1·t_delay
由此，a是TDC的精度，当ΔT最大时，输入VIP和VIN的差值最大，求解第一距离、第二距离以及线宽。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (9)

1.一种基于传输线相位对冲量化的超高速时间编码器，所述超高速时间编码器与时间转换器相连，其特征在于，包括：时钟驱动电路、两个阻抗匹配单元、采样时钟传输线、延迟基准传输线、多个延时量化单元以及数字编码电路；
所述时钟驱动电路输入端接入一对固定时钟信号，所述时钟驱动电路的输出端与所述延迟基准传输线一端相连，所述延迟基准传输线的另一端与一个阻抗匹配单元相连，所述采样时钟传输线接入所述时间转换器输出的VTC输出的第一输出信号(TCD_OUTP)和第二输出信号(TCD_OUTN)，输出端连接每一个延迟量化，所述时钟驱动电路输出一对延迟时钟信号，
其中，一对延迟时钟信号为第一延迟时钟信号(CLK_P)及第二延迟时钟信号(CLK_M)；
所述采样时钟传输线，将VTC输出的第一输出信号(TCD_OUTP)和第二输出信号(TCD_OUTN)的上升沿传输至多个延迟量化单元；
每个延迟量化单元，在第一延迟基准传输线传输的第一延迟时钟信号(CLK_P)到来时，对第一输出信号(TCD_OUTP)和第二输出信号(TCD_OUTN)进行第一次采样，并在第二延迟基准传输线传输的第二延迟时钟信号(CLK_M)到来时，对第一输出信号(TCD_OUTP)和第二输出信号(TCD_OUTN)进行第二次采样，并输出至数字编码电路；
其中，延迟基准传输线包括内部结构相同的第一延迟基准传输线以及第二延迟基准传输线，所述采样时钟传输线包括：内部结构相同的第一采样传输线以及第二采样传输线，所述延迟基准传输线与所述采样时钟传输线的内部结构以及材质相同，第一延迟基准传输线与第二延迟基准传输线之间的第一间距、每个延迟基准传输线的内部金属层与屏蔽层之间的第二间距、延迟基准传输线的线宽与时间差ΔT呈正相关，所述时间差ΔT为第一输出信号(TCD_OUTP)和第二输出信号(TCD_OUTN)之间的时间差；
所述数字编码电路，对每个延迟量化单元的输出进行对应编码，转换为二进制编码进行输出。
2.根据权利要求1所述的超高速时间编码器，其特征在于，所述时钟驱动电路包括两个晶体管、两个电阻以及一个电流源，每个晶体管的漏极分别连接一个电阻，两个电阻未连接晶体管一端连接在一起接入电压(VDD)，两个晶体管的源极连接在一起后接入电流源的正端，电流源的负端接入电源地，每个晶体管的栅极各自接入一个固定时钟信号，每个晶体管的漏极各自的输出连接一根延迟基准传输线上。
3.根据权利要求1所述的超高速时间编码器，其特征在于，每个阻抗匹配单元包括两个可调电阻，每个可调电阻一端连接一根传输线，另一端接入电源地。
4.根据权利要求1所述的超高速时间编码器，其特征在于，每个延迟量化单元包括两个D触发器以及一个异或门，其中一个D触发器的时钟端连接第一采样传输线传输的第一输出信号(TCD_OUTP)中的时钟信号，另一个D触发器的时钟端连接第二采样传输线传输的第二输出信号(TCD_OUTP)中的时钟信号，两个D触发器的数据端同时连接第一时钟差分传输线以及第二时钟差分传输线，两个D触发器的输出端接入异或门，异或门的输出接入数字编码单元。
5.根据权利要求1所述的超高速时间编码器，其特征在于，所述数字编码电路，对每个延迟量化单元的输出进行异或，得到二进制编码进行输出。
6.根据权利要求1所述的超高速时间编码器，其特征在于，固定时钟信号的频率设置为采样保持时钟的频率的两倍。
7.一种基于传输线相位对冲量化的编码方法，使用权利要求1至4任一项所述的超高速时间编码器，其特征在于，所述编码方法包括：
基于时间转换器输出的VTC输出的第一输出信号(TCD_OUTP)和第二输出信号(TCD_OUTN)之间的时间差ΔT，确定延迟基准传输线以及采样时钟传输线的参数；
其中，延迟基准传输线包括内部结构相同的第一延迟基准传输线以及第二延迟基准传输线，所述采样时钟传输线包括：内部结构相同的第一采样传输线以及第二采样传输线，所述参数包括：第一延迟基准传输线与第二延迟基准传输线之间的第一间距、每个延迟基准传输线的内部金属层与屏蔽层之间的第二间距以及延迟基准传输线的线宽，所述采样时钟传输线的参数与所述延迟基准传输线的参数相同；
在参数确定后的所述延迟基准传输线传输延迟时钟信号时，获得每个延迟量化单元，在第一延迟基准传输线传输的第一延迟时钟信号(CLK_P)到来时，对所述采样时钟传输线传输的第一输出信号(TCD_OUTP)和第二输出信号(TCD_OUTN)进行第一次采样，并在第二延迟基准传输线传输的第二延迟时钟信号(CLK_M)到来时，对第一输出信号(TCD_OUTP)和第二输出信号(TCD_OUTN)进行第二次采样，所述数字编码电路对每个延迟量化单元的输出进行对应编码，转换为二进制编码输出的结果。
8.根据权利要求7所述的编码方法，其特征在于，所述基于时间转换器输出的VTC输出的第一输出信号(TCD_OUTP)和第二输出信号(TCD_OUTN)之间的时间差ΔT，确定延迟基准传输线以及采样时钟传输线的参数包括：
基于时间转换器输出的VTC输出的第一输出信号(TCD_OUTP)和第二输出信号(TCD_OUTN)之间的时间差ΔT；
在所述时间差ΔT中确定最大值；
基于所述最大值、超高速时间编码器的精度，确定每个延迟基准传输线上连接相邻延迟量化单元端口的传输时延；
基于所述传输时延，确定延迟基准传输线以及采样时钟传输线的参数。
9.根据权利要求7所述的编码方法，其特征在于，所述数字编码电路，对每个延迟量化单元的输出进行异或，得到二进制编码进行输出。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114499571A (zh) * 2022-01-06 2022-05-13 浙江科睿微电子技术有限公司 一种时钟传输电路
CN116418334A (zh) * 2023-03-28 2023-07-11 成都电科星拓科技有限公司 一种产生镜像输出级来调整输出阻抗匹配的方法及装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006287879A (ja) * 2005-04-05 2006-10-19 Denso Corp イメージセンサ及びイメージセンサの制御方法
CN101313472A (zh) * 2005-11-28 2008-11-26 艾勒博科技股份有限公司 时间至数位转换电路以及使用此电路的压力感测装置
CN103078644A (zh) * 2012-12-31 2013-05-01 东南大学 时间数字转换器
CN104320130A (zh) * 2014-09-28 2015-01-28 东南大学 一种基于双环dll的三段式高精度时间数字转换方法及其电路
US10263625B1 (en) * 2018-03-13 2019-04-16 Kabushiki Kaisha Toshiba TDC circuit and PLL circuit
CN111077760A (zh) * 2020-01-07 2020-04-28 东南大学 一种时间数字转换器及转换方法
CN112838851A (zh) * 2021-02-25 2021-05-25 中国科学技术大学 一种基于差分采样的剩余时间采样电路和时间数字转换器

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006287879A (ja) * 2005-04-05 2006-10-19 Denso Corp イメージセンサ及びイメージセンサの制御方法
CN101313472A (zh) * 2005-11-28 2008-11-26 艾勒博科技股份有限公司 时间至数位转换电路以及使用此电路的压力感测装置
CN103078644A (zh) * 2012-12-31 2013-05-01 东南大学 时间数字转换器
CN104320130A (zh) * 2014-09-28 2015-01-28 东南大学 一种基于双环dll的三段式高精度时间数字转换方法及其电路
US10263625B1 (en) * 2018-03-13 2019-04-16 Kabushiki Kaisha Toshiba TDC circuit and PLL circuit
CN111077760A (zh) * 2020-01-07 2020-04-28 东南大学 一种时间数字转换器及转换方法
CN112838851A (zh) * 2021-02-25 2021-05-25 中国科学技术大学 一种基于差分采样的剩余时间采样电路和时间数字转换器

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
RUIXUE DING等: "A 1.4-mW 10-Bit 150-MS/s SAR ADC With Nonbinary Split Capacitive DAC in 65-nm CMOS", 《IEEE》 *
朱樟明等: "２ＧＨｚ采样连续时间ΣΔＡＤＣ高层次建模", 《微电子学》 *
朱樟明等: "一种基于时间拓展方式的实时采样接收算法", 《中国科学》 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114499571A (zh) * 2022-01-06 2022-05-13 浙江科睿微电子技术有限公司 一种时钟传输电路
CN116418334A (zh) * 2023-03-28 2023-07-11 成都电科星拓科技有限公司 一种产生镜像输出级来调整输出阻抗匹配的方法及装置
CN116418334B (zh) * 2023-03-28 2024-04-02 成都电科星拓科技有限公司 一种产生镜像输出级来调整输出阻抗匹配的方法及装置

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