CN113544844A - 半导体封装及其制造方法 - Google Patents

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Abstract

提供一种具有改进的热耗散能力和低封装轮廓的倒装芯片半导体封装。所述封装包括具有多个热耗散翼片和多个热耗散引线的散热器。所述热耗散引线连接到衬底的多个导热通孔，以便提供从所述散热器到所述衬底的导热路径，以及支撑所述散热器以缓解由所述散热器施加到半导体芯片的压缩应力。所述封装进一步包括封装层，所述封装层被配置成覆盖所述散热器的热耗散引线并暴露所述散热器的所述热耗散翼片。

Description

半导体封装及其制造方法
技术领域
本发明大体上涉及用于半导体封装的热耗散技术。更确切地说，本发明涉及一种并入在倒装芯片焊盘网格阵列封装中的散热器。
背景技术
基于氮化镓(GaN)的半导体归因于其极佳的材料特性而被广泛地应用于高频率和高功率电子装置。倒装芯片(FC)焊盘网格阵列(LGA)封装归因于实现了大针脚计数、芯片到封装互连路径中可忽略的寄生电感以及减小的封装大小而一直是用于基于GaN的装置的常见封装之一。在常规倒装芯片封装中，热从IC穿过衬底传递到环境。装置结温度需要维持在装置的最大结温度以下以使半导体的运输特性的降级最小化，且更重要的是确保良好的可靠性。随着装置功能性和功率消耗增加，基于GaN的装置中可用的高功率密度对于这些装置上的热管理产生了新的挑战。大多数GaN晶体管生长在SiC衬底上，SiC衬底的导热性可以在Si的1.5和3倍之间。然而，很多时候，SiC衬底比Si更昂贵，且仍很大程度上受热耗散限制。因此，需要一种具有较高热耗散能力的FC-LGA封装。
发明内容
根据本申请的一个方面，提供一种半导体封装。所述半导体封装包括：衬底，其具有第一衬底表面、与第一衬底表面相对的第二衬底表面、布置于第一和第二衬底表面之间的绝缘芯层，以及从第一衬底表面穿过芯层延伸到第二衬底表面的多个导热通孔；半导体芯片，其具有有源表面和与有源表面相对的无源表面；且被倒装并附接在衬底上，使得有源表面面向衬底；散热器，其具有包括第一基底表面和与第一基底表面相对的第二基底表面的基底、直立于第一基底表面上的多个热耗散翼片，以及连接到基底的多个热耗散引线；封装层，其形成于衬底上且被配置成用于封装半导体芯片；其中：散热器安装在半导体芯片上，使得散热器的第二基底表面附接并热耦接到半导体芯片的无源表面，且散热器的耗散引线中的每一个连接到衬底的对应导热通孔；且封装层被配置成覆盖散热器的热耗散引线并暴露散热器的热耗散翼片。
根据本公开的一个方面，提供一种用于制造半导体封装的方法。所述方法包括：将半导体芯片倒装和附接在衬底上，使得有源表面面向衬底；将散热器安装在半导体芯片上，使得散热器的第二基底表面附接并热耦接到半导体芯片的无源表面，且散热器的耗散引线中的每一个连接到衬底的对应导热通孔；在衬底上形成电绝缘封装层以封装半导体芯片，使得封装层被配置成覆盖散热器的热耗散引线并暴露散热器的热耗散翼片。
附图说明
在下文中参考图式更详细地描述本公开的优选实施例，在图式中：
图1是根据本申请的一些实施例的倒装芯片焊盘网格阵列(FC-LGA)半导体封装的比较实施例的横截面图；
图2是根据本申请的一些实施例的半导体装置封装的横截面图；
图3描绘根据本申请的一些实施例的散热器的横截面图；
图4是根据本申请的一些实施例的半导体芯片的横截面图；
图5是根据本申请的一些实施例的衬底的横截面图；
图6A-6G描绘根据本申请的一些实施例的热耗散翼片和热耗散引线的各种配置；
图7A-7G描绘根据本申请的其它实施例的热耗散翼片和热耗散引线的各种配置；
图8A-8C描绘根据本申请的一些实施例的用于制造倒装芯片半导体装置封装的方法的步骤；以及
图9A-9C描绘根据本申请的一些实施例的在倒装芯片半导体装置封装中形成封装层的步骤。
应注意，各种特征可能并不按比例绘制。实际上，为了论述清楚起见，可以任意增大或缩小各种特征的尺寸。
具体实施方式
根据以下结合附图作出的详细描述将容易理解本公开的优选实施例。贯穿图式和详细描述使用共同参考标号来指示相同或类似组件。
相对于特定组件或组件群组或者组件或组件群组的特定平面针对如相关联图中所展示的组件的定向指定例如“之上”、“之下”、“向上”、“左”|“右”|“向下”、“第一”、“第二”、“竖直”、“水平”、“侧部”、“较高”、“较低”、“上部”、“上方”、“下方”等空间描述。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本公开的实施例的优点不因此布置而有偏差。
在以下描述中，将半导体封装、其制造方法等阐述为优选实例。所属领域的技术人员将显而易见，可在不脱离本公开的范围和精神的情况下作出包含添加和/或替代在内的修改。可省略特定细节以免使本公开模糊不清；然而，编写本公开是为了使所属领域的技术人员能够在不进行不当实验的情况下实践本文中的教示。
图1是根据本申请的倒装芯片焊盘网格阵列(FC-LGA)半导体封装的比较实施例的横截面图。如图1中所示，半导体芯片倒装并附接在衬底上。半导体芯片的电端子经由多个焊料凸块电连接到衬底的第一表面上的接合衬垫。半导体芯片接着用模制化合物封装。经封装半导体装置可通过使用插口或直接焊接连接到安装板(未图示)上的焊盘。
因为FC-LGA半导体封装不需要使用消耗空间的线接合，所以其总高度可极大地减小，例如减小到小于500μm。然而，为了一些大功率装置的恰当操作，需要散热器来携载热离开半导体装置到环境中。在典型设计中，散热器是相对大的物件以具有大的预成型表面积来通过辐射和对流提供有效热耗散。对于一些大功率装置，散热器可具有5到10mm范围内的总厚度，其比半导体封装本身大得多且明显地增加了总体封装的有效尺寸。
在本发明的一个方面中，提供一种基于改进的散热器结构的FC-LGA封装。散热器结构设计实现散热器和FC-LGA封装的其它部分(例如，半导体芯片和衬底)之间的固有连续且紧密的热接触，以便维持高功率装置的FC-LGA封装的合乎需要的耗散能力，同时提供降至1到2mm范围的较低总体封装轮廓(包含散热器)。
在本发明的另一方面中，提供一种用于基于改进的散热器结构制造FC-LGA封装以实现合乎需要的耗散能力和低封装轮廓的方法。
图2是根据本申请的一些实施例的半导体器件封装20的横截面图。封装20可包括：散热器21、半导体芯片22、衬底23和封装层24。半导体芯片22可以是基于氮化镓(GaN)的半导体器件。
图3描绘根据本申请的一些实施例的散热器21的横截面图。如图3所示，散热器21可包括：基底211，其具有第一基底表面2111和与第一基底表面2111相对的第二基底表面2112；以及多个热耗散翼片212，其直立于第一基底表面2111上。
优选地，散热器基底211具有类似于半导体芯片22的矩形形状和大小以便实现芯片大小的封装。
散热器21可进一步包括多个热耗散引线213，其连接到散热器21的基底211，以便提供从散热器21到衬底23的导热路径，以及支撑散热器21以在散热器21安装在半导体芯片22上时通过散热器21缓解施加到半导体芯片22的压缩应力。
热耗散引线213中的每一个可具有第一引线部分，所述第一引线部分从散热器21的基底211向下延伸和弯曲以形成竖直站立部分2131来支撑散热器基底211。热耗散引线213中的每一个可进一步具有第二引线部分，所述第二引线部分从第一引线部分向外弯曲和延伸以形成水平着落部分2132。
热耗散引线213中的每一个具有从第二基底表面2112到水平着落部分2132测得的引线高度D1。优选地，引线高度D1可被设计成半导体芯片22的厚度与半导体芯片22和衬底23之间的焊料凸块2212的厚度的总和。
散热器21的基底211具有从第一基底表面2111到第二基底表面2112测得的基底厚度D2。翼片212中的每一个具有从第一基底表面2111到翼片的端部测得的翼片高度D3。
在一些实施例中，引线高度D1与基底厚度D2的比率可在大约1到大约2的范围内。在一些实施例中，D1与D2的比率可大约等于1.5。
在一些实施例中，引线高度D1与翼片高度D3的比率可在大约0.5到大约1.5的范围内。在一些实施例中，D1与D3的比率可大约等于1。
散热器21可进一步包括被配置为用于保护散热器21的抗蚀层的涂层(未图示)。所述涂层可为例如但不限于用钯或金薄层覆盖的无电镍镀层。在一些实施例中，所述涂层可被配置成覆盖整个散热器21。在一些实施例中，所述涂层可被配置成覆盖散热器21的热耗散翼片212和第一基底表面2111。
散热器21可通过导热材料的压铸或模制而被形成为整体件。导热材料可为例如但不限于由填充有金属粒子的热塑性或环氧树脂材料组成的铜、铝或复合化合物。
图4是根据本申请的一些实施例的半导体芯片22的横截面图。半导体芯片22可包括具有多个芯片接合衬垫2211的有源表面221。半导体芯片22可进一步包括与有源表面221相对的无源表面222。
芯片接合衬垫2211可由包含例如但不限于铜或任何其它合适的导电材料制成。
半导体芯片22可进一步包括分别定位于芯片接合衬垫2211上的多个焊料凸块2212和凸块下金属化(UBM)层(未图示)。UMB层被配置成用于提供粘合以及充当焊料润湿层和焊接扩散势垒。
图5是根据本申请的一些实施例的衬底23的横截面图。衬底23可包括第一衬底表面231、与第一衬底表面231相对的第二衬底表面232，以及布置于第一和第二衬底表面之间的绝缘芯层233。
芯层233的示例性材料可包含例如但不限于阻燃性编织玻璃加强环氧(FR4)树脂层压物、双马来酰亚胺三嗪(BT)树脂层压物或其它合适的衬底材料。
衬底23可包括信号布线迹线(未图示)和布置于第一衬底表面231上的多个第一导电衬垫2311。衬底23可进一步包括信号布线迹线(未图示)和布置于第二衬底表面232上的多个第二导电衬垫2321。第一和第二导电衬垫可由包含例如但不限于铜或任何其它合适的导电材料的材料制成。
第一和第二导电衬垫2311和2321中的每一个可以具备顶表面冶金(TSM)层(未图示)和TSM顶部上的焊料凸块(未图示)。TSM被配置成充当焊料润湿层和焊接扩散势垒。
第一衬底表面231可进一步包括具有定位于第一导电衬垫2311上方的开口的第一保护层。第二衬底表面232可进一步包括具有定位于第二导电衬垫2321上方的开口的第二保护层。第一和第二保护层可被配置成充当焊料掩模(或阻焊剂)来保护衬底表面上的信号布线迹线且防止跨信号布线迹线的焊桥。
衬底23可进一步包括多个电布线通孔2331，每一电布线通孔从第一衬底表面231延伸穿过芯层233到达第二衬底表面232，且将对应第一导电衬垫2311电连接到对应第二导电衬垫2321。
电布线通孔2331可具有通过电解镀敷或无电镀敷与金属薄膜一起沉积的内侧壁。金属薄膜的示例性材料可包含例如但不限于铜或任何其它合适的导电材料。
在一些实施例中，电布线通孔2331可进一步填充有导电填料。金属薄膜的示例性材料可包含例如但不限于铜或任何其它合适的导电材料。
优选地，衬底23可进一步包括布置于第一衬底表面231上的多个第一导热衬垫2312。衬底23可进一步包括布置于第二衬底表面232上的多个第二导热衬垫2322。第一和第二导热衬垫可由包含例如但不限于铜或任何其它合适的导电材料的材料制成。
衬底23可包括多个热耗散通孔2332，每一热耗散通孔从第一衬底表面231延伸到第二衬底表面232，且将对应第一导热衬垫2312热连接到对应第二导热衬垫2322。
热耗散通孔2332可填充有导热填料。金属薄膜的示例性材料可包含例如但不限于铜或任何其它合适的导电材料。
第一保护层可进一步被配置成具有定位于第一导热衬垫2312上方的开口。第二保护层可进一步被配置成具有定位于第二导热衬垫2322上方的开口。
返回参看图2，半导体芯片22可倒装并附接在衬底23上，使得有源表面221面向第一衬底表面231，且芯片接合衬垫2211中的每一个经由对应焊料凸块2212电连接到衬底23的对应第一导电衬垫2311。
散热器21的水平着落部分2132可以被配置成固定在定位于衬底23上且连接到对应导热通孔2332的对应第一导热衬垫2312上。在一些实施例中，每一着落部分2132可通过焊接固定在对应第一导热衬垫2312上。
图6A-6G和7A-7G描绘根据本申请的一些实施例的具有热耗散翼片和热耗散引线的各种配置的散热器的俯视图。
参看图6A-6C(或7A-7C)。热耗散翼片可以是多个板状翼片。如图6A所示，板状翼片612A(或712A)可被布置成横跨散热器基底全长而平行地延伸。如图6B和6C(或7B和7C)中所展示，热耗散翼片可以是多个分离的板状翼片。分离的板状翼片可被分组以形成翼片的多个一维阵列。如图6B(或7B)所示，每一翼片阵列612B(或712B)可彼此对准以形成正交网格图案。如图6C(7C)所示，每一翼片阵列612C(或712C)可相对于邻近的翼片阵列612C'(或612C')具有略微的偏移以形成偏移网格图案。
参看图6D-6E(或7D-7E)。热耗散翼片可以是多个针状翼片。针状翼片可被分组以形成多个一维阵列。如图6D(或7D)所示，每一针状翼片阵列612D可彼此对准以形成正交网格图案。如图6E(或7E)所示，每一针状翼片阵列612E(或712E)可相对于邻近的翼片阵列612E'(或712E')具有略微的偏移以形成偏移网格图案。
参看图6F-6G(或7F-7G)。热耗散翼片可以是多个十字形翼片。十字形翼片可被分组以形成多个一维阵列。如图6F(或7F)所示，每一十字形翼片阵列612F(或712F)可彼此对准以形成正交网格图案。如图6G(或7G)所示，每一十字形翼片阵列612G(或712G)可相对于邻近的翼片阵列612G'(或712G')具有略微的偏移以形成偏移网格图案。
在一些实施例中，散热器可包括四个热耗散引线613A-613G，每一热耗散引线分别从如图6A-6G中所展示的散热器的基底的对应拐角延伸。在一些实施例中，散热器可进一步包括分别从分别如图7A-7G中所展示的散热器的基底的一对相对侧延伸的两个热耗散引线713A-713G。
图8A-8C描绘根据本申请的一些实施例的用于制造倒装芯片半导体器件封装的方法的步骤。
在图8A中示出的步骤中，半导体芯片82附接在衬底83上，使得半导体芯片82的有源表面821面向衬底83，且半导体芯片82的多个芯片接合衬垫8211中的每一个电连接到衬底83的对应第一导电衬垫8311。
在一些实施例中，可通过在半导体芯片82放置在衬底83上之后回焊沉积在半导体芯片82上的焊料凸块8212，将半导体芯片82的芯片接合衬垫8211连接到对应第一导电衬垫。
在如图8B中所示出的步骤中，散热器81安装在半导体芯片82上，使得散热器81的第二基底表面8112附接并热耦接到半导体芯片82的无源表面822，且散热器81的多个耗散引线813中的每一个连接到衬底83的对应导热通孔8332。
在一些实施例中，散热器21的第二基底表面8112可经由导热粘合剂85粘合到半导体芯片的无源表面222。导热粘合剂85可包含但不限于填充有金属填料的环氧树脂。
在一些实施例中，散热器81的耗散引线813中的每一个可通过焊接或涂覆导热粘合剂而接合到衬底83上的对应第一导热衬垫8312。导热粘合剂可包含但不限于填充有金属填料的环氧树脂。
在如图8C中所示出的步骤中，封装层84被配置成覆盖散热器81的耗散引线813并暴露散热器81的基底811和翼片812。
在一些实施例中，通过以预定的体积施配底部填充树脂来封装半导体芯片82和耗散引线813来形成封装层84。底部填充树脂可为例如但不限于紫外线可固化环氧树脂。
在一些实施例中，在把散热器81安装在半导体芯片82上之后，沉积保护涂层以覆盖散热器81的热耗散翼片812和第一基底表面8111。封装层84的形成可包含如图9A-9C中所示出的步骤。
在图9A中示出的步骤中，半导体芯片82和散热器81两者用封装层84完全封装。
在图9B中示出的步骤中，对封装层84的顶侧841进行抛光，直到顶侧841处于热耗散翼片812上方达距离d。在一些实施例中，距离d可在大约1μm到大约10μm范围内。
在图9C中示出的步骤中，蚀刻封装层的顶侧841，直到散热器基底811和热耗散翼片812暴露。在一些实施例中，可用由大约5:2的比率的HNO3和H2SO4制成的蚀刻溶液来蚀刻封装层84的顶侧。
在一些实施例中，倒装芯片半导体封装可为例如但不限于焊盘网格阵列(LGA)封装、球状网格阵列(BGA)封装或针脚网格阵列(PGA)封装。
在一些实施例中，半导体芯片可以是基于高电子迁移率晶体管(HEMT)或金属氧化物半导体场效应晶体管(MOSFET)的装置。晶体管的结构可选自N沟道增强型、N沟道耗尽型、P沟道增强型，或P沟道耗尽型。晶体管可由III-V化合物形成或包含III-V化合物，所述III-V化合物包含但不限于例如GaN、GaAs、InP、InGaAs和AlGaAs。
出于说明和描述的目的，已经提供本发明的以上描述。其不希望是详尽的或将本发明限于所公开的精确形式。许多修改及变化对于所属领域的从业人员来说将是显而易见的。
挑选和描述实施例是为了最佳地阐释本发明的原理和其实际应用，借此使所属领域的其他技术人员能够理解本发明的各种实施例和适合于所预期的特定用途的各种修改。
如本文中所使用且不另外定义，术语“大体上”、“大体的”、“大约”和“约”用于描述并考虑较小变化。当与事件或情形结合使用时，所述术语可涵盖其中事件或情形精确发生的例子以及其中事件或情形极近似地发生的例子。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个提及物。在一些实施例的描述中，一组件设置于另一组件“上”或“上方”可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一个或多个中间组件位于前一组件和后一组件之间的情况。
虽然已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书限定的本公开的真实精神和范围的情况下，作出各种改变并且取代等效物。
图示可能未必按比例绘制。归因于制造工艺和容差，本公开中的工艺再现和实际设备之间可能存在区别。此外，应了解，实际装置和层可能相对于图式的矩形层描绘存在偏差，且可能归因于例如保形沉积、蚀刻等制造工艺而包含角表面或边缘、圆角等。本公开可存在未具体说明的其它实施例。应将说明书和图式视为说明性而非限制性的。可进行修改，以使特定情形、材料、物质组成、方法或工艺适于本公开的目标、精神和范围。所有此类修改都既定在所附权利要求书的范围内。
虽然本文公开的方法已参考按特定次序执行的特定操作描述，但应理解，可在不脱离本公开的教示的情况下对这些操作进行组合、细分或重新排序以形成等效方法。因此，除非在本文中具体指示，否则操作的次序和分组并非限制性的。

Claims (22)

1.一种半导体封装，其特征在于，包括：
衬底，其具有第一衬底表面、与所述第一衬底表面相对的第二衬底表面、布置于所述第一和第二衬底表面之间的绝缘芯层，以及从所述第一衬底表面穿过所述芯层延伸到所述第二衬底表面的多个导热通孔；
半导体芯片，其具有有源表面和与所述有源表面相对的无源表面；且被倒装并附接在所述衬底上，使得所述有源表面面向所述衬底；
散热器，其具有包括第一基底表面和与所述第一基底表面相对的第二基底表面的基底、直立于所述第一基底表面上的多个热耗散翼片，以及连接到所述基底的多个热耗散引线；
封装层，其形成于所述衬底上且被配置成用于封装所述半导体芯片；
其中：
所述散热器安装在半导体芯片上，使得所述散热器的所述第二基底表面附接并热耦接到所述半导体芯片的所述无源表面，且所述散热器的耗散引线中的每一个连接到所述衬底的对应导热通孔；并且
所述封装层被配置成覆盖所述散热器的热耗散引线并暴露所述散热器的热耗散翼片。
2.根据权利要求1所述的半导体封装，其特征在于，所述热耗散引线中的每一个具有：第一引线部分，其从所述散热器的基底向下延伸和弯曲以形成竖直站立部分来支撑所述散热器基底；以及第二引线部分，其从所述第一引线部分向外弯曲和延伸以形成水平着落部分，所述水平着落部分被配置成用于固定在连接到所述衬底的对应导热通孔的对应导热衬垫上。
3.根据权利要求1或2所述的半导体封装，其特征在于，所述散热器的基底具有矩形形状；且所述散热器包括四个热耗散引线，每一热耗散引线从所述散热器的基底的对应拐角延伸。
4.根据权利要求1或2所述的半导体封装，其特征在于，所述散热器的基底具有矩形形状；且所述散热器包括分别从所述散热器的基底的一对相对侧延伸的两个热耗散引线。
5.根据权利要求1到4中任一项所述的半导体封装，其特征在于，所述热耗散翼片是被布置成横跨所述散热器的基底全长而平行地延伸的多个板状翼片。
6.根据权利要求1到4中任一项所述的半导体封装，其特征在于，所述热耗散翼片是被分组以形成分离的板状翼片的多个一维阵列的多个分离的板状翼片。
7.根据权利要求6所述的半导体封装，其特征在于，所述分离的板状翼片的每一阵列彼此对准以形成正交网格图案。
8.根据权利要求6所述的半导体封装，其特征在于，所述分离的板状翼片的每一阵列相对于邻近的翼片阵列具有略微偏移以形成偏移网格图案。
9.根据权利要求1到4中任一项所述的半导体封装，其特征在于，所述热耗散翼片是被分组以形成针状翼片的多个一维阵列的多个针状翼片。
10.根据权利要求9所述的半导体封装，其特征在于，所述针状翼片的每一阵列彼此对准以形成正交网格图案。
11.根据权利要求9所述的半导体封装，其特征在于，所述针状翼片的每一阵列相对于邻近的针状翼片阵列具有略微偏移以形成偏移网格图案。
12.根据权利要求1到4中任一项所述的半导体封装，其特征在于，所述热耗散翼片是被分组以形成多个一维阵列的多个十字形翼片。
13.根据权利要求12所述的半导体封装，其特征在于，所述十字形翼片的每一阵列彼此对准以形成正交网格图案。
14.根据权利要求12所述的半导体封装，其特征在于，所述十字形翼片的每一阵列相对于邻近的十字形翼片阵列具有略微偏移以形成偏移网格图案。
15.根据权利要求1到14中任一项所述的半导体封装，其特征在于，所述散热器被形成为整体件。
16.根据权利要求1到15中任一项所述的半导体封装，其特征在于，所述散热器进一步包括覆盖所述散热器的所述热耗散翼片和所述第一基底表面的保护涂层。
17.根据权利要求16所述的半导体封装，其特征在于，所述保护涂层是用钯或金薄层覆盖的无电镍镀层。
18.一种用于制造半导体封装的方法，其特征在于，包括：
提供衬底，所述衬底具有第一衬底表面、与所述第一衬底表面相对的第二衬底表面、布置于所述第一和第二衬底表面之间的绝缘芯层，以及从所述第一衬底表面穿过所述芯层延伸到所述第二衬底表面的多个导热通孔；
提供半导体芯片，所述半导体芯片具有有源表面和与所述有源表面相对的无源表面；
将所述半导体芯片倒装并附接在所述衬底上，使得所述半导体芯片的所述有源表面面向所述衬底；
提供散热器，所述散热武器具有包括第一基底表面和与所述第一基底表面相对的第二基底表面的基底、直立于所述第一基底表面上的多个热耗散翼片，以及连接到所述基底的多个热耗散引线；
将所述散热器安装在所述半导体芯片上，使得所述散热器的所述第二基底表面附接并热耦接到所述半导体芯片的所述无源表面，且所述散热器的耗散引线中的每一个连接到所述衬底的对应导热通孔；
在所述衬底上形成电绝缘封装层以封装所述半导体芯片，使得所述封装层被配置成覆盖所述散热器的热耗散引线并暴露所述散热器的所述热耗散翼片。
19.根据权利要求18所述的方法，其特征在于，所述封装层的所述形成包括以预定的体积施配底部填充树脂来封装所述半导体芯片和所述耗散引线。
20.根据权利要求18所述的方法，其特征在于，所述封装层的所述形成包括：
将保护涂层沉积到所述散热器的所述热耗散翼片和所述第一基底表面；
用模制化合物封装半导体芯片和所述散热器；
对所述封装层的顶侧进行抛光，直到所述顶侧处于所述热耗散翼片上方达距离d；
蚀刻所述封装层的所述顶侧，直到所述散热器的所述热耗散翼片和所述第一基底表面暴露。
21.根据权利要求20所述的方法，其特征在于，所述距离d在大约1μm到大约10μm的范围内。
22.根据权利要求20或21所述的方法，其特征在于，所述封装层的所述顶侧是用由大约5:2的比率的HNO3和H2SO4制成的蚀刻溶液被蚀刻。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447614A (zh) * 2019-08-30 2021-03-05 朋程科技股份有限公司 功率器件封装结构
CN116685044A (zh) * 2022-12-14 2023-09-01 荣耀终端有限公司 电路板组件、电池保护板和电子设备
WO2024011439A1 (en) * 2022-07-13 2024-01-18 Innoscience (Zhuhai) Technology Co., Ltd. Semiconductor packaged device and method for manufacturing the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118263207B (zh) * 2024-05-28 2024-08-30 甬矽电子(宁波)股份有限公司 倒装芯片球栅阵列的散热器结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030179549A1 (en) * 2002-03-22 2003-09-25 Zhong Chong Hua Low voltage drop and high thermal perfor mance ball grid array package
US20030197195A1 (en) * 2002-04-10 2003-10-23 St Assembly Test Services Pte Ltd Heat spreader interconnect methodology for thermally enhanced PBGA packages
CN205609497U (zh) * 2016-03-30 2016-09-28 江苏长电科技股份有限公司 一种带有微热管散热架的封装结构
US10510713B1 (en) * 2018-10-28 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor package and method of manufacturing the same

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5041902A (en) * 1989-12-14 1991-08-20 Motorola, Inc. Molded electronic package with compression structures
US5227663A (en) * 1989-12-19 1993-07-13 Lsi Logic Corporation Integral dam and heat sink for semiconductor device assembly
US5175612A (en) * 1989-12-19 1992-12-29 Lsi Logic Corporation Heat sink for semiconductor device assembly
US5821692A (en) * 1996-11-26 1998-10-13 Motorola, Inc. Organic electroluminescent device hermetic encapsulation package
US5880524A (en) * 1997-05-05 1999-03-09 Intel Corporation Heat pipe lid for electronic packages
US5907189A (en) * 1997-05-29 1999-05-25 Lsi Logic Corporation Conformal diamond coating for thermal improvement of electronic packages
US6580167B1 (en) * 2001-04-20 2003-06-17 Amkor Technology, Inc. Heat spreader with spring IC package
US6562655B1 (en) * 2001-04-20 2003-05-13 Amkor Technology, Inc. Heat spreader with spring IC package fabrication method
US6429513B1 (en) * 2001-05-25 2002-08-06 Amkor Technology, Inc. Active heat sink for cooling a semiconductor chip
US6599779B2 (en) * 2001-09-24 2003-07-29 St Assembly Test Service Ltd. PBGA substrate for anchoring heat sink
US6825559B2 (en) 2003-01-02 2004-11-30 Cree, Inc. Group III nitride based flip-chip intergrated circuit and method for fabricating
US20050034841A1 (en) * 2003-08-13 2005-02-17 Barr Andrew Harvey Integral chip lid and heat sink
US20050274487A1 (en) * 2004-05-27 2005-12-15 International Business Machines Corporation Method and apparatus for reducing thermal resistance in a vertical heat sink assembly
US7271034B2 (en) * 2004-06-15 2007-09-18 International Business Machines Corporation Semiconductor device with a high thermal dissipation efficiency
US7361986B2 (en) * 2004-12-01 2008-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Heat stud for stacked chip package
US8030755B2 (en) * 2005-04-22 2011-10-04 Stats Chippac Ltd. Integrated circuit package system with a heat sink
CN100543974C (zh) * 2005-09-02 2009-09-23 富准精密工业(深圳)有限公司 散热模组及其制造方法
JP5223212B2 (ja) * 2007-03-09 2013-06-26 日本電気株式会社 ヒートシンクを備える電子部品の実装構造
US8018050B2 (en) * 2007-11-01 2011-09-13 National Semiconductor Corporation Integrated circuit package with integrated heat sink
JP5324773B2 (ja) * 2007-11-06 2013-10-23 インターナショナル・ビジネス・マシーンズ・コーポレーション 回路モジュールとその製造方法
JP2009140962A (ja) * 2007-12-03 2009-06-25 Panasonic Corp 半導体装置およびその製造方法
TWM337227U (en) * 2007-12-21 2008-07-21 ye-xun Zhou Circuit board having heat dissipating function
US20100019379A1 (en) * 2008-07-24 2010-01-28 Broadcom Corporation External heat sink for bare-die flip chip packages
JP5257817B2 (ja) * 2010-06-15 2013-08-07 三菱電機株式会社 半導体装置
US20120104591A1 (en) * 2010-10-29 2012-05-03 Conexant Systems, Inc. Systems and methods for improved heat dissipation in semiconductor packages
US9402319B2 (en) * 2011-05-11 2016-07-26 Vlt, Inc. Panel-molded electronic assemblies
US8966747B2 (en) * 2011-05-11 2015-03-03 Vlt, Inc. Method of forming an electrical contact
JP5899768B2 (ja) * 2011-09-30 2016-04-06 富士通株式会社 半導体パッケージ、配線基板ユニット、及び電子機器
US8783911B2 (en) * 2012-02-17 2014-07-22 Tsmc Solid State Lighting Ltd. LED packaging structure having improved thermal dissipation and mechanical strength
JP5983032B2 (ja) * 2012-05-28 2016-08-31 富士通株式会社 半導体パッケージ及び配線基板ユニット
US9337123B2 (en) * 2012-07-11 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal structure for integrated circuit package
JP2014165231A (ja) * 2013-02-22 2014-09-08 Fujitsu Ltd 電子部品ユニット及び固定構造
US9595487B2 (en) * 2013-06-25 2017-03-14 Infineon Technologies Ag Circuit arrangement and method for manufacturing the same
JP6197619B2 (ja) * 2013-12-09 2017-09-20 富士通株式会社 電子装置及び電子装置の製造方法
US20150257249A1 (en) * 2014-03-08 2015-09-10 Gerald Ho Kim Heat Sink With Protrusions On Multiple Sides Thereof And Apparatus Using The Same
US9735130B2 (en) * 2014-08-29 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Chip packages and methods of manufacture thereof
US9768145B2 (en) * 2015-08-31 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming multi-die package structures including redistribution layers
WO2017109878A1 (ja) * 2015-12-24 2017-06-29 三菱電機株式会社 高周波回路の電磁シールド構造及び高周波モジュール
US9736966B1 (en) * 2016-02-10 2017-08-15 International Business Machines Corporation Heat sink with integrated threaded lid
US10224268B1 (en) * 2016-11-28 2019-03-05 CoolStar Technology, Inc. Enhanced thermal transfer in a semiconductor structure
US10586751B2 (en) 2017-08-03 2020-03-10 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US20200035614A1 (en) * 2018-07-30 2020-01-30 Powertech Technology Inc. Package structure and manufacturing method thereof
DE102018214228A1 (de) * 2018-08-23 2020-02-27 Brose Fahrzeugteile Gmbh & Co. Kommanditgesellschaft, Bamberg Elektronik eines Elektromotors eines Kraftfahrzeugs
US11832419B2 (en) * 2019-12-20 2023-11-28 Intel Corporation Full package vapor chamber with IHS

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030179549A1 (en) * 2002-03-22 2003-09-25 Zhong Chong Hua Low voltage drop and high thermal perfor mance ball grid array package
US20030197195A1 (en) * 2002-04-10 2003-10-23 St Assembly Test Services Pte Ltd Heat spreader interconnect methodology for thermally enhanced PBGA packages
CN205609497U (zh) * 2016-03-30 2016-09-28 江苏长电科技股份有限公司 一种带有微热管散热架的封装结构
US10510713B1 (en) * 2018-10-28 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor package and method of manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447614A (zh) * 2019-08-30 2021-03-05 朋程科技股份有限公司 功率器件封装结构
WO2024011439A1 (en) * 2022-07-13 2024-01-18 Innoscience (Zhuhai) Technology Co., Ltd. Semiconductor packaged device and method for manufacturing the same
CN116685044A (zh) * 2022-12-14 2023-09-01 荣耀终端有限公司 电路板组件、电池保护板和电子设备

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Publication number Publication date
WO2022140958A1 (en) 2022-07-07
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