CN113540102A - 存储元件 - Google Patents

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Abstract

本发明公开了一种存储元件，包括：衬底、叠层结构、第一组垂直通道结构、第二组垂直通道结构以及第一狭缝。叠层结构配置在衬底上。第一组垂直通道结构与第二组垂直通道结构沿着Y方向排列，且贯穿叠层结构以与衬底接触。第一狭缝配置在第一组垂直通道结构与第二组垂直通道结构之间，且贯穿叠层结构以暴露出衬底。第一狭缝包括多个第一子狭缝，其沿着X方向离散配置。

Description

存储元件
技术领域
本发明是有关于一种存储元件。
背景技术
随着科技日新月异，电子元件的进步增加了对更大存储能力的需要。为了满足高存储密度(high storage density)的需求，存储器元件尺寸变得更小而且集成度更高。因此，存储器元件的型态已从平面型栅极(planar gate)结构的二维存储器元件(2D memorydevice)发展到具有垂直通道(vertical channel，VC)结构的三维存储器元件(3D memorydevice)。
然而，随着复合膜叠层(composite film stack)的叠层层数增加，具有高高宽比(high aspect ratio)的复合膜叠层的弯曲现象也变得越来越严重。严重的弯曲现象甚至会导致位线与顶部字线之间的短路，进而影响存储元件的运作。因此，如何发展出一种高集成度的存储元件及其制造方法，以减少复合膜叠层的弯曲现象将成为未来重要的一门课题。
发明内容
本发明提供一种存储元件及其制造方法，其将两组垂直通道结构之间的狭缝分成多个子狭缝，以强化存储元件的机械强度，进而减少存储元件的叠层结构的弯曲现象。
本发明提供一种存储元件，包括：衬底、叠层结构、第一组垂直通道结构、第二组垂直通道结构以及第一狭缝。叠层结构配置在衬底上。第一组垂直通道结构与第二组垂直通道结构沿着Y方向排列，且贯穿叠层结构以与衬底接触。第一狭缝配置在第一组垂直通道结构与第二组垂直通道结构之间，且贯穿叠层结构以暴露出衬底。第一狭缝包括多个第一子狭缝，其沿着X方向离散配置。
在本发明的一实施例中，上述的衬底包括阵列区与阶梯区，第一组垂直通道结构与第二组垂直通道结构配置在阵列区的衬底上。
在本发明的一实施例中，上述的存储元件，更包括第一串选择线切割位于离散的多个第一子狭缝之间。
在本发明的一实施例中，上述的第一串选择线切割至少延伸超过阶梯区中的第一行接触窗。
在本发明的一实施例中，上述的叠层结构包括沿着Z方向交替叠层的多个导体层与多个介电层，最顶层的导体层为串选择线(SSL)以控制第一组垂直通道结构与第二组垂直通道结构开关。
在本发明的一实施例中，上述的存储元件，更包括：第二串选择线切割，内埋在串选择线中，且沿着X方向延伸以将第一组垂直通道结构分成两个第一群组；以及第三串选择线切割，内埋在串选择线中，且沿着X方向延伸以将第二组垂直通道结构分成两个第二群组。
在本发明的一实施例中，上述的存储元件，更包括两个第二狭缝分别配置在第一组垂直通道结构的第一侧与第二组垂直通道结构的相对于第一侧的第二侧，且贯穿叠层结构以暴露出衬底，其中两个第二狭缝分别沿着X方向自阵列区连续延伸至阶梯区中。
在本发明的一实施例中，上述的两个第二狭缝中的一者的长度大于多个第一子狭缝的长度总合。
在本发明的一实施例中，上述的多个第一子狭缝的长度总合与两个第二狭缝中的一者的长度的比介于0.35至0.9之间。
在本发明的一实施例中，上述的存储元件，更包括：第三组垂直通道结构与第四组垂直通道结构，与第一组垂直通道结构与第二组垂直通道结构沿着Y方向排列，且贯穿叠层结构以与衬底接触；第三狭缝，配置在第二组垂直通道结构与第三组垂直通道结构之间，且贯穿叠层结构以暴露出衬底，其中第三狭缝包括多个第三子狭缝，其沿着X方向离散配置；以及第四狭缝，配置在第三组垂直通道结构与第四组垂直通道结构之间，且贯穿叠层结构以暴露出衬底，其中第四狭缝包括多个第四子狭缝，其沿着X方向离散配置。
在本发明的一实施例中，上述的存储元件，更包括：第四串选择线切割，内埋在串选择线中，且位于多个第三子狭缝之间。
本发明提供一种存储元件的制造方法，包括：在衬底上形成叠层层，其中叠层层包括交替叠层的多个第一材料与多个第二材料；在最顶层的第二材料中形成沿着X方向延伸的串选择线切割；在串选择线切割的两侧分别形成第一组垂直通道结构与第二组垂直通道结构，其贯穿叠层层以与衬底接触；以及第一组垂直通道结构与第二组垂直通道结构之间形成第一狭缝，其中第一狭缝贯穿叠层层以暴露出衬底，第一狭缝包括沿着X方向离散配置的多个子狭缝，且串选择线切割被第一狭缝分隔成多个第一串选择线切割，其中多个第一串选择线切割位于多个子狭缝之间且沿着X方向离散配置。
在本发明的一实施例中，上述的存储元件的制造方法更包括：进行刻蚀工艺，移除多个第二材料，以在多个第一材料之间形成多个空隙；以及于多个空隙中形成多个导体层，使得多个导体层环绕第一组垂直通道结构与第二组垂直通道结构。
在本发明的一实施例中，上述的形成串选择线切割包括：形成第二串选择线切割，以将第一组垂直通道结构分成两个第一群组；以及形成第三串选择线切割，以将以将第二组垂直通道结构分成两个第二群组。
在本发明的一实施例中，上述的衬底包括阵列区与阶梯区，第一组垂直通道结构与第二组垂直通道结构形成在阶梯区的衬底上，且多个第一串选择线切割与第一狭缝自阵列区延伸至阶梯区中。
在本发明的一实施例中，上述的形成第一狭缝包括：在第一组垂直通道结构的第一侧处与第二组垂直通道结构的相对于第一侧的第二侧处分别形成两个第二狭缝，两个第二狭缝贯穿叠层层以暴露出衬底，其中两个第二狭缝分别沿着X方向自阵列区连续延伸至阶梯区中。
在本发明的一实施例中，上述的形成第一组垂直通道结构与第二组垂直通道结构包括：形成贯穿阶梯区的叠层层的多组虚拟垂直通道结构，以与阶梯区的衬底接触。
在本发明的一实施例中，上述的多个第一串选择线切割与多个第二材料具有不同材料或是具有不同刻蚀选择性的材料。
本发明提供一种存储元件，包括：衬底、叠层结构、第一组垂直通道结构、第二组垂直通道结构以及隔离结构。叠层结构配置在衬底上。第一组垂直通道结构与第二组垂直通道结构沿着Y方向排列，且贯穿叠层结构以与衬底接触。隔离结构配置在第一组垂直通道结构与第二组垂直通道结构之间。隔离结构包括沿着X方向交替排列的多个子狭缝与多个串选择线切割。
在本发明的一实施例中，上述的存储元件更包括第二狭缝配置在第一组垂直通道结构的第一侧，且贯穿叠层结构以暴露出衬底，其中第二狭缝沿着X方向连续延伸，且第二狭缝的长度大于多个子狭缝的长度总合。
基于上述，本发明实施例将连续延伸的第一狭缝替换成沿着X方向离散配置的多个第一子狭缝。在高高宽比的叠层结构的情况下，第一子狭缝之间的第一串选择线切割与部分叠层结构可强化整个存储元件的机械强度，以在一连串的工艺(例如湿法刻蚀工艺、膜沉积工艺以及热工艺等)期间减少叠层结构的弯曲现象，进而提升存储元件的良率与可靠度。另外，第一子狭缝与其之间的第一串选择线切割可视为一种隔离结构，以电性分隔第一组垂直通道结构与第二组垂直通道结构，进而增加存储元件操作的弹性。
附图说明
图1是依照本发明第一实施例的一种存储元件的俯视示意图。
图2A至图2I是沿着图1的切线A-A的制造流程剖面示意图。
图3是沿着图1的切线B-B的剖面示意图。
图4是依照本发明第二实施例的一种存储元件的俯视示意图。
【符号说明】
1、2：存储元件
10：开口
12：狭缝
12a：第一狭缝
12a1、12a2、12a3、12a4、12a5：第一子狭缝
12b：第二狭缝
16：空隙
100：衬底
102：叠层层
104：第一材料
104s：侧壁
105：串选择线切割
105a：第一串选择线切割
105b：第二串选择线切割
105c：第三串选择线切割
105d：第四串选择线切割
105e：第五串选择线切割
105f：第六串选择线切割
106：第二材料
108、122：介电层
110：外延层
112：电荷存储结构
114：通道层
115：介电柱
116：第一通道材料
118：第二通道材料
120、120a、120b、120c、120d：垂直通道结构
126：导体层
126t：最顶层的导体层
126b：最底层的导体层
126s：侧壁
202：叠层结构
220：虚拟垂直通道结构
DVC：多组虚拟垂直通道结构
G1：第一群组
G2：第二群组
G3：第三群组
G4：第四群组
GSL：接地选择线
R1：阵列区
R2：阶梯区
SSL、SSL1、SSL2、SSL3、SSL4：串选择线
VC1：第一组垂直通道结构
VC2：第二组垂直通道结构
VC3：第三组垂直通道结构
VC4：第四组垂直通道结构
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的元件，以下段落将不再一一赘述。
图1是依照本发明第一实施例的一种存储元件的俯视示意图。以下实施例中所述存储元件可以是与非(NAND)闪存，但本发明不以此为限。在其他实施例中，所述的存储元件亦可以是或非(NOR)闪存、只读(ROM)存储器或其他三维存储器。
请参照图1，本发明第一实施例的存储元件1包括：衬底100、叠层结构202、第一组垂直通道结构VC1、第二组垂直通道结构VC2、多组虚拟垂直通道结构DVC、第一狭缝12a以及第二狭缝12b。具体来说，衬底100包括第一区R1与第二区R2。在一些实施例中，第一区R1可以是阵列区，其具有存储器阵列，以下称为阵列区R1。第二区R2可以是阶梯区，其具有多个接触窗以分别与字线电性连接，以下称为阶梯区R2。叠层结构202配置在衬底100上(如图2I所示)。第一组垂直通道结构VC1与第二组垂直通道结构VC2配置在阵列区R1中并沿着Y方向排列。虽然图1中仅绘示出两个第一组垂直通道结构VC1与两个第二组垂直通道结构VC2，但本发明不以此为限。在其他实施例中，多个第一组垂直通道结构VC1与多个第二组垂直通道结构VC2可沿着Y方向排列。第一组垂直通道结构VC1与第二组垂直通道结构VC2包括多个垂直通道结构120。在一些实施例中，垂直通道结构120是以六方最密堆积的形式排列，以提升存储单元的集成度。垂直通道结构120贯穿阵列区R1的叠层结构202以与衬底100接触(如图2I所示)。在本实施例中，垂直通道结构120可电性连接至位线。另一方面，多组虚拟垂直通道结构DVC配置在阶梯区R2中并沿着Y方向排列。多组虚拟垂直通道结构DVC包括多个虚拟垂直通道结构220。在一些实施例中，虚拟垂直通道结构220是以m×n阵列的形式排列。虚拟垂直通道结构220贯穿阶梯区R2的叠层结构202，以与阶梯区R2的衬底100接触。在本实施例中，虚拟垂直通道结构220是电性浮置或是未电性连接至其他外部电源(例如位线)。在一些实施例中，虚拟垂直通道结构220的排列密度小于垂直通道结构120的排列密度。虚拟垂直通道结构220可用以支撑阶梯区R2的叠层层的强度，以避免叠层层在进行后续图2G至图2H的刻蚀工艺时崩塌。
在一些实施例中，第一狭缝12a配置在第一组垂直通道结构VC1与第二组垂直通道结构VC2之间，且贯穿叠层结构202以暴露出衬底100(如图2I所示)。如图1所示，第一狭缝12a沿着X方向自阵列区R1延伸至阶梯区R2中。值得注意的是，第一狭缝12a包括多个第一子狭缝12a1、12a2、12a3、12a4、12a5，其沿着X方向离散配置。另外，存储元件1更包括第一串选择线切割105a，其位于第一子狭缝12a1、12a2、12a3、12a4、12a5之间。也就是说，第一子狭缝12a1、12a2、12a3、12a4、12a5在X方向上被第一串选择线切割105a与部分叠层结构202分隔。在此情况下，第一子狭缝12a1、12a2、12a3、12a4、12a5之间的第一串选择线切割105a与部分叠层结构202可强化整个存储元件1的机械强度，进而减少存储元件1的叠层结构202的弯曲现象。从另一角度来看，第一子狭缝12a1、12a2、12a3、12a4、12a5与其之间的第一串选择线切割105a可视为一种隔离结构，以分隔第一组垂直通道结构VC1与第二组垂直通道结构VC2。在一些实施例中，所述隔离结构(包括沿着X方向交替排列的第一子狭缝12a1、12a2、12a3、12a4、12a5与第一串选择线切割105a)自阵列区R1延伸至阶梯区R2中。在本实施例中，第一串选择线切割105a至少延伸超过阶梯区R2中的第一行(first column)接触窗(未绘示)。
在一些实施例中，第二狭缝12b分别配置在第一组垂直通道结构VC1的第一侧(例如上侧)与第二组垂直通道结构VC2的相对于第一侧的第二侧(例如下侧)。具体来说，第二狭缝12b亦贯穿叠层结构202以暴露出衬底100(如图2I所示)。如图1所示，第二狭缝12b沿着X方向自阵列区R1连续延伸至阶梯区R2中。
另外，存储元件1更包括第二串选择线切割105b与第三串选择线切割105c。如图1所示，第二串选择线切割105b沿着X方向自阵列区R1延伸至阶梯区R2中，以将第一组垂直通道结构VC1分成两个第一群组G1。在一些实施例中，每一个第一群组G1具有相同数量的垂直通道结构120。在本实施例中，第二串选择线切割105b至少延伸超过阶梯区R2中的第一行接触窗(未绘示)。相似地，第三串选择线切割105c沿着X方向自阵列区R1延伸至阶梯区R2中，以将第二组垂直通道结构VC2分成两个第二群组G2。在一些实施例中，每一个第二群组G2具有相同数量的垂直通道结构120。在本实施例中，第三串选择线切割105c至少延伸超过阶梯区R2中的第一行接触窗(未绘示)。
在本实施例中，第一狭缝12a是沿着X方向不连续地延伸；而第二狭缝12b则是沿着X方向连续地延伸。因此，第二狭缝12b的长度L2大于第一子狭缝12a1、12a2、12a3、12a4、12a5的长度L1总合。另外，第一子狭缝12a1、12a2、12a3、12a4、12a5的长度L1总合与第二狭缝12b的长度L2的比可介于0.35至0.9之间。虽然图1所绘示的第一子狭缝12a1、12a2、12a3、12a4、12a5具有相同的长度L1，但本发明不以此为限。在其他实施例中，第一子狭缝12a1、12a2、12a3、12a4、12a5亦可具有不同的长度且彼此可相距不同间距。
图2A至图2I是沿着图1的切线A-A的制造流程剖面示意图。图3是沿着图1的切线B-B的剖面示意图。
请参照图2A，存储元件10(如图1所示)的制造方法如下。首先，提供衬底100。在一实施例中，衬底100包括半导体衬底，例如是硅衬底。
接着，在衬底100上形成叠层层102。具体来说，叠层层102包括相互叠层的多个第一材料104与多个第二材料106。在一实施例中，第一材料104与第二材料106可以是不同的介电材料。举例来说，第一材料104可以是氧化硅；第二材料106可以是氮化硅。但本发明不以此为限，在其他实施例中，第一材料104可以是氧化硅；第二材料106可以是多晶硅。在一实施例中，第一材料104与第二材料106的数量可以是8层、16层、32层、64层、72层或更多层。
请参照图2B，在最顶层的第二材料106t中形成沿着X方向延伸的多个串选择线切割105。在一些实施例中，串选择线切割105的形成方法包括图案化最顶层的第二材料106t以形成开口；将介电材料填入开口中，其中介电材料覆盖最顶层的第二材料106t；以及进行化学机械抛光(CMP)工艺以暴露出最顶层的第二材料106t。在一些实施例中，串选择线切割105具有与第二材料106不同的介电材料，例如是氧化硅、高介电常数材料(氧化铝)或其组合。
请参照图2C，在叠层层102上形成介电层108。在一些实施例中，介电层108的材料包括与第二材料106不同的介电材料，例如是氧化硅、高介电常数材料(氧化铝)或其组合。接着，在介电层108与叠层层102中形成多个开口10。开口10位于串选择线切割105之间且贯穿叠层层102，从而暴露出衬底100的一部分。在一实施例中，开口10的形成方法包括对介电层108与叠层层102进行图案化工艺。为了使叠层层102中最底层被完全移除，因此，在进行所述图案化工艺时会移除部分衬底100。在此情况下，如图2C所示，开口10的底面可低于衬底100的顶面。
请参照图2C与图2D，在外露于开口10的衬底100上选择性外延生长外延层110。在一实施例中，外延层110的材料可源自于衬底100，例如是外延硅。外延层110可增加导电面积，以降低电阻值。虽然图2D所绘示的外延层110的顶面高于衬底100的顶面，但本发明不以此为限。在其他实施例中，外延层110的顶面亦可低于或等于衬底100的顶面。
接着，在开口10中形成电荷存储结构112。详细地说，在衬底100上形成电荷存储材料(未绘示)。所述电荷存储材料共形地覆盖介电层108的顶面、叠层层102的侧壁以及外延层110的顶面。之后，进行刻蚀工艺，以移除外延层110的顶面上以及介电层108的顶面上的电荷存储材料，使得电荷存储结构112以类似间隙壁形式形成在介电层108与叠层层102中的开口10的侧壁上。在一实施例中，电荷存储结构112可以是氧化物层/氮化物层/氧化物层(ONO)的复合层。在一实施例中，所述刻蚀工艺包括非等向性刻蚀工艺，例如是反应性离子刻蚀(RIE)工艺。
请参照图2E，在衬底100上形成第一通道材料116。第一通道材料116共形地覆盖外延层110的顶面、电荷存储结构112的表面以及介电层108的顶面。在一实施例中，第一通道材料116包括半导体材料，其可例如是多晶硅。第一通道材料116的形成方法例如是化学气相沉积法(CVD)。
请参照图2E与图2F，在开口10中形成介电柱115。介电柱115填充开口10，且介电柱115的顶面可低于介电层108的顶面。也就是说，介电柱115并未填满整个开口10。在一实施例中，介电柱115的材料包括旋涂式介电质(SOD)。之后，于介电柱115上形成第二通道材料118，以覆盖介电柱115的顶面并延伸覆盖至介电层108的顶面。接着，图案化第二通道材料118与第一通道材料116，以形成垂直通道结构120。如图2F所示，垂直通道结构120包括介电柱115以及由第一通道材料116与第二通道材料118所构成的通道层114，其中通道层114包封介电柱115。电荷存储结构112环绕垂直通道结构120的侧壁。在一实施例中，第二通道材料118包括半导体材料，其可例如是多晶硅。第二通道材料118的形成方法例如是CVD。
请参照图2F与图2G，在衬底100上形成介电层122，以覆盖介电层108的顶面以及垂直通道结构120的顶面。在一实施例中，介电层122包括但不限于氧化硅，其形成方法例如是CVD。在形成介电层122之后，于相邻两个垂直通道结构120之间的叠层层102中形成狭缝12。狭缝12贯穿介电层122、108以及叠层层102，且暴露出衬底100的一部分。为了使叠层层102中最底层被完全移除，因此，在形成狭缝12时会移除部分衬底100。在此情况下，狭缝12的底面可低于衬底100的顶面。对应于俯视图1，狭缝12包括第一狭缝12a与第二狭缝12b。第一狭缝12a包括沿着X方向离散配置的多个第一子狭缝12a1、12a2、12a3、12a4、12a5。第一子狭缝12a1、12a2、12a3、12a4、12a5将原本沿着X方向连续延伸的串选择线切割105分隔成多个第一串选择线切割105a，如图1所示。在一些实施例中，第一子狭缝12a1、12a2、12a3、12a4、12a5可横向暴露出第一串选择线切割105a。由于串选择线切割105的部分位置已被第一狭缝12a取代，因此，图2G的剖面中并未示出第一串选择线切割105a。在此情况下，图2G的剖面中所示的串选择线切割105则可视为第二串选择线切割105b与第三串选择线切割105c。如图1所示，第二串选择线切割105b与第三串选择线切割105c自阵列区R1连续延伸至阶梯区R2中。
请参照图2G与图2H，进行刻蚀工艺，移除第二材料106，以在第一材料104之间形成多个空隙16。空隙16横向暴露出电荷存储结构112的部分侧壁。也就是说，空隙16是由第一材料104与电荷存储结构112所定义的。在一实施例中，所述刻蚀工艺可以是湿法刻蚀工艺。举例来说，当第二材料106为氮化硅，所述刻蚀工艺可以是使用含有磷酸的刻蚀液，并将所述刻蚀液倒入狭缝12中，从而移除第二材料106。由于所述刻蚀液对于第二材料106具有高刻蚀选择性，因此，第二材料106可被完全移除，而第一材料104与电荷存储结构112未被移除或仅少量移除。值得注意的是，由于串选择线切割105的材料与第二材料106具有不同刻蚀选择性，因此，串选择线切割105亦未被移除或仅少量移除。在此情况下，如图2H所示，第二串选择线切割105b与第三串选择线切割105c皆外露于空隙16。
请参照图2H与图2I，在空隙16中形成导体层126。在一实施例中，导体层126的形成方法包括在衬底100上形成导体材料(未绘示)。所述导体材料填入空隙16中且覆盖第一材料104的侧壁与介电层108、122的侧壁。之后，进行刻蚀工艺，以移除第一材料104的侧壁与介电层108、122的侧壁上的导体材料。为了使第一材料104的侧壁与介电层108、122的侧壁上的导体材料被完全移除，因此，在进行所述刻蚀工艺时会移除空隙16中的部分导体材料。在此情况下，如图2I所示，所形成的导体层126的侧壁126s会内凹于第一材料104的侧壁104s。在一实施例中，导体层126的材料包括金属、势垒金属、多晶硅或其组合，其形成可以是CVD或物理气相沉积法(PVD)。
请参照图2I与图3，本实施例的存储元件1包括：衬底100、叠层结构202、垂直通道结构120以及电荷存储结构112。叠层结构202配置在衬底100上。叠层结构202包括沿着Z方向交替叠层的多个第一材料(可例如是介电层)104与多个导体层126。垂直通道结构120贯穿叠层结构202。电荷存储结构112环绕垂直通道结构120的侧壁。在一实施例中，存储元件1可以是环绕式栅极(gate-all-around，GAA)存储元件。也就是说，导体层126可视为栅极或是字线，而垂直通道结构120可视为电流通道。在替代实施例中，存储元件1可以是NAND存储元件。
在一些实施例中，最顶层的导体层126t可用以当作串选择线(String SelectLine，SSL)。串选择线SSL可与选择晶体管电性连接，以控制其环绕的垂直通道结构120的开关。虽然图2I与图3仅绘示出一层串选择线SSL，但本发明不以此为限。在其他实施例中，最顶层的导体层126t及其下方的导体层126皆可用以当作串选择线。值得注意的是，第一串选择线切割105a、第二串选择线切割105b以及第三串选择线切割105c皆内埋在串选择线SSL中，以将串选择线SSL分隔成4个串选择线SSL1、SSL2、SSL3、SSL4，如图3所示。图3是沿着图1的切线B-B的剖面示意图。在此情况下，串选择线SSL1、SSL2、SSL3、SSL4彼此电性隔离。详细地说，串选择线SSL1环绕垂直通道结构120a并用以控制垂直通道结构120a的开关。相似地，串选择线SSL2环绕垂直通道结构120b并用以控制垂直通道结构120b的开关；串选择线SSL3环绕垂直通道结构120c并用以控制垂直通道结构120c的开关；而串选择线SSL4环绕垂直通道结构120d并用以控制垂直通道结构120d的开关。如图1与图3所示，由于第一子狭缝12a1、12a2、12a3、12a4、12a5之间具有第一串选择线切割105a与部分叠层结构202，其可强化第二狭缝之间的整个存储元件1的机械强度，进而减少存储元件1的叠层结构202的弯曲现象。此外，在一些实施例中，最底层的导体层126b可用以当作接地选择线(Ground Select Line，GSL)，以与接地晶体管电性连接。
图4是依照本发明第二实施例的一种存储元件的俯视示意图。
请参照图4，第二实施例的存储元件2与第一实施例的存储元件1相似。上述两者主要的不同之处在于：存储元件2包括第三组垂直通道结构VC3、第四组垂直通道结构VC4、第三狭缝12c以及第四狭缝12d。第一组垂直通道结构VC1、所述第二组垂直通道结构VC2、第三组垂直通道结构VC3以及第四组垂直通道结构VC4沿着Y方向排列。在一些实施例中，第三组垂直通道结构VC3与第四组垂直通道结构VC4亦包括多个垂直通道结构120。垂直通道结构120贯穿叠层结构202以与衬底100接触。
如图4所示，第三狭缝12c配置在第二组垂直通道结构VC2与第三组垂直通道结构VC3之间，且贯穿叠层结构202以暴露出衬底100。第四狭缝12d配置在第三组垂直通道结构VC3与第四组垂直通道结构VC4之间，且贯穿叠层结构202以暴露出衬底100。第三狭缝12c与第四狭缝12d皆沿着X方向自阵列区R1延伸至阶梯区R2中。值得注意的是，第三狭缝12c包括沿着X方向离散配置多个第三子狭缝，且第六串选择线切割105f位于第三子狭缝之间。第四狭缝12d亦包括沿着X方向离散配置多个第四子狭缝，而第七串选择线切割105g位于第四子狭缝之间。在此情况下，第三子狭缝之间的第六串选择线切割105f与部分叠层结构202以及第四子狭缝之间的第七串选择线切割105g与部分叠层结构202可更进一步地强化整个存储元件2的机械强度，进而减少存储元件2的叠层结构202的弯曲现象。虽然图4所绘示的第一串选择线切割105a、第六串选择线切割105f以及第七串选择线切割105g是彼此相应的，但本发明不以此为限。在其他实施例中，第一串选择线切割105a、第六串选择线切割105f以及第七串选择线切割105g亦可交错配置。
此外，存储元件2更包括第四串选择线切割105d与第五串选择线切割105e。第四串选择线切割105d沿着X方向延伸以将第三组垂直通道结构VC3分成两个第三群组G3。第五串选择线切割105e沿着X方向延伸以将第四组垂直通道结构VC4分成两个第四群组G4。每一个第三群组G3或是每一个第四群组G4具有相同数量的垂直通道结构120。
综上所述，本发明实施例将连续延伸的第一狭缝替换成沿着X方向离散配置的多个第一子狭缝。在高高宽比的叠层结构的情况下，第一子狭缝之间的第一串选择线切割与部分叠层结构可强化整个存储元件的机械强度，以在一连串的工艺(例如湿法刻蚀工艺、膜沉积工艺以及热工艺等)期间减少叠层结构的弯曲现象，进而提升存储元件的良率与可靠度。另外，第一子狭缝与其之间的第一串选择线切割可视为一种隔离结构，以电性分隔第一组垂直通道结构与第二组垂直通道结构，进而增加存储元件操作的弹性。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种存储元件，包括：
叠层结构，配置在衬底上；
第一组垂直通道结构与第二组垂直通道结构，沿着Y方向排列，且贯穿所述叠层结构以与所述衬底接触；以及
第一狭缝，配置在所述第一组垂直通道结构与所述第二组垂直通道结构之间，且贯穿所述叠层结构以暴露出所述衬底，其中所述第一狭缝包括多个第一子狭缝，其沿着X方向离散配置。
2.根据权利要求1所述的存储元件，其中所述衬底包括阵列区与阶梯区，所述第一组垂直通道结构与所述第二组垂直通道结构配置在所述阵列区的所述衬底上。
3.根据权利要求2所述的存储元件，更包括：第一串选择线切割，位于离散的所述多个第一子狭缝之间。
4.根据权利要求3所述的存储元件，其中所述第一串选择线切割至少延伸超过所述阶梯区中的第一行接触窗。
5.根据权利要求3所述的存储元件，其中所述叠层结构包括沿着Z方向交替叠层的多个导体层与多个介电层，最顶层的导体层为串选择线以控制所述第一组垂直通道结构与所述第二组垂直通道结构开关。
6.根据权利要求5所述的存储元件，更包括：
第二串选择线切割，内埋在所述串选择线中，且沿着所述X方向延伸以将所述第一组垂直通道结构分成两个第一群组；以及
第三串选择线切割，内埋在所述串选择线中，且沿着所述X方向延伸以将所述第二组垂直通道结构分成两个第二群组。
7.根据权利要求2所述的存储元件，更包括：
两个第二狭缝分别配置在所述第一组垂直通道结构的第一侧与所述第二组垂直通道结构的相对于所述第一侧的第二侧，且贯穿所述叠层结构以暴露出所述衬底，其中所述两个第二狭缝分别沿着所述X方向自所述阵列区连续延伸至所述阶梯区中。
8.根据权利要求7所述的存储元件，其中所述多个第一子狭缝的长度总合与所述两个第二狭缝中的一者的长度的比介于0.35至0.9之间。
9.根据权利要求1所述的存储元件，更包括：
第三组垂直通道结构与第四组垂直通道结构，与所述第一组垂直通道结构与所述第二组垂直通道结构沿着所述Y方向排列，且贯穿所述叠层结构以与所述衬底接触；以及
第三狭缝，配置在所述第二组垂直通道结构与所述第三组垂直通道结构之间，且贯穿所述叠层结构以暴露出所述衬底，其中所述第三狭缝包括多个第三子狭缝，其沿着所述X方向离散配置。
10.一种存储元件，包括：
叠层结构，配置在衬底上；
第一组垂直通道结构与第二组垂直通道结构，沿着Y方向排列，且贯穿所述叠层结构以与所述衬底接触；
第一隔离结构，配置在所述第一组垂直通道结构与所述第二组垂直通道结构之间，其中所述第一隔离结构包括沿着X方向交替排列的多个子狭缝与多个串选择线切割；以及
第二隔离结构配置在所述第一组垂直通道结构的第一侧，且贯穿所述叠层结构以暴露出所述衬底，其中所述第二隔离结构沿着所述X方向连续延伸，且所述第二隔离结构的长度大于所述多个子狭缝的长度总合。
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