CN1134891C - 随机信号发生器 - Google Patents

Abstract

本发明涉及一种随机信号发生器(10)，它包括用于将电子噪音(N，N1，N2)转换为逻辑信号(RS)的装置(11，12，13)，逻辑信号的值依赖电子噪音(N)的随机波动。根据一个实施例，该发生器(10)至少包括两个具有初始平衡时间常数(T)的延迟线(11，12)。这两个延迟线(11，12)在其输入端接收参考脉冲信号(Hr)，及至少一个延迟线(11，12)接收引起其时间常数(T)波动(Δt)的电子噪音(N1，N2)。两个脉冲信号(S1，S2)之间的时滞由电路(13)检测，以输出一个逻辑信号(RS)，其值是两个脉冲信号(S1，S2)之间相对位移的函数。有利地，电子噪音(N1，N2)是在接地面的两个点(GND1，GND2)上或在电源面的两个点(PV1，PV2)上提取的差分噪音。

Description

随机信号发生器

本发明涉及一种随机信号发生器。

在电子领域中，尤其在芯片卡领域中，往往需要设置一个装置，它能够产生随机逻辑信号、即包括具有“1”或“0”的位的随机序列的信号。

例如，在芯片卡阅读器的传统鉴别程序中，芯片卡发送一个上述类型的、譬如包括16或32位的随机信号或“ALEA”给阅读器。芯片卡通过具有密钥Ks的鉴别函数Fks计算随机转换结果R＝Fks(ALEA)。终端本身执行相同计算并向卡回送一个结果R’。如果结果R及R’相同，卡将视终端为通过鉴别的并同意进行所请求的交易。

在现有技术中，一些有线的随机信号发生器具有包括有限数目内部状态的逻辑机(单元自动装置)。例如，其涉及移位寄存器，它的一些位通过异或门送回输入端。根据一个初始内部状态，借助时钟信号启动逻辑机，并在每个时钟脉冲时抽取逻辑机的一个内部位。

这些逻辑机的缺点是，它们通常具有由它们产生的位序的高重复率，以及涉及“1”和“0”输出的统计偏差。为了克服该缺点，必须设计具有很大数目内部状态的逻辑机，理论上，理想的是逻辑机具有无限数目的内部状态。但是，这种方案与对随机信号发生器简单化、低成本及低损耗的要求背道而驰。

此外，公知了使用电子噪音作为随机信号源的随机信号发生器。事实上，电子噪音由于其特性实际是随机的。另外，由于在电子元件中的热电子扰动及晶体管开关噪音，在所有电子电路中存在噪音。因此，易于实现电子噪音源，例如，借助电子元件，或更简单地，提取在电路内部存在的电子噪音。

图1概要地表示根据电子噪音源N工作的一个传统的随机信号发生器1。该发生器1包括一个理论增益无限大的比较器2，在其正输入端接收电子噪音N及在其负输入端接收一个参考电压。比较器2的输出端输出一个随机逻辑信号RS。信号RS被施加于一个采样电路3，后者与时钟信号Hs同步地输出随机信号RSs。电路3例如是一个由时钟Hs的前沿触发的S-C触发器。同步触发器3从其输入端S(置位)接收信号RS及通过反相门从其输入端C(清除)接收反相信号/RS。信号RSs从S-C触发器的输出端Q提取。

图2表示发送器1的信号RS，Hs和RSs，及图3噪音N相对参照电压Vref的波动。信号RS在逻辑值0及逻辑值1(放大器的饱和电压)之间作为噪音N的幅值相对参考电压的函数随机地振荡。由于噪音N实际上是随机的，信号RS同样是随机的。在时针Hs的每个前沿时，同步信号RSs复制信号RS的值并保持该值直到下一时针前沿为止。信号RSs也是与时针Hs同步的一个随机位序，例如图2中所示的位序“11010110001”。

实践表明，图1中的发生器1具有各种缺点，一方面是比较器2的电损耗，另一方面是对作为温度函数出现在放大器2中的电压偏差的补偿困难。如图4所示，这些偏差在放大器2中引起噪音N相对参考电压Vref的移动，由此使信号RS处于被锁定在值1或0上。

专利申请FR 2 390 047描述了一种随机信号发生器，其中将电子噪音的幅值与一参考电压相比较，以产生一个具有随机脉冲宽度的逻辑信号。其工作原理与刚描述的相一致。

因此，本发明的目的是提供一种将电子噪音转换为随机逻辑信号的装置，它具有高的工作稳定性及对温度的敏感性小。

本发明的一个更具体的目的是该装置具有低的电损耗及实施起来简单。

为了达到该目的，本发明的构思是：将电子噪音转换为来自同一参考脉冲信号的两个脉冲信号的时滞，然后将该时滞转换为一个逻辑信号。

专利US 4 183 088描述一个包括14个随机发生器的随机信号发生器，它们的输出施加到一个移位寄存器的14个输入端。该移位寄存器的内容即随机位逐位地与一个参考移位寄存器的内容相比较，以产生随机信号。这14个随机发生器中每个的工作相应于前述的原理。其工作还具有一个比较脉冲信号的步骤，但该脉冲信号不是来自于同一参考脉冲信号。

于是，实质上，本发明提供了一种随机信号发生器，它被设计用于将电子噪音转换为逻辑信号，逻辑信号的值依赖电子噪音的随机波动，该随机信号发生器包括：用于至少将一个电子噪音转换为来自同一参考脉冲信号的至少两个脉冲信号的时滞的装置，及用于输出逻辑信号的装置，该逻辑信号的值是两个脉冲信号相对滞后的函数。

根据一个实施例，用于至少转换一个电子噪音的装置至少包括：两个具有初始平衡时间常数的延迟线，在其输入端接收参考脉冲信号；及一个至少将一个电子噪音注入至少一个延迟线，以使其时间常数波动的装置。

根据一种实施例，延迟线包括级联的逻辑门，及至少一个延迟线的至少一个逻辑门接收引起其转换时间常数波动的电子噪音。

根据一种实施例，电子噪音被施加在逻辑门的接地端子或电源端子上。

根据一种实施例，电子噪音被施加在与逻辑门连接的缓冲电容器的接地端子或电源端子上。

有利地，电子噪音是在接地面的两个点上提取的差分噪音。

有利地，电子噪音是在电源面的两个点上提取的差分噪音。

根据一种实施例，该发生器包括至少两个不同的振荡器，以提供两个不相干的振荡信号，这些振荡信号作为互补噪音被注入到延迟线中。

根据一种实施例，一个延迟线的输出端通过逻辑门被连接到其输入端，以形成输出参考脉冲信号的振荡器。

根据一种实施例，该发生器包括用于以同步信号速度采样逻辑信号的装置。

本发明的这些及其它的特征和优点在以下参照附图对根据本发明的随机信号发生器各实施例的说明中将会更详细地阐明，这些实施例的说明是以非限制性方式给出的，附图为：

-图1是已被描述的传统随机发生器的电子电路图；

-图2表示已被描述的图1的发生器中出现的信号；

-图3及4表示已被描述施加于图1中发生器的电子噪音及参考电压；

-图5以框图形式表示根据本发明的随机发生器；

-图6表示图5的发生器中出现的各种信号；

-图7至10表示图5中以框图形式所示的根据本发明的延迟线的

实施例；

-图11是图5的发生器中一个单元的电路图。

图5表示根据本发明的随机信号RS的发生器10。如上面已指出的，本发明的构思是将电子噪音转换为来自同一参考脉冲信号的两个脉冲信号的时滞，然后将该时滞转换为一个逻辑信号。

于是，发生器10包括两个延迟线11和12，它们在其输入端接收参考脉冲信号Hr，及各自输出一个对信号Hr的延迟时间为T的信号S1，S2。起初，延迟线11，12是平衡的并各具有相同的时间常数T。因此，通常，信号S1及S2是同步的并以相同延时T复制信号Hr。根据本发明，将噪音N注入到至少一个延迟线、如延迟线12中，以致对其时间常数修改了一个随机值Δt，根据噪音的幅值该值为正或负。

由于在延迟线12中注入噪音N而产生位移的脉冲信号S1，S2被分别传送到电路13的输入端IN1，IN2。电路13在其输出端OUT上输出一个逻辑信号RS，该信号的瞬时值是信号S1，S2位移方向的函数。作为选择，然后随机信号RS由S-C类触发器14以时钟信号Hs的速率采样，该触发器的输出端Q输出同步随机信号RSs，或alea。

随机信号发生器10的工作用图6来描述，该图表示信号Hr，S1，S2，RS，Hs及RSs。可以看到，信号S2由延迟线12(受到噪音)输出，及有时对信号S1超前+Δt，有时对其滞后-Δt。电路13在每次接收到信号S1或S2的一个脉冲时被触发。当在脉冲S1以前接收到脉冲S2时，电路13将其输出端OUT置1(信号RS)。当在脉冲S2以前接收到脉冲S1时，电路13将其输出端OUT置0。因此，信号RS是其值取决于信号S1，S2位移方向的随机信号。同步信号RSs在采样时钟Hs的每个前沿上复制信号RS。

现在将参照图7至9来描述延迟线11，12的一个简单实施例及在至少一个延迟线中注入噪音的例子。

在图7中，延迟线11及12各分别包括两个级联的反相器门20，21及22，23，并为严格相同的。在制造工艺的限制上，门20和门22严格相同，及门21和门23严格相同。门20的输出端连接在缓冲电容器24的一个端子上，该电容器的另一端子连接到地。该电容器24附加于门20的输出寄生电容器并可以校正延迟线11的时间常数T。延迟线12的门22的输出端设有一个与电容器24严格相同的缓冲电容器25。门20至23由取自供电平面上同一点PV1的电压Vcc供电，并连接到接地平面的同一接地点GND1。电容器24的接地端子连接到接地点GND1，而电容器25的接地端子连接到取自接地平面另一处的接地点GND2。

根据本发明，差分电子噪音N1被注入到电容器25的接地端子。在这里，噪音N1等于接地点GND2及GND1之间的电压差，并引起两个延迟线11，12的时间常数的随机不平衡。延迟线11，12的输出端上的脉冲信号S1，S2出现随机位移，如图6所示。

注入噪音的另一例子被表示在图8上。在该图上，除延迟线12的门23外所有的元件被连接在接地点GND1上，门23的接地端子连接到接地点GND2。因此，这里差分噪音N1被注入到门23的接地点，并随机地改变了该门的低(转换到0)转换阈值电压VTN23。该阈值电压VTN23的随机改变表现为延迟线12时间常数的随机不平衡。此外，所有逻辑门的电源端子连接在供电平面的点PV1，但门20除外，其电源端子连接取自供电平面另一处的另一供电点PV2上。因此，差分噪音N2被注入到门20的供电点，并随机地改变了该门的高(转换到1)转换阈值电压VTP20，这就导致延迟线11及12之间附加的延时不平衡。

根据图9所示的实施例，将刚才描述的噪音N1及N2的注入相组合。并且，门23及电容25的接地端子接收噪音N1，而门20的电源端子接收噪音N2。此外，电容26并联地附加在延迟线11的电容24上及电容27并联地附加在延迟线12的电容25上。电容26及27相同，但在它们的接地端子上接收由具有不同固有频率的不同振荡器OSC1，OSC2输出的振荡信号H1，H2。因此，信号H1将附加噪音N3注入延迟线11，及信号H2将附加噪音N4注入延迟线12。所产生的差分噪音是一个非随机的周期性噪音，但它具有足够长的周期时间(两个振荡器OSC1，OSC2固有频率的倍数)。

实际上，根据本发明的延迟线可为各种另外实施变型及改进的对象。尤其是，虽然为了简化说明起见，在图7至9上所示的延迟线11，12仅包括两个级联的反相器门，但显然，该数目可以增大及可根据所需获得的时间常数及逻辑门的转换特性来选择。此外，可以设置多个噪音注入点。

此外，应该指出，借助逻辑门、尤其是CMOS门来实现延迟线11，12，可以使根据本发明的发生器10的损耗得以控制。例如，在其输出端连接电容24，26及25，27的门20和22可借助低输出功率的电流发生器28，29被供电，如图9所示(也可设计其中包括的PMOS晶体管漏极的尺寸，以便限制转换电流)。并且，由于CMOS门仅在转换时消耗电流，则可在门21及23的输出端及其输入端之间设置作为加速器的PMOS晶体管30，31，如图9所示。

最后，根据图10上所示的一个有利实施例，一个延迟线，这里为延迟线12，其输出通过级联的反相器门32，33，34返回到其输入端。该组合形成一个振荡环OL，它能“就地”地发生施加于延迟线11，12的参考信号Hr。在图10上，延迟线12的输出通过一个受发生器启动信号ACTIV驱动的NAND门32及两个反相器门33，34返回到输入端。振荡环的反相器门总数目根据传统方式应为奇数。

此外，环OL的一个反相器门的输出端，如门33的输出端可包括一个可变缓冲电容器Cv。该电容器Cv包括相并联的一个电容35及可借助MOS晶体管通过信号A，B，C，D控制转换的电容36至39。这些信号可从集成电路的任何点上提取，例如从地址母线或数据母线、或发生器10的输出端提取。电容Cv的改变将引起振荡环OL的谐振频率的改变。

图11表示图5中电路13的一个实施例。该电路13包括两个存储式反相器50，51，它们的输入端分别通过两个晶体管52，53接地。参考信号Hr通过一个反相门控制晶体管52，53。反相器50，51的输出端分别驱动S-C类触发器54的输入端S及输入端C。触发器54的输出端Q输出信号RS，及输出端/Q输出反相信号/RS。反相器50的输出端通过两个串联晶体管55，56接地。晶体管55由信号S1控制及晶体管56由反相器51的输出端控制。对称地，反相器51的输出端通过两个晶体管57，58接地。晶体管57由信号S2控制及晶体管58由反相器50的输出端控制。

当反相器50的输出端转换到0时输出端RS转换到1，及当反相器51的输出端转换到0时输出端RS转换到0。在参考信号Hr的每个周期中，通过信号Hr转换到0使反相器50，51的输出端置1，信号Hr导前信号S1，S2的脉冲。在接着的等待周期中，触发器54由此在电路13的输出端上保持信号RS的当前值。然后，如果脉冲S1在脉冲S2之前出现，脉冲S1使晶体管55闭合，反相器50的输出端转换到0，及信号RS转换到1(或保持1，视在先的值而定)。相反地，如果脉冲S2在脉冲S1之前出现，脉冲S2使晶体管57闭合，反相器51的输出端转换到0，及信号RS转换到0(或保持0)。可以看出，该电路的结构是这样的，即存储式反相器50，51的输出端不会同时变到0，晶体管56，58中的一个被输出为0的第一反相器变为不导通。因此，反相器50，51可能的三种状态为：

-“11”：接收到信号Hr到0的脉冲(初始阶段)，

-“01”：在脉冲S2之前接收到脉冲S1，或

-“10”：在脉冲S1之前接收到脉冲S2，

并分别对应于：保持信号RS的在先值，信号RS转换到(或保持)1，信号RS转换到(或保持)0。

本领域的技术人员可清楚地看到，对本发明易于作出各种实施变型及改进。尤其是，实际上，存在着用于在无电子噪音情况下获得对称性极佳的延迟线的各种方法。这些方法涉及本领域的技术人员的技术知识，为简明起见，不再描述。此外，可注意到，能设置多对并列延迟线，每对具有各自的振荡环或一个公共振荡环，以便按时钟速度输出包括多个并行位的随机字。此外，虽然已公开的根据本发明的延迟线是作为逻辑门构成的，但显然，这些延迟线可用各种其它公知方式实现。最后，应该指出，根据本发明的随机发生器由于其简单及电流损耗低，特别适用于芯片卡的集成电路，尤其适用于由电磁感应供电及具有弱能源的无触点芯片卡的集成电路。

Claims (9)

1.随机信号发生器，它被设置用于将电子噪音转换为逻辑信号，该逻辑信号的值依赖电子噪音的随机波动，其特征在于它包括：

a)用于至少将一个电子噪音转换为来自同一参考脉冲信号的至少两个脉冲信号的时滞的电路，所述用于转换的电路包括：

-至少两个具有初始平衡时间常数的延迟线，在其输入端接收所述参考脉冲信号；以及

-将至少一个电子噪音注入至少一个延迟线，以使其时间常数波动的电路，以及

b)具有触发器功能的电路，用于输出逻辑信号，该逻辑信号的值是两个脉冲信号相对滞后的函数。

2.根据权利要求1的发生器，其中：

-延迟线包括级联的逻辑门，及

-至少一个延迟线的至少一个逻辑门接收引起其转换时间常数波动的电子噪音。

3.根据权利要求2的发生器，其中电子噪音被施加在逻辑门的接地端子或电源端子上。

4.根据权利要求2的发生器，其中电子噪音被施加在与逻辑门输出端连接的缓冲电容器的接地端子上。

5.根据权利要求1的发生器，其中电子噪音是在接地面的两个点上提取的差分噪音。

6.根据权利要求1的发生器，其特征在于：电子噪音是在电源面的两个点上提取的差分噪音。

7.根据权利要求1的发生器，其特征在于：该发生器包括至少两个不同的振荡器，以提供两个不相干的振荡信号，这些振荡信号作为互补噪音被注入到延迟线中。

8.根据权利要求1的发生器，其特征在于：一个延迟线的输出端通过逻辑门被连接到其输入端。

9.根据权利要求1的发生器，其中该发生器包括用于以同步信号速度采样逻辑信号的电路。

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