CN113487997A - 像素电路及其驱动方法、显示装置 - Google Patents

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Abstract

本公开实施例提供一种像素电路，包括：电流控制模块，被配置为在第一扫描信号端的控制下，向第一节点提供驱动电信号；依次串联连接的n个待驱动元件，第一个待驱动元件的第一极与第一节点连接，第n个待驱动元件的第二极与第二电源端连接；与n个待驱动元件一一对应且并联连接的n个灰阶控制模块，第i个灰阶控制模块分别与第i子像素数据信号端、第二扫描信号端连接，n个灰阶控制模块被配置为在第二扫描信号端的控制下，基于n个子像素数据信号端，控制各个待驱动元件的导通时间长度；或者，控制流经各个待驱动元件的电流。这样的像素电路，大大降低了一个像素的电流，降低了显示装置的功耗，提升了产品竞争力。

Description

像素电路及其驱动方法、显示装置
技术领域
本公开涉及但不限于显示技术领域，尤其涉及一种像素电路及其驱动方法、显示装置。
背景技术
发光二极管(LED)包括微型发光二极管(Micro LED)和次毫米发光二极管(MiniLED)。在发光二极管(LED)显示产品中，尤其是玻璃基Mini LED和Micro LED显示产品，需要解决低灰色彩均一性、低灰闪烁以及灰度等级等显示效果问题。相关技术中，通常采用电流+时长控制的方式来实现像素驱动，高灰阶时采用电流控制，低灰阶时采用时长控制。但是，现有的像素电路，背板中薄膜晶体管功耗占比在50％以上，导致整体模组功耗偏高，产品竞争力下降。
发明内容
本公开实施例提供一种像素电路及其驱动方法、显示装置，以解决或缓解现有技术中的一项或更多项技术问题。
作为本公开实施例的第一个方面，本公开实施例提供一种像素电路，包括：
电流控制模块，分别与第一电源端、第一数据信号端、第一扫描信号端和第一节点，被配置为在第一扫描信号端的控制下，基于第一电源端的信号和第一数据信号端的数据信号，向第一节点提供驱动电信号；
待驱动单元，包括n个待驱动元件，n个待驱动元件依次串联连接，第一个待驱动元件的第一极与第一节点连接，第n个待驱动元件的第二极与第二电源端连接，n为大于1的正整数；
n个灰阶控制模块，与n个待驱动元件一一对应且并联连接，第i个灰阶控制模块分别与第i子像素数据信号端、第二扫描信号端连接，n个灰阶控制模块被配置为在第二扫描信号端的控制下，基于n个子像素数据信号端，在驱动电信号由第一节点传输至第二电源端的过程中，控制各个待驱动元件的导通时间长度；或者，控制流经各个待驱动元件的电流，其中，i为1,2，…，n。
在一些可能的实现方式中，n个灰阶控制模块包括n个时间控制模块，n个时间控制模块与n个待驱动元件一一对应且并联连接，第i个时间控制模块分别与第i子像素数据信号端、第二扫描信号端和时间控制信号端连接，n个时间控制模块被配置为在第二扫描信号端的控制下，基于n个子像素数据信号端的数据信号和时间控制信号端的信号，在驱动电信号由第一节点传输至第二电源端的过程中，控制各待驱动元件的导通时间长度。
在一些可能的实现方式中，时间控制信号端被配置为输出脉冲宽度调制信号，脉冲宽度调制信号包括呈斜坡的下降沿和/或呈斜坡的上升沿。
在一些可能的实现方式中，时间控制模块包括第一写入子模块、自举子模块和开关子模块；
第一写入子模块，分别与第i子像素数据信号端、第二扫描信号端和第二节点连接，被配置为在第二扫描信号端的控制下，向第二节点提供第i子像素数据信号端的数据信号；
自举子模块，分别与第二节点和时间控制信号端连接，第二节点的电位在自举子模块的自举作用下，基于时间控制信号端的信号而改变；
开关子模块，分别与第i个待驱动元件的两端以及第二节点连接，被配置为在第二节点的控制下，使得对应的待驱动元件的两端通过开关子模块连接。
在一些可能的实现方式中，时间控制模块包括以下中至少一项：
第一写入子模块包括第九晶体管，第九晶体管的栅极与第二扫描信号端连接，第九晶体管的第一极与第i子像素数据信号端连接，第九晶体管的第二极与第二节点连接；
自举子模块包括自举电容，自举电容的第一极板与第二节点连接，自举电容的第二极板与时间控制信号端连接；
开关子模块包括第八晶体管，第八晶体管的栅极与第二节点连接，第八晶体管的第一极和第二极分别与第i个待驱动元件的第一极和第二极连接。
在一些可能的实现方式中，n个灰阶控制模块包括n个电流调节模块，n个电流调节模块与n个待驱动元件一一对应且并联连接，第i个电流调节模块与第i子像素数据信号端连接，n个电流调节模块被配置为基于n个子像素数据信号端的数据信号，在驱动电信号由第一节点传输至第二电源端的过程中，调节流经各待驱动元件的电流。
在一些可能的实现方式中，电流调节模块包括第三写入子模块、调节子模块和第二存储子模块；
第三写入子模块分别与第i子像素数据信号端、第二扫描信号端和第六节点连接，被配置为在第二扫描信号端的控制下，向第六节点提供第i子像素数据信号端的数据信号；
调节子模块分别与第六节点以及第i个待驱动元件的两端连接，被配置为基于第六节点的数据信号调节流经调节子模块的电流；
第二存储子模块分别与第六节点和第一电源端连接，被配置为存储第六节点的数据电压。
在一些可能的实现方式中，电流调节模块包括以下中至少一个：
第三写入子模块包括第十晶体管，第十晶体管的栅极与第二扫描信号端连接，第十晶体管的第一极与第i子像素数据信号端，第十晶体管的第二极与第六节点连接；
调节子模块包括第十一晶体管，第十一晶体管的栅极与第六节点连接，第十一晶体管的第一极和第二极分别与第i个待驱动元件的两端连接；
第二存储子模块包括第二存储电容，第二存储电容的第一极板与第六节点连接，第二存储电容的第二极板与第一电源端连接。
在一些可能的实现方式中，像素包括m个待驱动元件，m为大于2的正整数，n小于m。
在一些可能的实现方式中，电流控制模块还与控制信号端、复位信号端和初始信号端连接，电流控制模块被配置为在第一扫描信号端、控制信号端和复位信号端的控制下，基于第一电源端的信号和第一数据信号端的数据信号，向第一节点提供驱动电信号；
电流控制模块包括：
复位子模块，分别与初始信号端、第一节点、第三节点和复位信号端连接，被配置为在复位信号端的控制下，向第一节点和第三节点提供初始信号端的初始信号；
第二写入子模块，分别与第一数据信号端、第一扫描信号端、第四节点、第五节点和第三节点连接，被配置为在第一扫描信号端的控制下，向第三节点提供第一数据信号端的数据信号；
第一存储子模块，分别与第三节点和第一电源端连接，被配置为存储第三节点的数据信号；
驱动子模块，分别与第三节点、第四节点和第五节点连接，被配置为在第三节点的控制下，基于第四节点的电信号向第五节点提供相应的电信号；
开关控制子模块，分别与第一电源端、第四节点、第五节点、第一节点和控制信号端连接，被配置为在控制信号端的控制下，基于第一电源端的电压通过第四节点、驱动子模块和第五节点向第一节点提供驱动电信号。
在一些可能的实现方式中，电流控制模块包括以下中至少一个：
复位子模块包括第六晶体管和第七晶体管，第六晶体管的栅极与复位信号端连接，第六晶体管的第一极与初始信号端连接，第六晶体管的第二极与第三节点连接；第七晶体管的栅极与复位信号端连接，第七晶体管的第一极与初始信号端连接，第七晶体管的第二极与第一节点连接；
第二写入子模块包括第二晶体管和第四晶体管，第二晶体管的栅极与第一扫描信号端连接，第二晶体管的第一极与第一数据信号端连接，第二晶体管的第二极与第四节点连接；第四晶体管的栅极与第一扫描信号端连接，第四晶体管的第一极与第五节点连接，第四晶体管的第二极与第三节点连接；
第一存储子模块包括第一存储电容，第一存储电容的第一极板与第一电源端连接，第一存储电容的第二极板与第三节点连接；
驱动子模块包括第三晶体管，第三晶体管的栅极与第三节点连接，第三晶体管的第一极与第四节点连接，第三晶体管的第二极与第五节点连接；
开关控制子模块包括第一晶体管和第五晶体管，第一晶体管的栅极与控制信号端连接，第一晶体管的第一极与第一电源端连接，第一晶体管的第二极与第四节点连接；第五晶体管的栅极与控制信号端连接，第五晶体管的第一极与第五节点连接，第五晶体管的第二极与第一节点连接。
作为本公开实施例的第二方面，本公开实施例提供一种像素电路的驱动方法，适用于本公开实施例中的像素电路，方法包括：
在写数据阶段，向第二节点提供第i子像素数据信号端的数据信号；
在发光阶段，第二节点的电位在自举子模块的自举作用下，基于所时间控制信号端的信号而改变，开关子模块在第二节点的电位的控制下，控制开关子模块的导通时间长度。
作为本公开实施例的第三方面，本公开实施例提供一种像素电路的驱动方法，适用于本公开实施例中的像素电路，方法包括：
在写数据阶段，向第六节点提供第i子像素数据信号端的数据信号；
在发光阶段，基于第六节点的数据信号调节流经调节子模块的电流。
作为本公开实施例的第四方面，本公开实施例提供一种显示装置，包括本公开任一实施例中的像素电路。
本公开实施例的技术方案，n个待驱动元件D依次串联连接，因此，向第一节点提供的驱动电信号例如驱动电流只要大于或等于各个待驱动元件的电流中的最大电流值即可满足各个待驱动元件的需求，并且通过n个灰阶控制模块实现像素的不同灰阶。这样的像素电路，大大降低了一个像素的电流，降低了显示装置的功耗，提升了产品竞争力。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本公开进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本公开的一些实施方式，而不应将其视为是对本公开范围的限制。
图1为相关技术中像素电路的结构示意图；
图2为本公开一实施例中像素电路的结构示意图；
图3为本公开另一实施例中像素电路的结构示意图；
图4为本公开另一实施例中像素电路的结构示意图；
图5为本公开另一实施例中像素电路的结构示意图；
图6为本公开另一实施例中像素电路的结构示意图；
图7为本公开另一实施例中像素电路的结构示意图；
图8为本公开一实施例像素电路的工作时序图；
图9a为本公开另一实施例中像素电路的部分结构示意图；
图9b为本公开另一实施例中像素电路的另一部分结构示意图；
图10为图9a和图9b所示像素电路的工作时序图；
图11为本公开另一实施例中像素电路的结构示意图；
图12为本公开另一实施例中像素电路的结构示意图；
图13为本公开另一实施例中像素电路的结构示意图。
附图标记说明：
10、电流控制模块；11、复位子模块；12、第二写入子模块；13、第一存储子模块；14、开关控制子模块；15、第二写入子模块；20、待驱动单元；30、灰阶控制模块；31、时间控制模块；311、第一写入子模块；312、自举子模块；313、开关子模块；32、电流控制模块；321、第三写入子模块；322、第二存储子模块；323、调节子模块。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本公开的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极(源电极)称为第一极，漏极(漏电极)称为第二极，或者，可以将漏极称为第一极，源极称为第二极。按附图中的形态规定晶体管的中间端为栅极(也可以叫做栅电极)、信号输入端为源极、信号输出端为漏极。本发明实施例所采用的开关晶体管可以为P型开关晶体管或N型晶体管，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止；N型晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位。第一电位和第二电位仅代表该信号的电位有2个状态量，不代表全文中第一电位或第二电位具有特定的数值。本发明实施例中以第一电位为有效电位为例进行说明。
其中，耦接可以包括：两端之间电连接或者两端之间直接连接(如两端之间通过信号线建立连接)。本发明实施例对两端之间的耦接方式不做限定。
图1为相关技术中像素电路的结构示意图。相关技术中，一个像素可以包括三个发光器件R、G、B，三个发光器件R、G、B为并联方式，采用电流控制与时长控制相结合的方式实现不同灰阶。三个发光器件R、G、B并联，也就是说，一个像素由并联的发光器件R、发光器件G和发光器件B组成，每个单独的发光器件由特定电流与时长控制电路结合实现不同灰阶。这样的并联方式，每个像素的像素电流为三个发光器件之和，像素电流较大，导致电压(IR)和功耗较大。
电流控制，即利用电流大小来实现不同灰阶，例如有机发光二极管(OLED)的像素电路中，通过数据电压控制薄膜晶体管转换电流大小来实现不同灰阶。由于LED发光器件尺寸小，低电流下色坐标不稳定，导致低灰表现不一致。
时长控制，是在确保LED发光器件工作在稳定电流条件下，通过控制LED发光时长来实现不同灰阶。
图2为本公开一实施例中像素电路的结构示意图。如图2所示，像素电路可以包括电流控制模块10、待驱动单元20和n个灰阶控制模块30。
电流控制模块10分别与第一电源端VDD、第一数据信号端Data、第一扫描信号端Gate1和第一节点N1，电流控制模块10被配置为在第一扫描信号端Gate1的控制下，基于第一电源端VDD的信号和第一数据信号端Data的数据信号，向第一节点N1提供驱动电信号。
待驱动单元20包括n个待驱动元件D，n个待驱动元件D依次串联连接，第一个待驱动元件D1的第一极与第一节点N1连接，第n个待驱动元件Dn的第二极与第二电源端VSS连接，n为大于1的正整数。
n个灰阶控制模块30与n个待驱动元件D一一对应且并联连接，第i个灰阶控制模块30-i分别与第i子像素数据信号端Data-i、第二扫描信号端Gate2连接，n个灰阶控制模块30被配置为在第二扫描信号端Gate2的控制下，基于n个子像素数据信号端，在驱动电信号由第一节点N1传输至第二电源端VSS的过程中，控制各个待驱动元件D的导通时间长度；或者，控制流经各个待驱动元件D的电流。
本公开实施例的像素电路，n个待驱动元件D依次串联连接，n个灰阶控制模块30与n个待驱动元件D一一对应且并联连接，n个灰阶控制模块30被配置为在第二扫描信号端Gate2的控制下，基于n个子像素数据信号端，在驱动电信号由第一节点N1传输至第二电源端VSS的过程中，控制各个待驱动元件D的导通时间长度；或者，控制流经各个待驱动元件D的电流，从而实现像素的不同灰阶。
相关技术中，一个像素中的多个待驱动元件例如多个LED采用并联连接，一个像素的电流为多个LED的电流之和。本公开实施例的像素电路中，n个待驱动元件D依次串联连接，因此，向第一节点提供的驱动电信号例如驱动电流只要大于或等于各个待驱动元件的电流中的最大电流值即可满足各个待驱动元件的需求，并且通过n个灰阶控制模块实现像素的不同灰阶。这样的像素电路，大大降低了一个像素的电流，降低了显示装置的功耗，提升了产品竞争力。
在一种实施方式中，待驱动元件可以为发光元件，例如，待驱动元件可以为有机发光二极管OLED、量子点发光二极管和无机发光二极管中LED的任意一种。待驱动元件可以采用微米级发光元件，例如微型发光二极管(Micro LED)、次毫米发光二极管(Mini LED)或者微型有机发光二极管(Micro OLED)等。本公开实施例对此不作限定。例如，以待驱动元件为发光元件LED为例，待驱动元件可以包括第一极(例如，阳极)和第二极(例如，阴极)。
图3为本公开另一实施例中像素电路的结构示意图。在一种实施方式中，如图3所示，n个灰阶控制模块30可以包括n个时间控制模块31，n个时间控制模块31与n个待驱动元件D一一对应且并联连接。第i个时间控制模块31-i分别与第i子像素数据信号端Data-i、第二扫描信号端Gate2和时间控制信号端PWM连接，n个时间控制模块31被配置为在第二扫描信号端Gate2的控制下，基于n个子像素数据信号端Data-i的数据信号和时间控制信号端PWM的信号，在驱动电信号由第一节点N1传输至第二电源端VSS的过程中，控制各个待驱动元件D的导通时间长度。
在以下实施例中，以n＝3，待驱动元件分别为待驱动元件R、待驱动元件G和待驱动元件B为例进行实施例的说明，在此情况下，Data-1可以记作Data_R，Data-2可以记作Data_G，Data-3可以记作Data_B。
示例性地，可以根据需要呈现的图像数据，分别计算出像素中待驱动元件R、待驱动元件G和待驱动元件B的灰阶，进而分别得出待驱动元件R的电流、待驱动元件G的电流和待驱动元件B的电流。由于R、G、B串联，电信号由第一节点N1传输至第二电源端VSS的过程中，为了满足各待驱动元件的需要，流经各待驱动元件的电流可以为待驱动元件R的电流、待驱动元件G的电流和待驱动元件B的电流中的最大值。也就是说，以待驱动元件分别为R、G、B为例，那么，Ipixel＝Max{IR，IG，IB}，其中，Ipixel为像素电流，IR为待驱动元件R的电流，IG为待驱动元件G的电流，IB为待驱动元件B的电流。显示装置中的驱动芯片(Driver IC)可以根据像素电流Ipixel产生对应的数据信号Vdata，数据信号通过第一数据信号端Data提供给电流控制模块10。从而，电流控制模块10可以在第一扫描信号端Gate1的控制下，基于第一数据信号端Data的数据信号向第一节点N1提供与像素电流Ipixel匹配的驱动电流。
可以理解的是，电流控制模块10向第一节点N1提供的驱动电流可以大于像素电流Ipixel，通过n个时间控制模块31控制各个待驱动元件D的导通时间长度，来实现各个待驱动元件D在一帧内的发光时长，进而实现各待驱动元件D对应的灰阶。
因此，本公开实施例的像素电路，流经各个待驱动元件D的电流为大于或等于像素电流Ipixel的电流，n个时间控制模块31基于n个子像素数据信号端Data-i的数据信号和时间控制信号端PWM的信号，控制各个待驱动元件D在一帧内的发光时长，使得各个待驱动元件D在一帧内的等效电流与灰阶相对应，来实现各个待驱动元件D的对应灰阶。这样的像素电路，可以保证每个待驱动元件D在低灰阶时仍然可以工作在稳定的较大电流下，并且在实现低灰阶时，可以保持足够高的刷新率，有效避免显示产品的低灰阶闪烁问题。
图4为本公开另一实施例中像素电路的结构示意图。在一种实施方式中，如图4所示，时间控制模块31可以包括第一写入子模块311、自举子模块312和开关子模块313。
如图4所示，第一写入子模块311分别与第i子像素数据信号端Data-i、第二扫描信号端Gate2和第二节点N2连接，第一写入子模块311被配置为在第二扫描信号端Gate2的控制下，向第二节点N2提供第i子像素数据信号端Data-i的数据电压。可以理解的是，在第二扫描信号端Gate2提供的电平为有效电平的情况下，第一写入子模块311向第二节点N2提供第i子像素数据信号端Data-i的数据电压。
如图4所示，自举子模块312分别与第二节点N2和时间控制信号端PWM连接，第二节点N2的电位在自举子模块312的作用下基于时间控制信号端PWM的信号而改变。
如图4所示，开关子模块313分别与对应的待驱动元件Di的两端以及第二节点N2连接，开关子模块313被配置为在第二节点N2的控制下，使得对应的待驱动元件Di的两端通过开关子模块313连接。在第二节点N2提供的电平为有效电平的情况下，开关子模块313导通，使得电流流经开关子模块313而不再流经对应的待驱动元件Di，待驱动元件Di被短路。
其中，时间控制信号端PWM用于产生脉冲宽度调制(PWM)信号，PWM信号包括幅值随时间变化的信号，可以包括下降沿和/或上升沿。在一个实施例中，PWM信号可以是三角波信号，其信号波形的下降沿和上升沿均呈斜坡。在另一实施例中，PWM信号可以是锯齿波信号，即单沿斜坡信号，包括上升沿或下降沿，上升沿或下降沿为斜坡。这样的时间控制信号端可以产生逐渐变化的信号，从而可以调节第二节点N2的电位，使得第二节点N2的电位基于时间控制信号端PWM的信号而改变，进而可以调节开关子模块313的导通时长。
本公开实施例的像素电路，显示装置的系统端可以根据灰阶数据，产生与各待驱动元件的灰阶相对应的子像素数据电压。子像素数据信号端输出的数据电压通过第一写入子模块311写入第二节点N2，第二节点N2的电位在自举子模块312的作用下基于时间控制信号端PWM的信号而改变。当第二节点N2的电位满足开关子模块313的导通条件时，第二节点N2控制开关子模块313导通，电流流过开关子模块313，使得对应的待驱动元件被短路。从而，通过控制开关子模块313的导通时长，便可以控制对应的待驱动元件的被短路时长，进而控制对应的待驱动元件在一帧内的工作时长，使得待驱动元件在一帧内的等效电流与灰阶相对应，来实现待驱动元件D的对应灰阶。
图5为本公开另一实施例中像素电路的结构示意图。在一种实施方式中，如图5所示，第一写入子模块311可以包括第九晶体管T9，第九晶体管T9的栅极与第二扫描信号端Gate2连接，第九晶体管T9的第一极与第i子像素数据信号端Data-i连接，第九晶体管T9的第二极与第二节点N2连接。
在一种实施方式中，如图5所示，自举子模块312可以包括自举电容C，自举电容C的第一极板与第二节点N2连接，自举电容C的第二极板与时间控制信号端PWM连接。
在一种实施方式中，如图5所示，开关子模块313可以包括第八晶体管T8，第八晶体管T8的栅极与第二节点N2连接，第八晶体管T8的第一极和第二极分别与第i个待驱动元件D的第一极和第二极连接。
需要说明的是，图5中示出了第一写入子模块、自举子模块、开关子模块的示例性结构，本领域技术人员可以理解，第一写入子模块、自举子模块、开关子模块并不限于图5所示的结构，只要可以实现其功能即可。
图6为本公开另一实施例中像素电路的结构示意图。在一种实施方式中，如图6所示，电流控制模块10还与控制信号端EM、复位信号端RST和初始信号端Vinit连接，电流控制模块10被配置为在第一扫描信号端Gate1、控制信号端Em和复位信号端RST的控制下，基于第一电源端VDD的信号和第一数据信号端Data的数据信号，向第一节点N1提供驱动电信号。
电流控制模块10可以包括复位子模块11、第二写入子模块12、第一存储子模块13、开关控制子模块14和驱动子模块15。
复位子模块11分别与初始信号端Vinit、第一节点N1、第三节点N3和复位信号端RST连接。复位子模块11被配置为在复位信号端RST的控制下，向第一节点N1和第三节点N3提供初始信号端Vinit的初始信号，实现对第一节点N1和第三节点N3的复位。
第二写入子模块12分别与第一数据信号端Data、第一扫描信号端Gate1、第四节点N4、第五节点N5和第三节点N3连接。第二写入子模块12被配置为在第一扫描信号端Gate1的控制下，向第三节点N3提供第一数据信号端Data的数据信号。
第一存储子模块13分别与第三节点N3和第一电源端VDD连接，被配置为存储第三节点N3的电荷。
驱动子模块15分别与第三节点N3、第四节点N4和第五节点N5连接，被配置为在第三节点N3的控制下，基于第四节点N4的电信号向第五节点N5提供相应的电信号。
开关控制子模块14分别与第一电源端VDD、第四节点N4、第五节点N5、第一节点N1和控制信号端EM连接，被配置为在控制信号端EM的控制下，基于第一电源端VDD的电压通过第四节点N4、驱动子模块15和第五节点N5向第一节点N1提供驱动电信号。
示例性地，在向第三节点N3提供第一数据信号端Data的数据信号的过程中，驱动子模块15在第三节点N3的控制下导通，使得第一数据信号端Data的数据信号通过第二写入子模块12、第四节点N4、驱动子模块15和第五节点N5写入第三节点N3。在开关控制子模块14基于第一电源端VDD向第一节点N1提供驱动电信号过程中，驱动子模块15在第三节点N3的数据信号的控制下，使得第一电源端VDD通过开关控制子模块14、第四节点N4、驱动子模块15和第五节点N5，向第一节点N1提供驱动电信号。
需要说明的是，图6中示出了电流控制模块10与图5所示的n个时间控制模块结合得到的像素电路。可以理解的是，在一个示例性实施例中，图6中示出的电流控制模块同样可以适用于图2、图3或图4所示的像素电路。
图7为本公开另一实施例中像素电路的结构示意图。在一种实施方式中，如图7所示，复位子模块11可以包括第六晶体管T6和第七晶体管T7，第六晶体管T6的栅极与复位信号端RST连接，第六晶体管T6的第一极与初始信号端Vinit连接，第六晶体管T6的第二极与第三节点N3连接；第七晶体管T7的栅极与复位信号端RST连接，第七晶体管T7的第一极与初始信号端Vinit连接，第七晶体管T7的第二极与第一节点N1连接。
在一个示例性实施例中，如图7所示，第二写入子模块12可以包括第二晶体管T2和第四晶体管T4，第二晶体管T2的栅极与第一扫描信号端Gate1连接，第二晶体管T2的第一极与第一数据信号端Data连接，第二晶体管T2的第二极与第四节点N4连接；第四晶体管T4的栅极与第一扫描信号端Gate1连接，第四晶体管T4的第一极与第五节点N5连接，第四晶体管T4的第二极与第三节点N3连接。
在一个示例性实施例中，如图7所示，第一存储子模块13可以包括第一存储电容C1，第一存储电容C1的第一极板与第一电源端VDD连接，第一存储电容C2的第二极板与第三节点N3连接。
在一个示例性实施例中，如图7所示，开关控制子模块14可以包括第一晶体管T1和第五晶体管T5。第一晶体管T1的栅极与控制信号端EM连接，第一晶体管T1的第一极与第一电源端VDD连接，第一晶体管T1的第二极与第四节点N4连接；第五晶体管T5的栅极与控制信号端EM连接，第五晶体管T5的第一极与第五节点N5连接，第五晶体管T5的第二极与第一节点N1连接。
在一个示例性实施例中，如图7所示，驱动子模块15包括第三晶体管T3。第三晶体管T3的栅极与第三节点N3连接，第三晶体管T3的第一极与第四节点N4连接，第三晶体管T3的第二极与第五节点N5连接。
示例性地，图7中示出了复位子模块11、第二写入子模块12、第一存储子模块13、开关控制子模块14和驱动子模块15的示例性结构，本领域技术人员可以理解，复位子模块11、第二写入子模块12、第一存储子模块13、开关控制子模块14和驱动子模块15并不限于图7所示的结构，只要可以实现其功能即可。
图7所示像素电路中的电流控制模块10为7T1C结构，可以理解的是，电流控制模块10并不限于7T1C结构，电流控制模块10可以采用本领域相关技术中能够通过控制输入电压的幅值来控制输出电流的幅值的像素驱动电路，例如2T1C、3T1C、4T1C、5T1C等，只要可以实现电流控制模块的功能即可。
在一种示例性实施例中，第一晶体管T1到第九晶体管T9的类型可以相同，或者，第一晶体管T1到第九晶体管T9的类型可以不相同。例如，第一晶体管T1到第九晶体管T9可以是P型晶体管，或者，第一晶体管T1到第九晶体管T9可以是N型晶体管。像素电路中采用相同类型的晶体管可以简化工艺流程，减少工艺难度，提高产品的良率。例如，P型晶体管可以由低温多晶硅薄膜晶体管或非晶硅薄膜晶体管实现，N型晶体管可以由氧化物薄膜晶体管或非晶硅薄膜晶体管实现。
图7中示出的像素电路，待驱动元件的数量n为3个，分别为R、G、B，对应地，时间控制模块31的数量也为3个，第一子像素数据信号端为Data-R，第二子像素数据信号端为Data-G，第三子像素数据信号端为Data-B。
图8为本公开一实施例像素电路的工作时序图。图7所示像素电路可以采用图8所示的工作时序。图8所示工作时序图可以包括第一阶段T1、第二阶段T2和第三阶段T3。
第一阶段T1可以叫做复位阶段，在第一阶段T1，控制信号端EM为无效电平，复位信号端RST为有效电平，第一扫描信号端Gate1为无效电平。在控制信号端EM的控制下，第一晶体管T1和第五晶体管T5关闭；在第一扫描信号端Gate1的控制下，第二晶体管T2和第四晶体管T4关闭；在复位信号端RST的控制下，第六晶体管T6和第七晶体管T7导通，初始信号端Vinit的初始信号被提供给第一节点N1和第三节点N3，实现第一节点N1和第三节点N3的复位。
第二阶段T2可以叫做写数据阶段，在第二阶段T2，控制信号端EM为无效电平，复位信号端RST为无效电平，第一扫描信号端Gate1为有效电平。在控制信号端EM的控制下，第一晶体管T1和第五晶体管T5关闭；在复位信号端RST的控制下，第六晶体管T6和第七晶体管T7关闭；在第一扫描信号端Gate1的控制下，第二晶体管T2和第四晶体管T4导通；第三晶体管T3在第一节点N1的控制下导通。第一数据信号端Data的数据信号通过第二晶体管T2、第四节点N4、第三晶体管T3、第五节点N5和第四晶体管T4写入第三节点N3。第一存储电容C1对第三节点N3的数据信号进行存储。
在第二阶段T2，第二扫描信号端Gate2为有效电平，在第二扫描信号端Gate2的控制下，各时间控制模块31中的第九晶体管T9导通，各子像素数据信号端的数据信号被写入对应的第二节点N2。如图7所示，第一子像素数据信号端的数据信号Data-R被写入与R对应的第二节点N2；第二子像素数据信号端的数据信号Data-G被写入与G对应的第二节点N2，第三子像素数据信号端的数据信号Data-B被写入与B对应的第二节点N2。
第三阶段T3可以叫做发光阶段，在第三阶段T3，控制信号端EM为有效电平，复位信号端RST为无效电平，第一扫描信号端Gate1为无效电平，第二扫描信号端Gate2为无效电平。在控制信号端EM的控制下，第一晶体管T1和第五晶体管T5均导通，在第三节点N3的控制下，第三晶体管T3基于第一电源端VDD的电压，向第一节点N1提供驱动电流。
显示装置的系统端根据灰阶数据，通过第一数据信号端Data向电流控制模块10提供数据信号，控制电流控制模块产生像素电流Ipixel＝Max{IR，IG，IB}。以Ipixel＝IR为例，此时，电流控制模块10向第一节点N1输出待驱动元件R所需电流IR。流过待驱动元件G和待驱动元件B的电流同样为IR。
在第三阶段T3，第二节点N2处于浮动状态。为了控制待驱动元件G和B产生对应的灰阶，可以通过时间控制信号端PWM控制对应的第二节点N2的电压，来控制待驱动元件B和G在一帧内的发光时长来实现对应的灰阶。例如，待驱动元件G实际所需电流IG＝0.5IR，第二节点N2的数据信号Data-G和时间控制信号端PWM输出的PWM信号控制对应的第八晶体管T8的开关状态。如图8所示，在自举电容C的作用下，随着PWM信号的降低，对应的第二节点N2的电压降低，当第二节点N2的电压小于第八晶体管T8的阈值电压Vth时，与子像素G对应的第八晶体管T8导通，Ipixel流过第八晶体管T8，待驱动元件G被短路无电流流过而不发光；随着PWM信号的升高，对应的第二节点N2的电压升高，当第二节点N2的电压大于第八晶体管T8的阈值电压Vth时，与子像素G对应的第八晶体管T8关闭，Ipixel流过待驱动元件G。采用这样的方式，可以控制待驱动元件G在一帧内发光时长来实现对应的灰阶。待驱动元件B的控制方式与待驱动元件G相同，在此不再赘述。
从图8中可以看出，子像素数据信号端输出的数据信号不同时，第八晶体管T8的导通时长不相同，电流流过待驱动元件的时长不相同。因此，通过子像素数据信号端的数据信号和时间控制信号端输出的PWM信号可以控制第八晶体管T8的导通时长，从而控制电流流过待驱动元件的时长。
在本公开实施例中，如图8所示，PWM信号的占空比为在一个周期内，使与时间控制信号端连接的元件(即第八晶体管T8)导通的信号所占时长，图8中示意性地示出了PWM信号的周期和占空比。可以理解的是，占空比与子像素数据信号端Data-i的数据信号相关，当子像素数据信号端Data-i的数据信号不同时，对应的第八晶体管T8的导通时长不相同，对应PWM信号的占空比不相同。
示例性地，可以提高时间控制信号端输出的PWM信号的频率，来提高产品在发光阶段的刷新率，避免低灰闪烁问题。
上述实施例中，将n设定为3，可以理解的是，n并不仅限于3，n可以为2或者4或者其它大于1的正整数。待驱动元件并不限于红色(R)、绿色(G)、蓝色(B)，待驱动元件可以为产生其它颜色例如白色的元件。
需要说明的是，图7所示像素电路中的晶体管均为P型晶体管。可以理解的是，当像素电路中的晶体管采用N型晶体管时，时序图中各个信号例如EM、RST、Gate1、PWM等的状态可以与图8相反。
图9a为本公开另一实施例中像素电路的部分结构示意图，图9b为本公开另一实施例中像素电路的另一部分结构示意图。在一种实施方式中，像素包括m个待驱动元件，m为大于2的正整数。n大于或等于2，且n小于m。
在一个实施例中，如图9a和图9b所示，一个像素可以包括3个子像素，即包括3个待驱动元件。其中2个待驱动元件(例如G和B)采用本公开实施例中的像素电路，待驱动元件R采用7T1C的像素电路。也就是说，在图9a和图9b所示实施例中，在像素包括的待驱动元件的个数大于2的情况下，像素中的部分待驱动元件可以采用本公开实施例中的像素电路来驱动，其余的待驱动元件可以采用常规的像素电路例如3T1C、4T1C、5T1C、6T1C或7T1C等来驱动。
对于m个待驱动元件，其中哪些需要采用本公开实施例中的像素电路，可以根据各待驱动元件的电流来确定。例如，m个待驱动元件分别为R、G和B，图9a中的Data1可以记作Data_R，图9b中的Data2可以记作Data_GB，Data-1可以记作Data_G，Data-2可以记作Data_B。如果待驱动元件R的工作电流大、工作电压Vf小，而待驱动元件G和B的工作电流均较小、工作电压Vf均较大，那么，可以将待驱动元件G和B串联连接，待驱动元件G和B可以采用本公开实施例中的像素电路进行驱动，而待驱动元件R采用常规像素电路进行单独驱动，如图9a和图9b所示。
图10为图9a和图9b所示像素电路的工作时序图。对于图9a和图9b中的待驱动元件R，其工作时序与常规技术中7T1C像素电路的工作时序相同，在此不再赘述。对于图9a和图9b中的待驱动元件G和B，工作原理和时序与图8相同，在此不再赘述。
在一种实施方式中，第一电源端VDD产生高电平，例如6.6V；第二电源端VSS产生低电平，例如-3V；初始信号端Vinit产生初始信号，例如-3V。
图11为本公开另一实施例中像素电路的结构示意图。在一种实施方式中，如图11所示，n个灰阶控制模块包括n个电流调节模块32，n个电流调节模块32与n个待驱动元件D一一对应且并联连接，第i个电流调节模块32-i与第i个子像素数据信号端Data-i连接，n个电流调节模块被配置为基于n个子像素数据信号端的数据信号，在驱动电信号有第一节点N1传输至第二电源端VSS的过程中，调节流经各待驱动元件D的电流。
本公开实施例中的电流调节模块与待驱动元件并联连接，从而，电流调节模块可以产生分流作用，通过调节流经电流调节模块的电流，可以调节流经对应的待驱动元件的电流，从而实现待驱动元件的灰阶。
示例性地，图11中的3个待驱动元件可以分别为R、G、B。显示装置的系统端可以根据灰阶数据，控制电流控制模块产生像素电流Ipixel＝Max{IR，IG，IB}。以Ipixel＝IR为例，此时，电流控制模块10向第一节点N1输出待驱动元件R所需电流IR。流过待驱动元件G和待驱动元件B的电流同样为IR。为了控制待驱动元件G和待驱动元件B流过的电流与灰阶相对应，对应的电流调节模块可以基于对应的子像素数据信号端的数据信号，调节流经电流调节模块的电流，进而调节流经对应的待驱动元件的电流，实现对应灰阶。例如，待驱动元件G实际所需电流为IG＝0.5IR。可以通过待驱动元件G对应的子像素数据信号端的数据信号控制电流调节模块32-2，使得流经电流调节模块32-2的电流为0.5IR，从而使得流经待驱动元件G的实际电流为0.5IR，实现对应灰阶。待驱动元件B的驱动原理与待驱动元件G相同，在此不再赘述。
图12为本公开另一实施例中像素电路的结构示意图。在一种实施方式中，如图12所示，电流调节模块包括第三写入子模块321、调节子模块323和第二存储子模块322。
在一种实施方式中，第三写入子模块321分别与第i子像素数据信号端Data-i、第二扫描信号端Gate2和第六节点N6连接，被配置为在第二扫描信号端Gate2的控制下，向第六节点N6提供第i子像素数据信号端Data-i的数据信号。
在一种实施方式中，调节子模块323分别与第六节点N6以及第i个待驱动元件Di的两端连接，被配置为基于第六节点N6的数据信号调节流经调节子模块323的电流；
在一种实施方式中，第二存储子模块322分别与第六节点N6和第一电源端VDD连接，被配置为存储第六节点N6的数据电压。
本公开实施例中的电流调节模块，可以根据第六节点N6的数据信号调节流经调节子模块323的电流，实现调节流经对应的待驱动元件的电流，来实现对应灰阶。
图13为本公开另一实施例中像素电路的结构示意图。在一种实施方式中，如图13所示，第三写入子模块321包括第十晶体管T10，第十晶体管T10的栅极与第二扫描信号端Gate2连接，第十晶体管T10的第一极与第i子像素数据信号端Data-i，第十晶体管T10的第二极与第六节点N6连接；
在一种实施方式中，如图13所示，调节子模块323包括第十一晶体管T11，第十一晶体管T11的栅极与第六节点N6连接，第十一晶体管T11的第一极和第二极分别与第i个待驱动元件Di的两端连接；
在一种实施方式中，如图13所示，第二存储子模块322包括第二存储电容C2，第二存储电容C2的第一极板与第六节点N6连接，第二存储电容C2的第二极板与第一电源端VDD连接。
示例性地，在像素电路的第二阶段T2，第十晶体管T10在第二扫描信号端Gate的控制下，将第i子像素数据信号端Data-i的数据信号写入第六节点N6，第二存储电容C2存储第六节点N6的数据信号；在像素电路的第三阶段T2，第十一晶体管T11在第六节点N6的控制下，调节流经第十一晶体管T11的电流，使得流经待驱动元件Di的电流与灰阶相对应，实现对应灰阶。可以理解的是，第十一晶体管T11为驱动晶体管，第六节点N6的数据信号不同时，流经第十一晶体管T11的第一极和第二极之间的电流不相同。
需要说明的是，图13中示出的电流调节模块采用2T1C的结构。在其他实施例中，电流调节模块可以采用常规的OLED像素电路中的3T1C、4T1C、5T1C、6T1C或7T1C等结构，OLED像素电路中的驱动晶体管的第一极和第二极分别与对应的待驱动元件的两端并联连接。
示例性地，图13中示出了第三写入子模块321、调节子模块323和第二存储子模块322的示例性结构，本领域技术人员可以理解，第三写入子模块321、调节子模块323和第二存储子模块322并不限于图13所示的结构，只要可以实现其功能即可。
可以理解的是，电流调节模块同样可以适用于图6和图7所示实施例中。
本公开实施例还提供一种像素电路的驱动方法，适用于以上实施例中的像素电路。像素电路的驱动方法可以包括：在写数据阶段(即第二阶段t2)，向第二节点提供第i子像素数据信号端的数据信号；在发光阶段(即第三阶段t3)，第二节点的电位在自举子模块的自举作用下，基于所时间控制信号端的信号而改变，开关子模块在第二节点的电位的控制下，控制开关子模块的导通时间长度。
参考图4至图7中任一实施例的像素电路。在写数据阶段，第一写入子模块311在第二扫描信号端Gate2的控制下，向第二节点N2提供第i子像素数据信号端Data-i的数据信号。在发光阶段，第二节点N2的电位在自举子模块312的自举作用下，基于所时间控制信号端PWM的信号而改变，开关子模块313在第二节点N2的电位的控制下，控制开关子模块313的导通时间长度。
本公开实施例还提供一种像素电路的驱动方法，适用于以上实施例中的像素电路。像素电路的驱动方法可以包括：在写数据阶段(即第二阶段t2)，向第六节点提供第i子像素数据信号端的数据信号；在发光阶段(即第二阶段t3)，基于第六节点的数据信号调节流经调节子模块的电流。
参考图12和图13中任一实施例的像素电路。在写数据阶段，第三写入子模块321在第二扫描信号端Gate2的控制下，向第六节点N6提供第i子像素数据信号端Data-i的数据信号，第二存储子模块322存储第六节点N6的数据信号；在发光阶段，第六节点的数据信号调节流经调节子模块323的电流。
基于前述实施例的发明构思，本公开实施例还提供了一种显示装置，该显示装置包括本公开任一实施例中的像素电路。显示装置可以为OLED显示装置或LED显示装置等。显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
在本说明书的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者多个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
在本公开中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
上文的公开提供了许多不同的实施方式或例子用来实现本公开的不同结构。为了简化本公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本公开。此外，本公开可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (14)

1.一种像素电路，其特征在于，包括：
电流控制模块，分别与第一电源端、第一数据信号端、第一扫描信号端和第一节点，被配置为在所述第一扫描信号端的控制下，基于所述第一电源端的信号和所述第一数据信号端的数据信号，向所述第一节点提供驱动电信号；
待驱动单元，包括n个待驱动元件，n个待驱动元件依次串联连接，第一个待驱动元件的第一极与第一节点连接，第n个待驱动元件的第二极与第二电源端连接，n为大于1的正整数；
n个灰阶控制模块，与n个待驱动元件一一对应且并联连接，第i个灰阶控制模块分别与第i子像素数据信号端、第二扫描信号端连接，所述n个灰阶控制模块被配置为在第二扫描信号端的控制下，基于n个子像素数据信号端，在所述驱动电信号由所述第一节点传输至所述第二电源端的过程中，控制各个待驱动元件的导通时间长度；或者，控制流经各个待驱动元件的电流，其中，i为1,2，…，n。
2.根据权利要求1所述的像素电路，其特征在于，所述n个灰阶控制模块包括n个时间控制模块，n个时间控制模块与n个待驱动元件一一对应且并联连接，第i个时间控制模块分别与第i子像素数据信号端、第二扫描信号端和时间控制信号端连接，n个时间控制模块被配置为在所述第二扫描信号端的控制下，基于n个子像素数据信号端的数据信号和所述时间控制信号端的信号，在所述驱动电信号由所述第一节点传输至所述第二电源端的过程中，控制各待驱动元件的导通时间长度。
3.根据权利要求2所述的像素电路，其特征在于，所述时间控制信号端被配置为输出脉冲宽度调制信号，所述脉冲宽度调制信号包括呈斜坡的下降沿和/或呈斜坡的上升沿。
4.根据权利要求2所述的像素电路，其特征在于，所述时间控制模块包括第一写入子模块、自举子模块和开关子模块；
所述第一写入子模块，分别与第i子像素数据信号端、第二扫描信号端和第二节点连接，被配置为在所述第二扫描信号端的控制下，向第二节点提供第i子像素数据信号端的数据信号；
所述自举子模块，分别与所述第二节点和所述时间控制信号端连接，所述第二节点的电位在所述自举子模块的自举作用下，基于所述时间控制信号端的信号而改变；
所述开关子模块，分别与第i个待驱动元件的两端以及所述第二节点连接，被配置为在所述第二节点的控制下，使得对应的待驱动元件的两端通过所述开关子模块连接。
5.根据权利要求4所述的像素电路，其特征在于，所述时间控制模块包括以下中至少一项：
所述第一写入子模块包括第九晶体管，所述第九晶体管的栅极与所述第二扫描信号端连接，所述第九晶体管的第一极与第i子像素数据信号端连接，所述第九晶体管的第二极与所述第二节点连接；
所述自举子模块包括自举电容，所述自举电容的第一极板与所述第二节点连接，所述自举电容的第二极板与所述时间控制信号端连接；
所述开关子模块包括第八晶体管，所述第八晶体管的栅极与所述第二节点连接，所述第八晶体管的第一极和第二极分别与第i个待驱动元件的第一极和第二极连接。
6.根据权利要求1所述的像素电路，其特征在于，所述n个灰阶控制模块包括n个电流调节模块，n个电流调节模块与n个待驱动元件一一对应且并联连接，第i个电流调节模块与第i子像素数据信号端连接，n个电流调节模块被配置为基于n个子像素数据信号端的数据信号，在所述驱动电信号由所述第一节点传输至所述第二电源端的过程中，调节流经各待驱动元件的电流。
7.根据权利要求6所述的像素电路，其特征在于，所述电流调节模块包括第三写入子模块、调节子模块和第二存储子模块；
所述第三写入子模块分别与第i子像素数据信号端、第二扫描信号端和第六节点连接，被配置为在所述第二扫描信号端的控制下，向第六节点提供第i子像素数据信号端的数据信号；
所述调节子模块分别与第六节点以及第i个待驱动元件的两端连接，被配置为基于第六节点的数据信号调节流经所述调节子模块的电流；
所述第二存储子模块分别与第六节点和所述第一电源端连接，被配置为存储所述第六节点的数据电压。
8.根据权利要求7所述的像素电路，其特征在于，所述电流调节模块包括以下中至少一个：
所述第三写入子模块包括第十晶体管，所述第十晶体管的栅极与所述第二扫描信号端连接，所述第十晶体管的第一极与第i子像素数据信号端，所述第十晶体管的第二极与第六节点连接；
所述调节子模块包括第十一晶体管，所述第十一晶体管的栅极与第六节点连接，所述第十一晶体管的第一极和第二极分别与第i个待驱动元件的两端连接；
所述第二存储子模块包括第二存储电容，所述第二存储电容的第一极板与所述第六节点连接，所述第二存储电容的第二极板与所述第一电源端连接。
9.根据权利要求1所述的像素电路，其特征在于，像素包括m个待驱动元件，m为大于2的正整数，n小于m。
10.根据权利要求1至9中任一项所述的像素电路，其特征在于，所述电流控制模块还与控制信号端、复位信号端和初始信号端连接，所述电流控制模块被配置为在所述第一扫描信号端、所述控制信号端和所述复位信号端的控制下，基于所述第一电源端的信号和所述第一数据信号端的数据信号，向所述第一节点提供驱动电信号；
所述电流控制模块包括：
复位子模块，分别与所述初始信号端、所述第一节点、第三节点和所述复位信号端连接，被配置为在所述复位信号端的控制下，向所述第一节点和所述第三节点提供所述初始信号端的初始信号；
第二写入子模块，分别与所述第一数据信号端、所述第一扫描信号端、第四节点、第五节点和所述第三节点连接，被配置为在所述第一扫描信号端的控制下，向所述第三节点提供所述第一数据信号端的数据信号；
第一存储子模块，分别与所述第三节点和所述第一电源端连接，被配置为存储所述第三节点的数据信号；
驱动子模块，分别与所述第三节点、所述第四节点和所述第五节点连接，被配置为在所述第三节点的控制下，基于所述第四节点的电信号向所述第五节点提供相应的电信号；
开关控制子模块，分别与所述第一电源端、所述第四节点、第五节点、所述第一节点和所述控制信号端连接，被配置为在所述控制信号端的控制下，基于第一电源端的电压通过所述第四节点、所述驱动子模块和所述第五节点向所述第一节点提供驱动电信号。
11.根据权利要求10所述的像素电路，其特征在于，所述电流控制模块包括以下中至少一个：
所述复位子模块包括第六晶体管和第七晶体管，所述第六晶体管的栅极与所述复位信号端连接，所述第六晶体管的第一极与所述初始信号端连接，所述第六晶体管的第二极与所述第三节点连接；所述第七晶体管的栅极与所述复位信号端连接，所述第七晶体管的第一极与所述初始信号端连接，所述第七晶体管的第二极与所述第一节点连接；
所述第二写入子模块包括第二晶体管和第四晶体管，所述第二晶体管的栅极与所述第一扫描信号端连接，所述第二晶体管的第一极与所述第一数据信号端连接，所述第二晶体管的第二极与所述第四节点连接；所述第四晶体管的栅极与所述第一扫描信号端连接，所述第四晶体管的第一极与所述第五节点连接，所述第四晶体管的第二极与所述第三节点连接；
所述第一存储子模块包括第一存储电容，所述第一存储电容的第一极板与所述第一电源端连接，所述第一存储电容的第二极板与所述第三节点连接；
所述驱动子模块包括第三晶体管，所述第三晶体管的栅极与所述第三节点连接，所述第三晶体管的第一极与所述第四节点连接，所述第三晶体管的第二极与所述第五节点连接；
所述开关控制子模块包括第一晶体管和第五晶体管，所述第一晶体管的栅极与所述控制信号端连接，所述第一晶体管的第一极与所述第一电源端连接，所述第一晶体管的第二极与所述第四节点连接；所述第五晶体管的栅极与所述控制信号端连接，所述第五晶体管的第一极与所述第五节点连接，所述第五晶体管的第二极与所述第一节点连接。
12.一种像素电路的驱动方法，其特征在于，适用于权利要求4或5所示的像素电路，所述方法包括：
在写数据阶段，向第二节点提供第i子像素数据信号端的数据信号；
在发光阶段，所述第二节点的电位在自举子模块的自举作用下，基于所时间控制信号端的信号而改变，开关子模块在第二节点的电位的控制下，控制所述开关子模块的导通时间长度。
13.一种像素电路的驱动方法，其特征在于，适用于权利要求7或8所述的像素电路，所述方法包括：
在写数据阶段，向第六节点提供第i子像素数据信号端的数据信号；
在发光阶段，基于所述第六节点的数据信号调节流经调节子模块的电流。
14.一种显示装置，其特征在于，包括权利要求1至11中任一项所述的像素电路。
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