CN113471176A - 封装结构及其形成方法 - Google Patents

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Abstract

示例性结构包括：第一半导体器件，通过第一导电连接件接合至第一再分布结构的第一侧；第一半导体器件包括形成在第一衬底上的第一多个无源元件，第一再分布结构包括其中具有金属化图案的多个介电层，第一再分布结构的金属化图案电耦接至第一多个无源元件；第二半导体器件，通过第二导电连接件接合至第一再分布结构的第二侧，第一再分布结构的第二侧与第一再分布结构的第一侧相对，第二半导体器件包括形成在第二衬底上的第二多个无源元件，第一再分布结构的金属化图案电耦接至第二多个无源元件。本申请的实施例还涉及封装结构及其形成方法。

Description

封装结构及其形成方法
技术领域
本申请的实施例涉及封装结构及其形成方法。
背景技术
半导体器件用于各种电子应用中，诸如例如，个人计算机、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方依次沉积材料的绝缘层或介电层、导电层和半导体层并且使用光刻和蚀刻工艺图案化各个材料层以在它们上形成电路组件和元件来制造。
半导体工业通过不断减小最小部件尺寸来不断提高各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定区域中。但是，随着最小部件尺寸的减小，在使用的工艺中的每个中出现额外的问题，并且这些额外的问题应得到解决。
发明内容
本申请的一些实施例提供了一种封装结构，包括：第一半导体器件，通过第一导电连接件接合至第一再分布结构的第一侧，所述第一半导体器件包括形成在第一衬底上的第一多个无源元件，所述第一再分布结构包括其中具有金属化图案的多个介电层，所述第一再分布结构的所述金属化图案电耦接至所述第一多个无源元件；第一电连接件，位于所述第一再分布结构的第一侧上，所述第一电连接件与所述第一半导体器件间隔开；第一密封剂，位于所述第一半导体器件和所述第一电连接件的侧壁上；第二半导体器件，通过第二导电连接件接合至所述第一再分布结构的第二侧，所述第一再分布结构的第二侧与所述第一再分布结构的第一侧相对，所述第二半导体器件包括形成在第二衬底上的第二多个无源元件，所述第一再分布结构的所述金属化图案电耦接至所述第二多个无源元件；第二电连接件，位于所述第一再分布结构的第二侧上，所述第二电连接件与所述第二半导体器件间隔开；以及第二密封剂，位于所述第二半导体器件和所述第二电连接件的侧壁上。
本申请的另一些实施例提供了一种封装结构，包括：第一无源封装件，包括：第一封装组件，包括第一无源管芯、第二无源管芯、第一再分布结构和第一电连接件，所述第一无源管芯和所述第二无源管芯接合至第一再分布结构的相对侧；第二封装组件，接合至所述第一封装组件，所述第二封装组件包括第三无源管芯、第四无源管芯、第二再分布结构、第二电连接件和第三电连接件，所述第三无源管芯和所述第四无源管芯接合至所述第二再分布结构的相对侧，所述第二电连接件通过所述第一焊料凸块接合至所述第一电连接件；以及第三封装组件，接合至所述第二封装组件，所述第三封装组件包括第五无源管芯、第三再分布结构和第四电连接件，所述第五无源管芯接合至所述第三再分布结构的第一侧，所述第四电连接件通过第二焊料凸块接合至所述第三电连接件，所述第一再分布结构、第二再分布结构和第三再分布结构中的每个包括其中具有金属化图案的多个介电层，所述第一无源管芯、第二无源管芯、第三无源管芯、第四无源管芯和第五无源管芯中的每个包括多个无源器件；第一集成电路封装件，包括至少一个集成电路管芯，所述至少一个集成电路管芯包括多个有源器件；第一密封剂，至少横向密封所述第一无源封装件和所述第一集成电路封装件；以及第四再分布结构，位于所述第一密封剂、所述第一集成电路封装件和所述第一无源封装件上，所述第四再分布结构包括其中具有金属化图案的多个介电层，所述第四再分布结构的所述金属化图案电耦接至所述第一集成电路封装件和所述第一无源封装件。
本申请的又一些实施例提供了一种形成封装结构的方法，包括：形成第一封装组件，包括：在第一载体衬底上方形成第一再分布结构，所述第一再分布结构包括其中具有金属化图案的多个介电层；将第一半导体器件接合至所述第一再分布结构，所述第一半导体器件包括第一多个无源元件；在所述第一再分布结构上方形成第一电连接件；用第一密封剂密封所述第一半导体器件和所述第一电连接件；去除所述第一载体衬底；将所述第一密封剂附接至第二载体衬底；将第二半导体器件接合至所述第一再分布结构，所述第二半导体器件包括第二多个无源元件，所述第二半导体器件和所述第一半导体器件接合至所述第一再分布结构的相对侧；在所述第一再分布结构上方形成第二电连接件；用第二密封剂密封所述第二半导体器件和所述第二电连接件；以及去除所述第二载体衬底；形成第二封装组件，包括：在第三载体衬底上方形成第二再分布结构，所述第二再分布结构包括其中具有金属化图案的多个介电层；将第三半导体器件接合至所述第二再分布结构，所述第三半导体器件包括第三多个无源元件；在所述第二再分布结构上方形成第三电连接件；以及用第三密封剂密封所述第三半导体器件和所述第三电连接件；用第一组导电连接件将所述第一封装组件接合至第二封装组件，所述第一组导电连接件中的至少一个电接触所述第一电连接件和所述第二电连接件；在所述第一封装组件和所述第二封装组件之间形成第一底部填充物，所述第一底部填充物围绕所述第一组导电连接件；去除所述第三载体衬底；以及在所述第二再分布结构上形成第二组导电连接件，所述第二组导电连接件位于所述第二再分布结构的与所述第三半导体器件相对的侧上。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图6示出了根据一些实施例的半导体器件的制造的各个中间阶段的截面图。
图7至图22示出了根据一些实施例的半导体封装件的制造的各个中间阶段的截面图。
图23至图35示出了根据一些实施例的半导体封装件的制造的各个中间阶段的截面图。
图36至图44示出了根据一些实施例的封装件的制造的各个中间阶段的截面图。
图45至图51示出了根据一些实施例的封装件的制造的各个中间阶段的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
可以在具体的上下文中讨论本文讨论的实施例，即具有垂直堆叠并且连接以有效地形成更大的半导体器件的一个或多个半导体器件的封装结构(例如，集成扇出(InFO)封装结构或衬底上晶圆上芯片(CoWoS)封装结构)。在一些实施例中，半导体器件可以是包括电容器(诸如深沟槽电容器(DTC)、金属-氧化物-金属(MOM)电容器、金属-绝缘体-金属(MIM)电容器等或它们的组合)的集成无源器件(IPD)。垂直堆叠的半导体器件可以通过焊料连接和/或通过通孔连接电耦接在一起。通过具有垂直堆叠的IPD，可以形成高效电容器(可以用作去耦电容器)。而且，包括垂直堆叠和耦接的一个或多个电容器的封装结构可以提供电容器的更低的等效串联电阻(ESR)。
此外，本发明的教导可应用于任何IPD封装结构。其它实施例考虑其它应用，诸如不同的封装类型或对于本领域普通技术人员在阅读本发明后将显而易见的不同的配置。应该指出，本文讨论的实施例可能未必示出可能存在于结构中的每个组件或部件。例如，可以从图中省略多个组件，诸如当讨论组件中的一个可以充分表达实施例的方面时。此外，本文讨论的方法实施例可以作为以特定顺序实施讨论；但是，其它方法实施例可以以任何逻辑顺序实施。
图1至图5示出了根据一些实施例的半导体器件100的制造的各个中间阶段的截面图。图1示出了半导体器件100的边缘部分的截面图，其中侧壁101是半导体器件100的边缘。在一些实施例中，半导体器件100包括衬底102。衬底102可以包括例如掺杂或未掺杂的块状硅或绝缘体上半导体(SOI)衬底的有源层。通常，SOI衬底包括形成在绝缘层上的半导体材料层，诸如硅。绝缘层可以是例如埋氧化物(BOX)层或氧化硅层。诸如硅或玻璃衬底的衬底上提供绝缘层。可选地，衬底102可以包括另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的；或它们的组合。也可以使用其它衬底，诸如多层或梯度衬底。
在一些实施例中，在衬底102中形成一个或多个凹槽104(在图1中通过两个凹槽104示出)。在一些实施例中，可以使用合适的光刻和蚀刻方法图案化衬底102以形成凹槽104。例如，可以在衬底102上方形成并且图案化光刻胶(未示出)，并且可以利用一种或多种蚀刻工艺(例如，干蚀刻工艺)以去除衬底102上期望凹槽104的那些部分。在一些实施例中，凹槽104可以具有在约20nm和约2000nm之间的宽度W1。在一些实施例中，凹槽104可以具有在约500nm和约10000nm之间的深度D1。在一些实施例中，比率W1/D1在约0.002和约4之间。如以下更详细描述的，在凹槽104中形成深沟槽电容器(DTC)。
参考图2，在凹槽104(见图1)中形成深沟槽电容器(DTC)。在一些实施例中，在衬底102上方并且沿凹槽104的侧壁和底部形成衬垫层110。在一些实施例中，衬垫层110可以包括介电材料，诸如氧化硅、氮氧化硅(SiON)、碳氮化硅(SiCON)、它们的组合等，并且可以使用原子层沉积(ALD)、化学汽相沉积(CVD)、它们的组合等形成。在一些实施例中，衬垫层110具有在约5nm和约100nm之间的厚度。在一些实施例中，图案化衬垫层110以暴露衬底102的顶面。在一些实施例中，图案化工艺可以包括合适的光刻和蚀刻方法。
在一些实施例中，在形成衬垫层110之后，以交替方式在凹槽104(见图1)中形成导电层112A-112D和介电层114A-114D。导电层112A-112D也可以称为电容器电极112A-112D。在一些实施例中，导电层112A至112D中的每个可以包括导电材料，诸如掺杂的硅、多晶硅、铜、钨、铝或铜合金、钛、氮化钛、钽、氮化钽、它们的组合等，并且可以使用镀、物理汽相沉积(PVD)、ALD、CVD、它们的组合等形成。在一些实施例中，导电层112A至112D中的每个具有在约10nm和约100nm之间的厚度。在一些实施例中，介电层114A至114D中的每个可以包括高K介电材料，诸如氧化铝、氧化锆、它们的组合、它们的多层等。在实施例中，介电层114A至114D中的每个包括多层，包括两层氧化锆和介于氧化锆层之间的氧化铝层。在一些实施例中，介电层114A至114D中的每个具有在约0.3nm和约50nm之间的厚度。
在一些实施例中，在衬垫层110上方形成导电层112A之后，图案化导电层112A以暴露衬垫层110的顶面的部分。在一些实施例中，图案化工艺可以包括合适的光刻和蚀刻方法。随后，沿导电层112A的相对侧壁形成间隔件116A。间隔件116A中的每个可以包括介电材料，诸如氧化硅、氮化硅、氮氧化硅、它们的组合、它们的多层等。在一些实施例中，间隔件116A通过使用ALD、CVD、它们的组合等毯式沉积介电材料，并且各向异性蚀刻介电材料以去除介电材料的水平部分形成。介电材料的剩余垂直部分形成间隔件116A。在一些实施例中，间隔件116A中的每个具有在约5nm和约50nm之间的宽度。随后，在导电层112A和间隔件116A上方形成介电层114A。在一些实施例中，图案化介电层114A以去除介电层114的延伸超过间隔件116A的部分。在一些实施例中，图案化工艺可以包括合适的光刻和蚀刻方法。
下一步，在介电层114A和衬底102上方毯式形成导电层112B。然后图案化导电层112B以暴露介电层114A的顶面的部分。在一些实施例中，图案化工艺可以包括合适的光刻和蚀刻方法。随后，沿导电层112B的相对侧壁形成间隔件116B。在一些实施例中，间隔件116B可以使用与间隔件116A类似的材料和方法形成，并且在此不再重复描述。在一些实施例中，间隔件116B中的每个具有在约5nm和约50nm之间的宽度。随后，在导电层112B和间隔件116B上方形成介电层114B。在一些实施例中，图案化介电层114B以去除介电层114B的延伸超过间隔件116B的部分。在一些实施例中，图案化工艺可以包括合适的光刻和蚀刻方法。
下一步，重复以上关于形成导电层112B、间隔件116B和介电层114B所描述的工艺步骤以在介电层114B上方形成导电层112C、间隔件116C和介电层114C，并且以形成介电层112D、间隔件116D和介电层114C。在一些实施例中，间隔件116C和116D可以使用与间隔件116A类似的材料和方法形成，并且在此不再重复描述。在一些实施例中，间隔件116C中的每个具有在约5nm和约50nm之间的宽度。在一些实施例中，间隔件116D中的每个具有在约5nm和约50nm之间的宽度。在图2所示的实施例中，DTC 121具有四个电容器电极。此外，在图2所示的实施例中，在衬底102中的两个不同的凹槽104中形成DTC 121。在其它实施例中，基于DTC 121和/或可以仅在单个凹槽104中形成的设计要求，DTC 121可以具有多于或少于四个电容器电极。如本领域的普通技术人员将认识到的，以上描述的用于形成DTC的工艺仅仅是形成DTC的一种方法，并且其它方法也完全旨在包括在实施例的范围内。
进一步参考图2，在衬底102中形成DTC 121之后，凹槽104的剩余部分(见图1)填充有介电材料118。在一些实施例中，介电材料118可以包括诸如氧化硅的氧化物、诸如氮化硅的氮化物、它们的组合、它们的多层等。在一些实施例中，图案化介电材料118以去除介电材料118延伸超过间隔件116D的部分。在一些实施例中，图案化工艺可以包括合适的光刻和蚀刻方法。
在一些实施例中，在形成并且图案化介电材料118之后，在DTC 121上方形成蚀刻停止层120。在一些实施例中，蚀刻停止层120可以包括一层或多层介电材料。合适的介电材料可以包括氧化物(诸如氧化硅、氧化铝等)、氮化物(诸如SiN等)、氮氧化物(诸如SiON等)、碳氧化物(诸如SiOC等)、碳氮化物(诸如SiCN等)、碳化物(诸如SiC等)、它们的组合等，并且可以使用旋涂、CVD、等离子体增强CVD(PECVD)、ALD、它们的组合等形成。在一些实施例中，蚀刻停止层120具有在约3nm和约30nm之间的厚度。在一些实施例中，蚀刻停止层120用于帮助形成提供至DTC 121的导电层112A至112D的电连接的导电通孔。蚀刻停止层120也可以称为接触蚀刻停止层(CESL)。
参考图3至图5，在形成DTC 121之后，在衬底102和DTC 121上方形成互连结构152。在一些实施例中，互连结构152包括多个介电层，其中导电部件嵌入在多个介电层中。在图3所示的实施例中，互连结构152包括介电层122(其中导电通孔124A至124E嵌入在介电层122内)和介电层128(其中导线130A至130C嵌入在介电层128内)。
在一些实施例中，介电层122和128可以包括低k介电材料，诸如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、碳硅材料、它们的化合物、它们的复合材料、它们的组合等，并且可以通过任何合适的方法(诸如旋涂、CVD、PECVD、ALD、它们的组合等)形成。导电部件(诸如导电通孔124A至124E和导线130A至130C)可以使用任何合适的方法(诸如镶嵌方法等)形成。在一些实施例中，用于形成导电部件的步骤包括：在相应的介电层中形成开口；在开口中沉积一个或多个阻挡/粘合层(未示出)；在一个或多个阻挡/粘合层上方沉积晶种层(未示出)；以及用导电材料填充开口。然后实施化学机械抛光(CMP)以去除一个或多个阻挡/粘合层、晶种层和过填充开口的导电材料的过量材料。
在一些实施例中，一个或多个阻挡/粘合层可以包括钛、氮化钛、钽、氮化钽、它们的组合等，并且可以使用PVD、CVD、ALD、它们的组合等形成。晶种层可以包括铜、钛、镍、金、锰、它们的组合等，并且可以通过镀、ALD、CVD、PVD、溅射、它们的组合等形成。导电材料可以包括铜、铝、钨、它们的组合、它们的合金等，并且可以使用例如镀或其它合适的方法形成。
在一些实施例中，互连结构152还包括形成在介电层122和128之间的蚀刻停止层126。选择用于蚀刻停止层126的材料，从而使得蚀刻停止层126的蚀刻速率小于对应的介电层122和128的蚀刻速率。在一些实施例中，蚀刻停止层126的蚀刻速率小于介电层128的蚀刻速率。在一些实施例中，蚀刻停止层126的蚀刻速率小于介电层122的蚀刻速率。在一些实施例中，蚀刻停止层126可以包括与以上参考图2描述的蚀刻停止层120类似的材料，并且在此不再重复描述。
在一些实施例中，导电通孔124A延伸穿过介电层122、蚀刻停止层120和衬垫层110，并且物理接触衬底102。导电通孔124A将衬底102电耦接至导线130A。导电通孔124B延伸穿过介电层122、蚀刻停止层120和介电层114A，并且物理接触导电层112A。导电通孔124B将导电层112A电耦接至导线130B。导电通孔124C延伸穿过介电层122、蚀刻停止层120和介电层114C，并且物理接触导电层112C。导电通孔124C将导电层112C电耦接至导线130B。导电通孔124D延伸穿过介电层122、蚀刻停止层120、介电材料118和介电层114D，并且物理接触导电层112D。导电通孔124D将导电层112D电耦接至导线130C。导电通孔124E延伸穿过介电层122、蚀刻停止层120、介电材料118、介电层114B至114D、导电层112C和112D，并且物理接触导电层112B。导电通孔124E将导电层112B电耦接至导线130C。在图3所示的实施例中，导电通孔124A至124E部分延伸至相应的导电层112A至112D中。在其它实施例中，一个或多个导电通孔124A至124E可以完全延伸穿过相应的导电层112A至112D。
在一些实施例中，导线130B可以代表DTC 121的底部电极(例如，处于更低电位的电容器电极)，并且导线130C可以代表DTC 121的顶部电极(例如，处于更高电位的电容器电极)。但是在一些实施例中，这些取向可以颠倒。
进一步参考图3，在一些实施例中，在半导体器件100的边缘101附近的互连结构152的一些导电部件形成密封环结构132。在图3所示的实施例中，密封环结构132包括导电通孔124A和导线130A。在一些实施例中，在平面图中，密封环结构132沿半导体器件100的边缘101延伸并且围绕半导体器件100的内部。
图4示出了在衬底102中具有多个DTC 121的实施例，并且示出了DTC 121之间的示例性电连接。在图4中，在第一区域600中有DTC 121，并且在第二区域602中有另一DTC 121。DTC 121中的每个如以上描述形成并且可以同时形成。
在一些实施例中，两个相邻的DTC 121电耦接，从而使得DTC 121的导线130B(例如，底部电极)通过线134B耦接在一起，并且DTC 121的导线130C(例如，顶部电极)通过线134A耦接在一起。因此，在该配置中，DTC 121并联耦接，并且可以根据设计要求提供更大的有效电容。在一些实施例中，线134A和134B可以通过在图3和图4所示的互连结构152中形成具有更多嵌入的导电部件的更多介电层实现。
图5示出了对图3和图4的结构的进一步处理以完成互连结构152。在图5中，在介电层128和导线130A至130C上方形成具有更多嵌入的导电部件的一个或多个介电层，以将导线130A至130C连接至期望的配置。在图5中，在这些一个或多个介电层上方形成介电层440并且具有嵌入其中的导线142。导线142可以电耦接至下面的导电部件以实现期望的电配置。这些上面的介电层和导电部件可以类似于以上描述的介电层122、126和128以及导线130A至130C，并且在此不再重复描述。
进一步在图5中，在互连结构152上方形成接触焊盘144。接触焊盘144与一个或多个相应的导线142电接触。在一些实施例中，接触焊盘144可以包括导电材料，诸如铝、铜、钨、银、金、它们的组合等。在一些实施例中，可以使用例如PVD、ALD、电化学镀、化学镀、它们的组合等在互连结构152上方形成导电材料。随后，图案化导电材料以形成接触焊盘144。在一些实施例中，可以使用合适的光刻和蚀刻方法图案化导电材料。
进一步在图5中，在互连结构152和接触焊盘144上方形成钝化层146。在一些实施例中，钝化层146可以包括一层或多层不可光图案化的绝缘材料、一层或多层可光图案化的绝缘材料、它们的组合等。不可光图案化的绝缘材料可以包括氮化硅、氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、或它们的组合等，并且可以使用CVD、PVD、ALD、旋涂工艺、它们的组合等形成。可光图案化的绝缘材料可以包括聚苯并恶唑(PBO)、聚酰亚胺(PI)、苯并环丁烯(BCB)、它们的组合等，并且可以使用旋涂工艺等形成。在一些实施例中，钝化层146具有在约5nm和约50nm之间的厚度。
在一些实施例中，在钝化层146中形成开口以分别暴露接触焊盘144的部分。在一些实施例中，可以使用合适的光刻和蚀刻方法图案化钝化层146。在一些实施例中，开口具有在约500nm和约5000nm之间的宽度。
图5也示出了在所示的接触焊盘144上方形成凸块下金属(UBM)148。在一些实施例中，UBM 148中的每个可以包括多层导电材料，诸如钛层、铜层和镍层。但是，本领域的普通技术人员将认识到，存在许多合适的材料和层的布置，诸如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的布置或铜/镍/金的布置，它们适合于形成UBM 148。可以用于UBM 148的任何合适的材料或材料层完全旨在包括在本申请的范围内。
形成UBM 148可以包括在钝化层146上方形成掩模层(未示出)。在一些实施例中，掩模层包括光刻胶等，并且被图案化以在掩模层中形成开口。在掩模层包括光刻胶的一些实施例中，图案化工艺可以包括合适的光刻方法。开口暴露钝化层146中的开口。
在掩模层中形成开口之后，在掩模层以及掩模层和钝化层146中的组合开口的侧壁和底部上方形成导电层。在一些实施例中，导电层包括钛、铜、镍、铬、金、钨、它们的合金、它们的多层等，并且可以使用PVD、ALD、CVD、电化学镀、化学镀、它们的组合等形成。在一些实施例中，导电层具有在约5nm和约100nm之间的厚度。
在形成导电层之后，去除掩模层和形成在其上的导电层的部分。导电层的剩余部分在接触焊盘144上方形成UBM 148。在掩模层包括光刻胶的一些实施例中，去除工艺可以包括灰化工艺，随后是湿清洁工艺。
在图5中，在UBM 148上方形成电耦接至UBM 148的导电连接件150。在一些实施例中，连接件150中的每个可以是焊球、可控塌陷芯片连接(C4)凸块、球栅阵列(BGA)球、微凸块、化学镀镍-化学镀钯浸金技术(ENEPIG)形成的凸块、铜柱、它们的组合等。在连接件150由焊料材料形成的一些实施例中，可以实施回流工艺以将焊料材料成形为期望的凸块形状。在一些实施例中，在形成连接件150之后，切割半导体器件100以形成单个的半导体器件。切割工艺可以包括锯切、激光烧蚀方法、蚀刻工艺、它们的组合等。随后，可以测试单个的半导体器件中的每个以识别已知良好管芯(KGD)用于进一步处理。
图6示出了根据一些实施例的半导体器件100的截面图。该实施例类似于图1至图5所示的实施例，除了该实施例包括通孔160之外。类似于先前描述的实施例的关于该实施例的细节在此将不再重复。
在该实施例中，通孔160形成为穿过衬底160和/或互连结构152，以提供将该半导体器件100电耦接至相邻器件(例如，位于该半导体器件100之上和下方的器件)的能力。在一些实施例中，通孔160仅形成为穿过衬底102并且耦接至互连结构152，并且可以利用互连结构和连接件150的导电部件以耦接至其它器件。在一些实施例中，通孔160形成为穿过衬底102和互连结构152，并且可以利用连接件150以耦接至其它器件。通孔160可以通过在衬底102和/或互连结构中图案化孔并且在孔中形成导电材料形成。导电材料可以通过与以上用于互连结构152中的导电部件所描述的类似的工艺形成，并且在此不再重复描述。
图7至图23示出了根据一些实施例的半导体封装件250的制造的各个中间阶段的截面图。半导体封装件250将合并一个或多个半导体器件100。半导体器件100包括半导体器件100中的每个中的DTC 121。半导体封装件250(见例如图23)的导电连接件190和再分布结构180用于并联耦接不同半导体器件100的DTC 121，并且为半导体封装件250提供比可能具有单个半导体器件100更大的有效电容。
图7示出了载体衬底170、位于载体衬底170上方的再分布结构180、接合至再分布结构180的半导体器件100和位于再分布结构180上方的导电连接件190。载体衬底170可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底170可以是晶圆，从而使得多个半导体器件100可以同时接合至载体衬底170的不同区域。在一些实施例中，在载体衬底170的表面上形成诸如释放层的粘合层(未示出)，并且在释放层上形成再分布结构180。释放层可以由基于聚合物的材料形成，其可以与载体衬底170一起从将在随后步骤中形成的上面的结构去除。在一些实施例中，释放层是基于环氧树脂的热释放材料，其在加热时失去其粘合性，诸如光热转换(LTHC)释放涂层。在其它实施例中，释放层可以是紫外(UV)胶，当暴露于UV光时失去其粘合性。释放层可以以液体的形式分配并且固化，可以是层压在载体衬底170上的层压膜，或可以是相似的。释放层的顶面可以是水平的并且可以具有高度的共面性。
在载体170(和释放层，如果存在)上方形成再分布结构180。再分布结构180包括电介质172和176以及金属化图案174和178。金属化图案也可以称为再分布层或再分布线。再分布结构180示出为具有两层金属化图案和两个介电层的实例。可以在再分布结构180中形成更多或更少的介电层和金属化图案。如果要形成更少的介电层和金属化图案，则可以省略以下讨论的步骤和工艺。如果要形成更多的介电层和金属化图案，则可以重复以下讨论的步骤和工艺。
作为形成再分布结构180的实例，在载体170(和释放层或其它介电层，如果存在)上方形成金属化图案174。金属化图案174包括位于载体170(和释放层或其它介电层，如果存在)的主表面上并且沿载体170的主表面延伸的线部分(也称为导线)。在一些实施例中，在金属化图案174下方形成介电层(未示出)，并且金属化图案174还包括延伸穿过介电层的通孔部分(也称为导电通孔)。作为形成金属化图案174的实例，在载体170(和释放层或其它介电层，如果存在)上方形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。可以使用例如PVD等形成晶种层。然后在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光以用于图案化。光刻胶的图案对应于金属化图案174。图案化形成穿过光刻胶的开口以暴露晶种层。然后在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀形成，诸如电镀或化学镀等。导电材料可以包括金属，如铜、钛、钨、铝等。导电材料和下面的晶种层的部分的组合形成金属化图案174。去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过可接受的灰化或剥离工艺去除光刻胶，诸如使用氧等离子体等。一旦去除光刻胶，则去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。
然后形成介电层172。可以在金属化图案174和载体170上(以及释放层或其它介电层，如果存在)沉积介电层172。在一些实施例中，介电层172由诸如PBO、聚酰亚胺、BCB等的感光材料形成，其可以使用光刻掩模图案化。介电层172可以通过旋涂、层压、CVD等或它们的组合形成。然后图案化介电层172。图案化形成暴露金属化图案174的部分的开口。图案化可以通过可接受的工艺进行，诸如当介电层172是感光材料时通过将介电层172暴露于光或通过使用例如各向异性蚀刻进行。如果介电层172是感光材料，则可以在曝光之后显影介电层172。
然后形成金属化图案178。金属化图案178包括位于介电层172的主表面上并且沿介电层172的主表面延伸的线部分(也称为导线)。金属化图案178还包括延伸穿过介电层172的通孔部分(也称为导电通孔)，以连接至金属化图案174。作为形成金属化图案178的实例，在介电层172上方和延伸穿过介电层172的开口中形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。可以使用例如PVD等形成晶种层。然后在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光以用于图案化。光刻胶的图案对应于金属化图案322。图案化形成穿过光刻胶的开口以暴露晶种层。然后在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀形成，诸如电镀或化学镀等。导电材料可以包括金属，如铜、钛、钨、铝等。导电材料和晶种层下面的部分的组合形成金属化图案178。去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过可接受的灰化或剥离工艺去除光刻胶，诸如使用氧等离子体等。一旦去除光刻胶，则去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。
在一些实施例中，金属化图案178具有与金属化图案174不同的尺寸。例如，金属化图案178的导线和/或通孔可以比金属化图案174的导线和/或通孔更宽或更厚。此外，金属化图案178可以形成为比金属化图案174更大的间距。
然后在金属化图案178和介电层172上沉积介电层176。介电层176可以以与介电层172类似的方式和类似的材料形成。
进一步在图7中，在再分布结构180上方形成电耦接至再分布结构180的导电连接件190。导电连接件190允许再分布结构180机械和电耦接至另一封装结构(例如，图10中的其它再分布结构)。也可以在导电连接件190之前形成UBM(未示出)，以将导电连接件190电耦接至再分布结构180的金属化图案。这些UBM可以类似于以上描述的UBM 148，并且在此不再重复描述。导电连接件190可以类似于以上描述的导电连接件150，并且在此不再重复描述。在一些实施例中，导电连接件190大于导电连接件150。
图7还示出了接合至再分布结构180的半导体器件100。可以使用例如拾取和放置工具在再分布结构180上放置半导体器件100。在一些实施例中，可以图案化介电层176的部分以暴露金属化图案178，并且也可以在金属化图案178的这些暴露的部分上形成UBM或接合焊盘(未示出)。这些UBM或接合焊盘用于将导电连接件150电耦接至再分布结构180的金属化图案178。
在将半导体器件100放置在再分布结构180上方之后，半导体器件100通过导电连接件150机械和电接合至再分布结构180的金属化图案178(和/或UBM或接合焊盘，如果存在)。导电连接件190和再分布结构180能够使半导体器件100的DTC 121电耦接至其它器件。例如，再分布结构180电耦接至半导体器件100的DTC 121，并且导电连接件190电耦接至再分布结构180。如随后图和处理中所示，导电连接件190将用作通过一个或多个导电连接件将再分布结构180连接至另一再分布结构的通孔。半导体封装件的导电连接件和再分布结构(见例如图22)允许半导体封装件中的多个半导体器件100耦接在一起(例如，并联)。
在一些实施例中，在接合导电连接件150之前，导电连接件150涂覆有焊剂(未示出)，诸如免清洗焊剂。导电连接件150可以浸入焊剂中，或可以将焊剂喷射至导电连接件150上。在另一实施例中，可以将焊剂施加至金属化图案178(和/或UBM或接合焊盘，如果存在)。
在一些实施例中，导电连接件150可以在其上形成有可选的环氧树脂焊剂(未示出)，然后回流在半导体器件100附接至下面的半导体器件100之后剩余环氧树脂焊剂的至少一些环氧树脂部分。
半导体器件100和再分布结构180之间的接合可以是焊料接合。在实施例中，半导体器件100通过回流工艺接合至再分布结构180。在该回流工艺期间，导电连接件150与金属化图案178(和/或UBM或接合焊盘，如果存在)接触，以将半导体器件100物理和电耦接至再分布结构180。在接合工艺之后，金属间化合物(IMC，未示出)可以在金属化图案178(和/或UBM或接合焊盘，如果存在)和导电连接件150的界面处形成。在一些实施例中，在相同工艺期间回流导电连接件150和190。
在图8中，在再分布结构180和接合半导体器件100之间形成底部填充物192。底部填充物192可以由液态环氧树脂、聚合物、PBO、聚酰亚胺、阻焊剂或它们的组合形成。底部填充物可以减小应力并且保护由导电连接件150的回流产生的接头。底部填充物可以在附接半导体器件100之后通过毛细管流动工艺形成，或可以在附接半导体器件100之前通过合适的沉积方法形成。在形成环氧树脂焊剂的实施例中，它可以用作底部填充物。
在图9中，在半导体器件100、导电连接件190和再分布结构180上形成密封剂194。密封剂194可以是模塑料、环氧树脂等，并且可以通过压缩模制、传递模制等施加。可以在再分布结构180上方形成密封剂194，从而使得导电连接件190和/或半导体器件100被掩埋或覆盖。然后固化密封剂194。
在一些实施例中，对密封剂194实施平坦化工艺。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。
密封的半导体器件100和导电连接件190在再分布结构180上方形成半导体结构200-1(有时称为半导体层200-1)。
在图10中，实施载体衬底剥离以将载体衬底170从再分布结构180脱离(剥离)。根据一些实施例，剥离包括将诸如激光或UV光的光投射在释放层(如果存在)上，使得释放层在光的热量下分解并且可以去除载体衬底170。然后将脱离的结构翻转并且粘合至另一个载体衬底196。可以通过粘合剂198将半导体结构200-1粘合至载体衬底196。粘合剂198可以是任何合适的粘合剂、环氧树脂、管芯附接膜(DAF)等。粘合剂198可以施加至半导体结构200-1，或可以施加在载体衬底196的表面上方。
进一步在图10中，可以对翻转的结构实施平坦化工艺以暴露再分布结构180的金属化图案174。平坦化工艺也可以研磨再分布结构的介电层172。在平坦化工艺之后，金属化图案174和介电层172的顶面共面。平坦化工艺可以是例如CMP、研磨工艺等。在一些实施例中，例如，如果已经暴露金属化图案174，则可以省略平坦化。
在图11中，在再分布结构180上方形成半导体结构200-2并且接合至再分布结构180，以形成半导体封装件211。半导体封装件211包括半导体结构200-2、再分布结构180和半导体结构200-1。半导体结构200-2类似于以上描述的半导体结构200-1形成，并且在此不再重复描述。如图11所示，半导体器件100以面对面(F2F)配置接合至相同的再分布结构。
在图12中，实施载体衬底剥离以将载体衬底196从半导体封装件211分离(剥离)。根据一些实施例，剥离包括将诸如激光或UV光的光投射在释放层(如果存在)上，使得释放层在光的热量下分解并且可以去除载体衬底196。去除粘合层198，然后将脱离的结构放置在带210上。
图13示出了位于粘合层214和载体衬底212上方的另一再分布结构180和半导体结构200-3。半导体结构200-3类似于以上描述的半导体结构200-1形成，并且在此不再重复描述。图13示出了类似于以上在图10中所描述的处理的中间阶段，并且在此不再重复形成该处理的中间阶段的描述。
在图14中，在图13的再分布结构180和半导体结构200-3上方形成半导体结构200-4，以形成半导体封装件213。半导体封装件213包括半导体结构200-3、再分布结构180和半导体结构200-4。半导体结构200-4类似于以上描述的半导体结构200-1形成(除了该半导体结构200-4不包括导电连接件190之外)，并且在此不再重复描述。
在图15中，实施载体衬底剥离以将载体衬底212从半导体封装件213脱离(剥离)。根据一些实施例，剥离包括将诸如激光或UV光的光投射在释放层(如果存在)上，使得释放层在光的热下分解并且可以去除载体衬底212。去除粘合层214，然后将脱离的结构翻转并且放置在带220上。
也在图15中示出，在半导体封装件213的导电连接件190上形成导电连接件222。导电连接件222将允许半导体封装件213电和机械耦接至另一半导体结构。在一些实施例中，导电连接件222通过通过蒸发、电镀、印刷、焊料转移、球放置等形成焊料层形成。一旦在结构上已经形成焊料层，则可以实施回流以将材料成形为期望的凸块形状。在另一实施例中，导电连接件222包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以无焊料并且具有基本垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属覆盖层。金属覆盖层可以包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金等或它们的组合，并且可以通过镀工艺形成。
图16示出了位于载体衬底226上方的另一再分布结构180和半导体结构200-5，以形成半导体封装件215。半导体封装件215包括半导体结构200-5和再分布结构180。半导体结构200-5类似于以上描述的半导体结构200-1形成，并且在此不再重复描述。图16示出了类似于以上在图9中描述的处理的中间阶段，并且在此不再重复形成该处理的中间阶段的描述。
图17示出了在半导体封装件215的导电连接件190上形成导电连接件228。导电连接件228将允许半导体封装件215电和机械耦接至另一半导体结构。导电连接件228可以类似于以上描述的导电连接件222形成，在此不再重复描述。
在图18中，使用例如拾取和放置工具将半导体封装件211放置在半导体封装件215上方。
在将半导体封装件211放置在半导体封装件215上方之后，结构通过导电连接件228和导电连接件190机械和电接合在一起。
在一些实施例中，在接合导电连接件228和导电连接件190之前，导电连接件228和导电连接件190涂覆有焊剂(未示出)，诸如免清洗焊剂。导电连接件228和导电连接件190可以浸入焊剂中，或可以将焊剂喷射至导电连接件228和导电连接件190上。
在一些实施例中，导电连接件228和导电连接件190可以在其上形成有可选的环氧树脂焊剂(未示出)，然后回流在结构附接在一起之后剩余环氧树脂焊剂的至少一些环氧树脂部分。
半导体封装件211和215之间的接合可以是焊料接合。在实施例中，导电连接件228和导电连接件190通过回流工艺彼此接合。在该回流工艺期间，导电连接件228与导电连接件190接触以物理和电耦接半导体结构。在接合工艺之后，金属间化合物(IMC，未示出)可以在导电连接件228和导电连接件190的界面处形成。
在图19中，使用例如拾取和放置工具将半导体封装件213放置在图18的结构上方。
在将半导体结构封装件213放置在半导体封装件211上方之后，结构通过导电连接件222和导电连接件190机械和电接合在一起。
导电连接件222和190的接合工艺可以类似于以上描述的导电连接件228和190的接合工艺，并且在此不再重复描述。
在图20中，围绕导电连接件222和228并且在半导体封装件215、211和213之间形成底部填充材料230。底部填充物230可以减小应力并且保护由导电连接件228和222的回流产生的接头。底部填充物230可以类似于以上描述的底部填充物192，在此不再重复描述。
在图21中，实施载体衬底剥离以将载体衬底226从再分布结构180脱离(剥离)。根据一些实施例，剥离包括将诸如激光或UV光的光投射在释放层(如果存在)上，使得释放层在光的热量下分解并且可以去除载体衬底196。然后将脱离的结构翻转并且放置在带240上。
虽然以上描述分别接合了导电连接件222和228，但是在一些实施例中，可以在单个接合工艺中接合半导体结构200的整个堆叠件。
进一步在图21中，在半导体封装件215的再分布结构180上方形成导电连接件242，以形成半导体封装件250。半导体封装件250包括半导体封装件211、213、215以及导电连接件242。这些导电连接件242能够使半导体封装件250机械和电耦接至另一封装结构。导电连接件242可以类似于以上描述的导电连接件150和190，并且在此不再重复描述。
图22示出了从带240去除并且翻转的半导体封装件250。虽然半导体封装件250包括五个堆叠的半导体结构200(例如，200-1至200-5)，但是基于半导体封装件的设计要求，半导体封装件250可以具有多于或少于五个的半导体结构200。在具体实施例中，半导体器件100中的每个可以具有约0.1至约100微法拉(μF)的有效电容，从而使得具有七个堆叠的半导体器件100的半导体封装件250可以具有约0.7至约700μF的有效电容。
虽然每个半导体结构200示为具有单个半导体器件100，但是应该理解，更多的器件100可以位于半导体结构200中的每个中。例如，半导体结构中的每个可以包括两个至四个半导体器件100。
图23至图35示出了根据一些实施例的在半导体封装件350的工艺期间的中间步骤的截面图。图23至图35中的实施例类似于图1至图22中所示的实施例，除了半导体封装件350的该实施例包括一些延伸穿过密封剂的通孔之外。类似于先前描述的实施例的关于该实施例的细节在此将不再重复。
在图23中，提供载体衬底260，并且在载体衬底260上形成介电层262。体衬底260可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底260可以是晶圆，从而使得可以在载体衬底260上同时形成多个封装件。
介电层262可以包括一层或多层不可光图案化的绝缘材料、一层或多层可光图案化的绝缘材料、它们的组合等。不可光图案化的绝缘材料可以包括氮化硅、氧化硅、PSG、BSG、BPSG、它们的组合等，并且可以使用CVD、PVD、ALD、旋涂工艺、它们的组合等形成。可光图案化的绝缘材料可以包括PBO、PI、BCB、它们的组合等，并且可以使用旋涂工艺等形成。可以在释放层(未示出)上方形成介电层262。
介电层262可以由基于聚合物的材料形成，其可以与载体衬底402一起从将在随后步骤中形成的上面的结构去除。在一些实施例中，介电层262是基于环氧树脂的热释放材料，其在加热时失去其粘合性，诸如光热转换(LTHC)释放涂层。在其它实施例中，释放层404可以是紫外(UV)胶，当暴露于UV光时失去其粘合性。释放层404可以以液体的形式分配并且固化，可以是层压在载体衬底260上的层压膜，或可以是相似的。释放层404的顶面可以是水平的并且可以具有高度的共面性。
进一步在图23中，半导体器件100通过粘合剂263粘合至释放层404，并且在载体衬底260上方形成通孔264。粘合剂263可以是任何合适的粘合剂、环氧树脂、管芯附接膜(DAF)等。
在一些实施例中，可以在粘合半导体器件100之前在介电层262上形成背侧再分布结构，从而使得半导体器件100粘合至背侧再分布结构。在实施例中，背侧再分布结构包括一个或多个介电层，其中在这些介电层内具有一个或多个金属化图案(有时称为再分布层或再分布线)。在一些实施例中，在半导体器件100粘合至介电层262之前，在介电层262上形成没有金属化图案的介电层。
通孔264(有时称为导电柱264)形成为延伸远离介电层262(或背侧再分布结构的最顶部介电层，如果存在)。作为形成通孔264的实例，在介电层262(或背侧再分布结构的最顶部介电层，如果存在)上方形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在特定实施例中，晶种层包括钛层和位于钛层上方的铜层。可以使用例如PVD等形成晶种层。在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光以用于图案化。光刻胶的图案对应于导电通孔。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀形成，诸如电镀或化学镀等。导电材料可以包括金属，如铜、钛、钨、铝等。去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过可接受的灰化或剥离工艺去除光刻胶，诸如使用氧等离子体等。一旦去除光刻胶，则去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层和导电材料的剩余部分形成通孔264。
可以使用例如拾取和放置工具将半导体器件100放置在介电层262(或背侧再分布结构的最顶部介电层，如果存在)上方。半导体器件100具有位于半导体器件的有源侧上的导电连接件266(有时称为管芯连接件266)。
在图24中，在半导体器件100和通孔264上和周围形成密封剂268。形成之后，密封剂268密封半导体器件100和通孔264。密封剂268可以是模塑料、环氧树脂等。密封剂268可以通过压缩模制、传递模制等施加，并且可以在载体衬底260上方形成，从而使得半导体器件100和通孔264被掩埋或覆盖。密封剂268可以以液体或半液体形式施加并且随后固化。
密封的半导体器件100和通孔264形成半导体结构300-1(有时称为半导体层300-1)。
在一些实施例中，对密封剂268实施平坦化工艺以暴露管芯连接件266和通孔264。平坦化工艺之后，通孔264、220、管芯连接件266和密封剂268的顶面可以彼此齐平(例如，共面)。平坦化工艺可以是例如化学机械抛光(CMP)工艺、研磨工艺、回蚀工艺等。在一些实施例中，例如，如果已经暴露管芯连接件266和通孔264，则可以省略平坦化工艺。
密封的半导体器件100和通孔264形成半导体结构300-1(有时称为半导体层300-1)。
在图25中，在半导体器件100、通孔264和密封剂268上方形成再分布结构280。再分布结构280包括电介质282和286以及金属化图案284和288。金属化图案也可以称为再分布层或再分布线。金属化图案284和288电耦接至管芯连接件266和通孔264，并且提供至管芯连接件266和通孔264的电连接。再分布结构280示出为具有两个金属化图案层和两个介电层的实例。可以在再分布结构180中形成更多或更少的介电层和金属化图案。如果要形成更少的介电层和金属化图案，则可以省略以下讨论的步骤和工艺。如果要形成更多的介电层和金属化图案，则可以重复以下讨论的步骤和工艺。再分布结构280可以类似于以上描述的再分布结构180，并且在此不再重复描述。
进一步在图25中，至少在再分布结构280的介电层286中形成开口290，以暴露金属化图案284、288或通孔264的部分。开口290可以例如使用激光钻孔、蚀刻等形成。
在图26中，在半导体结构300-1上方形成半导体结构300-2，以形成半导体封装件311。半导体封装件311包括半导体结构300-2、再分布结构280和半导体结构300-1。半导体结构300-2包括密封的半导体器件100和导电连接件190。半导体结构300-2的半导体器件100和导电连接件190电耦接至再分布结构280和通孔264。半导体结构300-1可以类似于以上描述的半导体结构200-1，并且在此不再重复描述。
在图27中，实施载体衬底剥离以将载体衬底260从半导体封装件311脱离(剥离)。根据一些实施例，剥离包括将诸如激光或UV光的光投射在释放层(如果存在)上，使得释放层在光的热量下分解并且可以去除载体衬底170。然后将脱离的结构翻转并且放置在带304上。
进一步在图27中，在介电层262中形成开口302，以暴露通孔264的部分。开口302可以例如使用激光钻孔、蚀刻等形成。
在图28中，在载体衬底305上方形成半导体结构300-3和再分布结构280。半导体结构300-3和再分布结构280类似于以上描述的图25的半导体结构300-1和再分布结构280，并且在此不再重复描述。
在图29中，在图28的再分布结构上方形成半导体结构300-4，以形成半导体封装件313。半导体封装件313包括半导体结构300-3、再分布结构280和半导体结构300-4。半导体结构300-4类似于以上描述的图26的半导体结构300-2(除了没有导电连接件190之外)，并且在此不再重复描述。
在图30中，实施载体衬底剥离以将载体衬底305从半导体封装件313脱离(剥离)。根据一些实施例，剥离包括将诸如激光或UV光的光投射在释放层(如果存在)上，使得释放层在光的热量下分解并且可以去除载体衬底305。然后将脱离的结构翻转并且放置在带307上。
进一步在图30中，在半导体封装件313的介电层262中形成开口306，以暴露通孔264的部分。开口306可以例如使用激光钻孔、蚀刻等形成。
在图31中，在半导体封装件313的通孔264上形成导电连接件308。导电连接件308将允许半导体封装件313电和机械耦接至另一半导体结构。在一些实施例中，导电连接件308通过通过蒸发、电镀、印刷、焊料转移、球放置等形成焊料层形成。一旦在结构上已经形成焊料层，则可以实施回流以将材料成形为期望的凸块形状。在另一实施例中，导电连接件308包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以无焊料并且具有基本垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属覆盖层。金属覆盖层可以包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金等或它们的组合，并且可以通过镀工艺形成。
在图32中，使用例如拾取和放置工具将半导体封装件311放置在半导体封装件315(其位于载体衬底309上)上方。半导体封装件315类似于以上描述的半导体封装件215，并且在此不再重复描述。
在将半导体结构封装件313放置在半导体封装件315上之后，结构通过导电连接件310、导电连接件190和通孔264机械和电接合在一起。导电连接件310可以类似于以上描述的导电连接件308，并且在此不再重复描述。
导电连接件310、导电连接件190和通孔264的接合工艺可以类似于以上描述的导电连接件222、228和190的接合工艺，并且在此不再重复描述。
在图33中，使用例如拾取和放置工具将半导体封装件313放置在图32的结构上方。
在将半导体封装件313放置在半导体封装件311上方之后，结构通过导电连接件308、导电连接件190和通孔264机械和电接合在一起。
导电连接件308、导电连接件190和通孔264的接合工艺可以类似于以上描述的导电连接件222、228和190的接合工艺，并且在此不再重复描述。
在图34中，围绕导电连接件308和310并且在半导体封装件315、311和313之间形成底部填充物314。底部填充物314可以减小应力并且保护由导电连接件308和310的回流产生的接头。底部填充物314可以类似于以上描述的底部填充物192，在此不再重复描述。
虽然以上描述分别接合了导电连接件308和310，但是在一些实施例中，可以在单个接合工艺中接合半导体结构300的整个堆叠件。
在图35中，实施载体衬底剥离以将载体衬底309从再分布结构280脱离(剥离)。根据一些实施例，剥离包括将诸如激光或UV光的光投射在释放层(如果存在)上，使得释放层在光的热量下分解并且可以去除载体衬底309。
进一步在图35中，在半导体封装件315的再分布结构280上形成导电连接件320，以形成半导体封装件350。半导体封装件350包括半导体封装件311、313、315和导电连接件320。这些导电连接件320能够使半导体封装件350机械和电耦接至另一封装结构。导电连接件320可以类似于以上描述的导电连接件150、190和242，并且在此不再重复描述。
虽然半导体封装件350包括五个堆叠的半导体结构300(例如，300-1至300-5)，但是基于半导体封装件的设计要求，半导体封装件350可以具有多于或少于五个的半导体结构300。在具体实施例中，半导体器件100中的每个可以具有约0.1至约100微法拉(μF)的有效电容，从而使得具有七个堆叠的半导体器件100的半导体封装件350可以具有约0.7至约700μF的有效电容。
虽然每个半导体结构300示为具有单个半导体器件100，但是应该理解，更多的器件100可以位于半导体结构300中的每个中。例如，半导体结构中的每个可以包括两个至四个半导体器件100。
图36至图44示出了根据一些实施例的在形成封装件700的工艺期间的中间步骤的截面图。类似于先前描述的实施例的关于该实施例的细节在此将不再重复。
图36至图43示出了根据一些实施例的在形成半导体封装件400的工艺期间的中间步骤的截面图。在图36中，提供载体衬底402，并且在载体衬底402上形成释放层404。载体衬底402可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底402可以是晶圆，从而使得可以在载体衬底402上同时形成多个封装件。
释放层404可以由基于聚合物的材料形成，其可以与载体衬底402一起从将在随后步骤中形成的上面的结构去除。在一些实施例中，释放层404是基于环氧树脂的热释放材料，其在加热时失去其粘合性，诸如光热转换(LTHC)释放涂层。在其它实施例中，释放层404可以是紫外(UV)胶，当暴露于UV光时失去其粘合性。释放层404可以以液体的形式分配并且固化，可以是层压在载体衬底402上的层压膜，或可以是相似的。释放层404的顶面可以是水平的并且可以具有高度的共面性。
在图36中，模块410和412(有时称为管芯410和412)和半导体封装件250通过粘合剂406粘合至释放层404。虽然两个模块410和412示出为粘合，但是应该理解，更多或更少的模块410和/或412可以粘合至释放层404。例如，三个或四个模块410和/或412可以粘合至释放层404。在一些实施例中，模块410和/或412是集成电路管芯，并且可以是逻辑管芯(例如，中央处理单元、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等或它们的组合。在一些实施例中，模块410和/或412可以是无源器件，诸如集成无源器件(IPD)或离散无源器件。在一些实施例中，模块410和/或412可以是电源模块、存储器模块、电压调节器模块、(IPD)模块等或它们的组合。在实施例中，模块410是芯片上系统(SoC)，并且模块412是高带宽存储器模块。而且，在一些实施例中，模块410和/或412可以具有不同的尺寸(例如，不同的高度和/或表面积)，并且在其它实施例中，模块410和/或412可以具有相同的尺寸(例如，相同的高度和/或表面积)。以下相对于图37更详细描述模块410和/或412。
在一些实施例中，可以在粘合模块410和412以及半导体封装件250之前，在释放层404上形成背侧再分布结构，从而使得模块410和412以及半导体封装件250粘合至背侧再分布结构。在实施例中，背侧再分布结构包括一个或多个介电层，其中在这些介电层内具有一个或多个金属化图案(有时称为再分布层或再分布线)。在一些实施例中，在模块410和412以及半导体封装件250粘合至介电层之前，在释放层404上形成没有金属化图案的介电层。
图37示出了根据一些实施例的模块410/412中的一个。将在随后处理中封装模块410/412以形成集成电路封装件。可以在晶圆中形成模块410/412，该晶圆可以包括在随后步骤中被分割以形成多个有源器件管芯的不同的器件区域。可以根据适用的制造工艺处理模块410/412，以形成集成电路。例如，模块410/412包括诸如掺杂或未掺杂的硅的半导体衬底413或绝缘体上半导体(SOI)衬底的有源层。半导体衬底413可以包括其它半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。也可以使用其它衬底，诸如多层或梯度衬底。半导体衬底413具有有源表面(例如，图37中面向上的表面)，有时称为前侧；以及非有源表面(例如，图37中面向下的表面)，有时称为背侧。
可以在半导体衬底413的前侧处形成器件414。器件414可以是有源器件(例如，晶体管、二极管等)、电容器、电阻器等。在半导体衬底413的前侧上方形成层间电介质(ILD)416。ILD 416围绕并且可以覆盖器件414。ILD 416可以包括由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等材料形成的一个或多个介电层。
导电插塞418延伸穿过ILD 416，以电和物理耦接器件414。例如，当器件414是晶体管时，导电插塞418可以耦接晶体管的栅极和源极/漏极区域。导电插塞418可以由钨、钴、镍、铜、银、金、铝等或它们的组合形成。在ILD 416和导电插塞418上方包括互连结构419。互连结构419互连器件414以形成集成电路。互连结构419可以通过例如ILD 416上的介电层中的金属化图案形成。金属化图案包括形成在一个或多个低k介电层中的金属线和通孔。互连结构419的金属化图案通过导电插塞418电耦接至器件414。
模块410/412还包括制成外部连接的焊盘420，诸如铝焊盘。焊盘420位于模块410/412的有源侧上，诸如位于互连结构419中和/或上。一个或多个钝化膜422位于模块410/412上，诸如位于互连结构419和焊盘420的部分上。开口穿过钝化膜422延伸至焊盘420。诸如导电柱(例如，由诸如铜的金属形成)的管芯连接件424延伸穿过钝化膜422中的开口，并且物理和电耦接至相应的焊盘420。管芯连接件424可以通过例如镀等形成。管芯连接件424电耦接模块410/412的相应的集成电路。
可选地，焊料区域(例如，焊球或焊料凸块)可以设置在焊盘420上。焊球可以用于在模块410/412上实施芯片探针(CP)测试。可以在模块410/412上实施CP测试，以确定模块410/412是否是已知的良好管芯(KGD)。因此，仅封装经过随后处理的KGD模块410/412，并且不封装未通过CP测试的管芯。在测试之后，可以在随后的处理步骤中去除焊料区域。
介电层426可以位于模块410/412的前侧上，诸如位于钝化膜422和管芯连接件424上。介电层426横向密封管芯连接件424，并且介电层426与模块410/412横向共末端。最初，介电层426可以掩埋管芯连接件424，从而使得介电层426的最顶面位于管芯连接件424的最顶面之上。在焊料区域设置在管芯连接件424上的一些实施例中，介电层426也可以掩埋焊料区域。可选地，可以在形成介电层426之前去除焊料区域。
介电层426可以是聚合物，诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等；氮化物，诸如氮化硅等；氧化物，诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等；等或它们的组合。介电层426可以例如通过旋涂、层压、化学汽相沉积(CVD)等形成。在一些实施例中，在形成模块410/412期间，通过介电层426暴露管芯连接件424。在一些实施例中，管芯连接件424保持被掩埋并且在用于封装模块410/412的随后工艺中暴露。暴露管芯连接件424可以去除管芯连接件424上可能存在的任何焊料区域。
在一些实施例中，模块410/412是包括多个半导体衬底413的堆叠器件。例如，模块410/412可以是包括多个存储器管芯的存储器器件，诸如混合存储器多维数据集(HMC)模块、高带宽存储器(HBM)模块等。在这样的实施例中，模块410/412包括通过衬底通孔(TSV)互连的多个半导体衬底413。半导体衬底413中的每个可以具有互连结构419。
粘合剂406位于模块410/412和半导体封装件250的背侧上，并且将模块410/412和半导体封装件250粘合至释放层404。粘合剂406可以是任何合适的粘合剂、环氧树脂、管芯附接膜(DAF)等。粘合剂406可以施加至模块410/412和半导体封装件250的背侧，诸如施加至相应的半导体晶圆的背侧，或可以在载体衬底402的表面上方施加。可以诸如通过锯切或切割来分割模块410/412，并且使用例如拾取和放置工具通过粘合剂406粘合至释放层404。
在图38中，在模块410/412和半导体封装件250上和周围形成密封剂430。形成之后，密封剂430密封模块410/412和半导体封装件250。密封剂430可以是模塑料、环氧树脂等。密封剂430可以通过压缩模制、传递模制等方式施加，并且可以在载体衬底402上方形成，从而使得模块410/412和半导体封装件250被掩埋或覆盖。进一步在模块410/412和半导体封装件250之间的间隙区域中形成密封剂430。密封剂430可以以液体或半液体形式施加并且随后固化。
在图39中，对密封剂430实施平坦化工艺，以暴露管芯连接件424、导电连接件242和介电层426。平坦化工艺也可去除介电层426、导电连接件242和/或管芯连接件424的材料，直至暴露导电连接件242和管芯连接件424。平坦化工艺之后，导电连接件242、管芯连接件424、介电层426和密封剂430的顶面可以彼此齐平(例如，共面)。平坦化工艺可以是例如化学机械抛光(CMP)工艺、研磨工艺、回蚀工艺等。在一些实施例中，例如，如果已经暴露管芯连接件424和导电连接件242，则可以省略平坦化工艺。
在图40至图42中，在密封剂430和模块410/412和半导体封装件250上方形成具有精细特征部分452和粗糙特征部分454的再分布结构456(见图42)。再分布结构456包括金属化图案、介电层和凸块下金属(UBM)。金属化图案也可以称为再分布层或再分布线。再分布结构456示出为具有四个金属化图案层的实例。可以在再分布结构456中形成更多或更少的介电层和金属化图案。如果要形成更少的介电层和金属化图案，则可以省略以下讨论的步骤和工艺。如果要形成更多的介电层和金属化图案，则可以重复以下讨论的步骤和工艺。再分布结构456的精细特征部分452和粗糙特征部分454包括不同尺寸的金属化图案和介电层。
图40示出了形成再分布结构456的精细特征部分452的实例。在图40中，在密封剂430、介电层426、导电连接件242和管芯连接件424上沉积介电层432。在一些实施例中，介电层432由诸如PBO、聚酰亚胺、BCB等的感光材料形成，其可以使用光刻掩模图案化。介电层432可以通过旋涂、层压、CVD等或它们的组合形成。
然后图案化介电层432，并且形成金属化图案434。图案化形成暴露导电连接件242和管芯连接件424的部分的开口。图案化可以通过可接受的工艺进行，诸如当介电层432是感光材料时通过将介电层432暴露于光或通过使用例如各向异性蚀刻进行。如果介电层432是感光材料，则可以在曝光之后显影介电层432。
然后形成金属化图案434。金属化图案434具有位于介电层432的主表面上并且沿介电层432的主表面延伸的线部分(也称为导线或迹线)，并且具有延伸穿过介电层432的通孔部分(也称为导电通孔)，以物理和电耦接模块410/412的管芯连接件424和半导体封装件250的导电连接件242。作为实例，金属化图案434可以通过在介电层432上方以及在延伸穿过介电层432的开口中形成晶种层形成。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。可以使用例如物理汽相沉积(PVD)等形成晶种层。然后在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光以用于图案化。光刻胶的图案对应于金属化图案434。图案化形成穿过光刻胶的开口以暴露晶种层。然后在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀形成，诸如电镀或化学镀等。导电材料可以包括金属，如铜、钛、钨、铝等。导电材料和晶种层的下面的部分的组合形成金属化图案434。去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过可接受的灰化或剥离工艺去除光刻胶，诸如使用氧等离子体等。一旦去除光刻胶，则使用可接受的蚀刻工艺(诸如湿蚀刻或干蚀刻)去除晶种层的暴露部分。
然后在金属化图案434和介电层432上沉积介电层436。介电层436可以以类似于介电层432的方式形成，并且可以由类似于介电层432的材料的材料形成。
然后图案化介电层436，并且形成金属化图案438。图案化形成暴露金属化图案434的部分的开口。图案化可以通过可接受的工艺进行，诸如当介电层436是感光材料时通过将介电层436暴露于光或通过使用例如各向异性蚀刻进行。如果介电层436是感光材料，则可以在曝光之后显影介电层436。
然后形成金属化图案438。金属化图案438具有位于介电层436的主表面上并且沿介电层436的主表面延伸的线部分，并且具有延伸穿过介电层436的通孔部分，以物理和电耦接金属化图案434。金属化图案438可以以类似于金属化图案434的方式形成，并且可以由类似于金属化图案434的材料的材料形成。虽然精细特征部分452示出为包括两个介电层和两个金属化图案，但是可以在精细特征部分452中形成任何数量的介电层和金属化图案。
再分布结构456的精细特征部分452包括介电层432和436；以及金属化图案434和438。在一些实施例中，介电层432和436由相同的介电材料形成，并且形成为相同的厚度。同样，在一些实施例中，金属化图案434和438的导电部件由相同的导电材料形成，并且形成为相同的厚度。特别地，介电层432和436具有厚度T2，诸如在约1μm至约40μm的范围内，并且金属化图案434和438的导电部件具有厚度T1，诸如在约1μm至约40μm的范围内。
图41示出了形成再分布结构456的粗糙特征部分454的实例。在图41中，可以在金属化图案438和介电层436上沉积介电层440。介电层440可以以类似于介电层432的方式形成，并且可以由类似于介电层432的材料的材料形成。
可以图案化介电层440，并且然后形成金属化图案442。金属化图案442具有位于介电层440的主表面上并且沿介电层440的主表面延伸的线部分，并且具有延伸穿过介电层440的通孔部分，以物理和电耦接金属化图案438。金属化图案442可以以类似于金属化图案434的方式形成，并且可以由类似于金属化图案434的材料的材料形成。
然后在金属化图案442和介电层440上沉积介电层444。介电层444可以以类似于介电层432的方式形成，并且可以由类似于介电层432的材料的材料形成。
在图41中，图案化介电层444，并且然后形成金属化图案446。可以以类似于介电层432的方式图案化介电层444。金属化图案446具有位于介电层444的主表面上并且沿介电层444的主表面延伸的线部分，并且具有延伸穿过介电层444的通孔部分，以物理和电耦接金属化图案442。金属化图案446可以以类似于金属化图案434的方式形成，并且可以由类似于金属化图案434的材料的材料形成。
然后在金属化图案446和介电层444上沉积介电层448。介电层448可以以类似于介电层432的方式形成，并且可以由类似于介电层432的材料的材料形成。虽然粗糙特征部分454示出为包括三个介电层和两个金属化图案，但是可以在粗糙特征部分454中形成任何数量的介电层和金属化图案。在一些实施例中，精细特征部分452和粗糙特征部分454可以每个包括3个介电层和3个金属化图案。
再分布结构456的粗糙特征部分454包括介电层440、444和448；以及金属化图案442和446。在一些实施例中，介电层440、444和448由相同的介电材料形成，并且形成为相同的厚度。同样，在一些实施例中，金属化图案442和446的导电部件由相同的导电材料形成，并且形成为相同的厚度。特别地，介电层440、444和448具有厚度T4，诸如在约1μm至约40μm的范围内，并且金属化图案442和446的导电部件具有厚度T3，诸如在约1μm至约40μm的范围内。在各个实施例中，厚度T3可以大于厚度T1(见图40)，并且厚度T4可以大于厚度T2(见图40)。
由于包括在粗糙特征部分454和精细特征部分452中的金属化图案的厚度，与精细特征部分452相比，粗糙特征部分454可以具有更低的电阻。由于更低的电阻，粗糙特征部分454可以用于布线电力线。精细特征部分452可以用于布线信号线，其不需要更低的电阻。包括粗糙特征部分454和精细特征部分452两者允许布线电源线和信号线，同时最小化再分布结构456的厚度。
在图42中，在介电层448上以及在介电层448至金属化图案446的开口中形成焊盘450。焊盘450用于耦接至导电连接件458，并且可以称为凸块下金属(UBM)450。形成UBM 450用于外部连接至再分布结构456。UBM 450具有位于介电层448的主表面上并且沿介电层448的主表面延伸的凸块部分，延伸穿过介电层448的并且具有通孔部分，以物理和电耦接金属化图案446。因此，UBM 450电耦接至模块410/412和半导体封装件250。在一些实施例中，UBM450具有与金属化图案434、438、442和446不同的尺寸。
作为实例，UBM 450可以通过首先在介电层448上方以及在延伸穿过介电层448的开口中形成晶种层形成。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。可以使用例如PVD等形成晶种层。然后在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光以用于图案化。光刻胶的图案对应于UBM 450。图案化形成穿过光刻胶的开口以暴露晶种层。然后在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀形成，诸如电镀或化学镀等。导电材料可以包括金属，如铜、钛、钨、铝等。在一些实施例中，UBM 450可以包括合金，诸如化学镍、化学钯、浸金(ENEPIG)、化学镍、浸金(ENIG)等。导电材料和晶种层的下面的部分的组合形成UBM 450。去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过可接受的灰化或剥离工艺去除光刻胶，诸如使用氧等离子体等。一旦去除光刻胶，则使用可接受的蚀刻工艺(诸如湿蚀刻或干蚀刻)去除晶种层的暴露部分。
在图43中，在焊盘450上形成导电连接件458。导电连接件458允许半导体封装件400机械和电耦接至另一封装结构(见例如图29中的封装衬底500)。导电连接件458可以类似于以上描述的导电连接件150，并且在此不再重复描述。
在图44中，然后使用导电连接件458将半导体封装件400附接至封装衬底500以形成封装件700。封装衬底500可以由诸如硅、锗、金刚石等的半导体材料制成。可选地，也可以使用复合材料，诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓、磷化镓铟、这些的组合等。此外，封装衬底500可以是SOI衬底。通常，SOI衬底包括诸如外延硅、锗、硅锗、SOI、SGOI或它们的组合的半导体材料层。在另一实施例中，封装衬底500基于绝缘芯，诸如玻璃纤维增强树脂芯。一种示例性芯材料是玻璃纤维树脂，诸如FR4。芯材料的可选材料包括双马来酰亚胺三嗪(BT)树脂，或可选地，其它印刷电路板(PCB)材料或膜。诸如味之素积聚膜(ABF)的积聚膜或其它层压板可以用于封装衬底500。
封装衬底500可以包括有源和无源器件(未示出)。诸如晶体管、电容器、电阻器、它们的组合等的器件可以用于生成系统设计的结构和功能要求。器件可以使用任何合适的方法形成。
封装衬底500也可以包括金属化层和通孔506以及耦接至金属化层和通孔506的接合焊盘504和508。可以在有源和无源器件上方形成金属化层506，并且设计为连接各个器件以形成功能电路。金属化层506可以由电介质(例如，低k介电材料)和导电材料(例如，铜)的交替层形成，其中具有互连导电材料层的通孔，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双重镶嵌等)形成。在一些实施例中，封装衬底500基本没有有源和无源器件。
回流导电连接件458以将UBM 450附接至接合焊盘504。导电连接件458将封装衬底500(包括封装衬底500中的金属化层506)连接至半导体封装件400(包括再分布结构456的金属化图案)。在一些实施例中，表面安装无源器件(例如，SMD)(未示出)可以附接至封装衬底500，例如，附接至接合焊盘504和/或508。
导电连接件458可以在其上形成有环氧树脂焊剂(未示出)，然后回流在半导体封装件400附接至封装衬底500之后剩余环氧树脂焊剂的至少一些环氧树脂部分。该剩余的环氧树脂部分可以用作底部填充物，以减小应力并且保护由导电连接件458的回流产生的接头。在一些实施例中，可以在半导体封装件400和封装衬底500之间、围绕导电连接件458形成底部填充物512。底部填充物512可以在附接半导体封装件400之后通过毛细管流动工艺形成，或可以在附接半导体封装件400之前通过合适的沉积方法形成。
而且，如图44所示，封装衬底500的接合焊盘508可以具有形成在它们上的导电连接件510。这些导电连接件510允许封装件700机械和电耦接至另一封装结构。导电连接件510可以类似于以上描述的导电连接件150，并且在此不再重复描述。虽然用半导体封装件250示出了封装件700，但是封装件700的其它实施例可以包括半导体封装件350或半导体封装件250和350中的一个或多个。
图45至图51示出了根据一些实施例的在形成封装件900的工艺期间的中间步骤的截面图。与先前描述的实施例类似的关于该实施例的细节在此将不再重复。
图45至图50示出了根据一些实施例的在形成半导体封装件800的工艺期间的中间步骤的截面图。在图45中，在载体衬底402上的释放层404上方形成再分布结构456。先前已经描述了再分布结构456、释放层404和载体衬底，并且在此不再重复描述。在该实施例中，介电层448的顶面与金属化图案446的顶面共面。在一些实施例中，该共共面性用诸如CMP的平坦化工艺实现。在其它实施例中，在形成介电层448的形成之后，表面共面，并且可以省略平坦化工艺。
在图46中，模块410和412以及半导体封装件250分别通过导电连接件802和804接合至再分布结构456。虽然两个模块410和412示出为接合，但是应该理解，更多或更少的模块410和/或412可以接合至再分布结构456。例如，三个或四个模块410和/或412可以接合至再分布结构456。虽然仅单个半导体封装件250示出为接合，但是应该理解，更多的半导体封装件250可以接合至再分布结构456。例如，两个或三个半导体封装件250可以接合至再分布结构456。
导电连接件802和804可以类似于以上描述的导电连接件242，并且在此不再重复描述。导电连接件802将模块410和412机械和电耦接至再分布结构456。导电连接件804将半导体封装件250机械和电耦接至再分布结构456。
在图47中，在模块410和412和再分布结构456之间并且围绕导电连接件802形成底部填充物806。进一步在图47中，在半导体封装件250和再分布结构之间并且围绕导电连接件804形成底部填充物808。底部填充物806和808可以类似于以上描述的底部填充物230，在此不再重复描述。如所示，可以在模块410和412的侧壁之间形成底部填充物806，并且可以延伸至模块410和412的半导体衬底413的背侧。
在图48中，在模块410/412和半导体封装件250上和周围形成密封剂810。密封剂810可以类似于以上描述的密封剂430，并且在此不再重复描述。密封剂810可以形成为使得模块410/412和半导体封装件250被掩埋或覆盖。
在图49中，对密封剂810实施平坦化工艺以暴露模块410/412的半导体衬底413。平坦化工艺之后，模块410/412的半导体衬底413和密封剂810的顶面可以彼此齐平(例如，共面)。平坦化工艺可以是例如化学机械抛光(CMP)工艺、研磨工艺、回蚀工艺等。在一些实施例中，例如，如果已经暴露模块410/412的半导体衬底413的表面，则可以省略平坦化工艺。
在图50中，实施载体衬底剥离以将载体衬底402从再分布结构456脱离(剥离)。根据一些实施例，剥离包括将诸如激光或UV光的光投射在释放层404上，使得释放层404在光的热量下分解，并且可以去除载体衬底402。然后将脱离的结构翻转并且放置在带820上。
进一步在图50中，在剥离的再分布结构456上形成导电连接件822。特别地，在再分布结构456的金属化图案434上形成导电连接件822。导电连接件822可以类似于以上描述的导电连接件242，并且在此不再重复描述。导电连接件822允许半导体封装件800机械和电接合至另一封装结构。
在图51中，然后使用导电连接件822将半导体封装件800附接至封装衬底500以形成封装件900。先前已经描述了封装衬底500，并且在此不再重复描述。
在一些实施例中，可以在半导体封装件800和封装衬底500之间、围绕导电连接件822形成底部填充物830。底部填充物830可以在附接半导体封装件800之后通过毛细管流动工艺形成，或可以在附接半导体封装件400之前通过合适的沉积方法形成。
虽然用半导体封装件250示出了封装件900，但是封装件900的其它实施例可以包括半导体封装件350或半导体封装件250和350中的一个或多个。
实施例可以实现许多优势。实施例包括半导体器件，其可以是集成无源器件(IPD)，包括电容器，诸如深沟槽电容器(DTC)、金属氧化物金属(MOM)电容器、金属-绝缘体-金属(MIM)电容器等或它们的组合。半导体器件垂直堆叠并且连接以有效形成更大的半导体器件。垂直堆叠的半导体器件可以通过焊料连接和/或通过通孔连接电耦接在一起。通过具有垂直堆叠IPD，可以形成高效电容器(可以用作去耦电容器)。而且，包括垂直堆叠和耦接的一个或多个电容器的封装结构可以提供电容器的更低的等效串联电阻(ESR)。在一些实例中，这些半导体器件可以合并至封装结构(例如，集成扇出(InFO)封装结构或衬底上晶圆上芯片(CoWoS)封装结构)中，以提供具有较大电容值的电容器。
本申请的一些实施例提供了一种封装结构，包括：第一半导体器件，通过第一导电连接件接合至第一再分布结构的第一侧，所述第一半导体器件包括形成在第一衬底上的第一多个无源元件，所述第一再分布结构包括其中具有金属化图案的多个介电层，所述第一再分布结构的所述金属化图案电耦接至所述第一多个无源元件；第一电连接件，位于所述第一再分布结构的第一侧上，所述第一电连接件与所述第一半导体器件间隔开；第一密封剂，位于所述第一半导体器件和所述第一电连接件的侧壁上；第二半导体器件，通过第二导电连接件接合至所述第一再分布结构的第二侧，所述第一再分布结构的第二侧与所述第一再分布结构的第一侧相对，所述第二半导体器件包括形成在第二衬底上的第二多个无源元件，所述第一再分布结构的所述金属化图案电耦接至所述第二多个无源元件；第二电连接件，位于所述第一再分布结构的第二侧上，所述第二电连接件与所述第二半导体器件间隔开；以及第二密封剂，位于所述第二半导体器件和所述第二电连接件的侧壁上。
在一些实施例中，所述第一多个无源元件是并联电耦接在一起的第一多个深沟槽电容器。在一些实施例中，所述第一多个无源元件是第一多个深沟槽电容器，并且其中，所述第二多个无源元件是第二多个深沟槽电容器，所述第一多个深沟槽电容器和所述第二多个深沟槽电容器并联电耦接在一起。在一些实施例中，所述第一导电连接件包括焊料凸块，其中，所述第一电连接件包括焊料凸块，其中，所述第一电连接件的焊料凸块大于所述第一导电连接件的焊料凸块中的每个。在一些实施例中，封装结构还包括：第三半导体器件，通过第三导电连接件接合至第二再分布结构的第一侧，所述第三半导体器件包括形成在第三衬底上的第三多个无源元件，所述第二再分布结构包括其中具有金属化图案的多个介电层，所述第二再分布结构的所述金属化图案电耦接至所述第三多个无源元件，所述第二再分布结构的第一侧面向所述第一再分布结构的第二侧；第三电连接件，位于所述第二再分布结构的第一侧上，所述第三电连接件与所述第三半导体器件间隔开，所述第三电连接件接合至具有第一焊料凸块的所述第二电连接件；以及第三密封剂，位于所述第三半导体器件和所述第三电连接件的侧壁上。在一些实施例中，封装结构还包括：第一底部填充物，位于所述第二密封剂和所述第三密封剂之间并且接触所述第二密封剂和所述第三密封剂，所述第一底部填充物围绕所述第一焊料凸块。在一些实施例中，所述第一导电连接件包括焊料凸块，其中，所述第一电连接件包括焊料凸块，其中，所述第一电连接件的焊料凸块大于所述第一导电连接件的焊料凸块中的每个。在一些实施例中，所述第一电连接件包括延伸穿过所述第一密封剂的焊料凸块，并且其中，所述第二电连接件包括延伸穿过所述第二密封剂的导电柱。在一些实施例中，封装结构还包括：第三半导体器件，通过第三导电连接件接合至第二再分布结构的第一侧，所述第三半导体器件包括形成在第三衬底上的第三多个无源元件，所述第二再分布结构包括其中具有金属化图案的多个介电层，所述第二再分布结构的所述金属化图案电耦接至所述第三多个无源元件，所述第二再分布结构的所述第一侧面向所述第一再分布结构的所述第二侧；第三电连接件，位于所述第二再分布结构的第一侧上，所述第三电连接件与所述第三半导体器件间隔开，所述第三电连接件接合至具有第一焊料凸块的所述第二电连接件；第三密封剂，位于所述第三半导体器件和所述第三电连接件的侧壁上，所述第三电连接件包括延伸穿过所述第三密封剂的焊料凸块；以及第四导电连接件，位于所述第二再分布结构的第二侧上，所述第二再分布结构的第二侧与所述第二再分布结构的第一侧相对。在一些实施例中，封装结构还包括：第一集成电路结构，包括第一集成电路管芯，所述第一集成电路管芯包括有源器件；第四密封剂，密封所述第一集成电路结构、所述第一密封剂、所述第二密封剂、所述第三密封剂、所述第一再分布结构、所述第二再分布结构和所述第四导电连接件；以及第三再分布结构，位于所述第四密封剂、所述第一集成电路结构和所述第四导电连接件上，所述第三再分布结构包括其中具有金属化图案的多个介电层，所述第三再分布结构的所述金属化图案电耦接至所述第一集成电路管芯和所述第四导电连接件。在一些实施例中，封装结构还包括：第五导电连接件，位于所述第三再分布结构上；以及封装衬底，通过所述第五导电连接件机械和电耦接至所述第三再分布结构。
本申请的另一些实施例提供了一种封装结构，包括：第一无源封装件，包括：第一封装组件，包括第一无源管芯、第二无源管芯、第一再分布结构和第一电连接件，所述第一无源管芯和所述第二无源管芯接合至第一再分布结构的相对侧；第二封装组件，接合至所述第一封装组件，所述第二封装组件包括第三无源管芯、第四无源管芯、第二再分布结构、第二电连接件和第三电连接件，所述第三无源管芯和所述第四无源管芯接合至所述第二再分布结构的相对侧，所述第二电连接件通过所述第一焊料凸块接合至所述第一电连接件；以及第三封装组件，接合至所述第二封装组件，所述第三封装组件包括第五无源管芯、第三再分布结构和第四电连接件，所述第五无源管芯接合至所述第三再分布结构的第一侧，所述第四电连接件通过第二焊料凸块接合至所述第三电连接件，所述第一再分布结构、第二再分布结构和第三再分布结构中的每个包括其中具有金属化图案的多个介电层，所述第一无源管芯、第二无源管芯、第三无源管芯、第四无源管芯和第五无源管芯中的每个包括多个无源器件；第一集成电路封装件，包括至少一个集成电路管芯，所述至少一个集成电路管芯包括多个有源器件；第一密封剂，至少横向密封所述第一无源封装件和所述第一集成电路封装件；以及第四再分布结构，位于所述第一密封剂、所述第一集成电路封装件和所述第一无源封装件上，所述第四再分布结构包括其中具有金属化图案的多个介电层，所述第四再分布结构的所述金属化图案电耦接至所述第一集成电路封装件和所述第一无源封装件。
在一些实施例中，所述无源管芯中的每个的所述多个无源器件是多个深沟槽电容器。在一些实施例中，所述第一封装组件位于所述第二封装组件上方，并且其中，所述第二封装组件位于所述第三封装组件上方。在一些实施例中，封装结构还包括：第一组导电连接件，位于所述第四再分布结构上；以及封装衬底，通过所述第一组导电连接件机械和电耦接至所述第四再分布结构。
本申请的又一些实施例提供了一种形成封装结构的方法，包括：形成第一封装组件，包括：在第一载体衬底上方形成第一再分布结构，所述第一再分布结构包括其中具有金属化图案的多个介电层；将第一半导体器件接合至所述第一再分布结构，所述第一半导体器件包括第一多个无源元件；在所述第一再分布结构上方形成第一电连接件；用第一密封剂密封所述第一半导体器件和所述第一电连接件；去除所述第一载体衬底；将所述第一密封剂附接至第二载体衬底；将第二半导体器件接合至所述第一再分布结构，所述第二半导体器件包括第二多个无源元件，所述第二半导体器件和所述第一半导体器件接合至所述第一再分布结构的相对侧；在所述第一再分布结构上方形成第二电连接件；用第二密封剂密封所述第二半导体器件和所述第二电连接件；以及去除所述第二载体衬底；形成第二封装组件，包括：在第三载体衬底上方形成第二再分布结构，所述第二再分布结构包括其中具有金属化图案的多个介电层；将第三半导体器件接合至所述第二再分布结构，所述第三半导体器件包括第三多个无源元件；在所述第二再分布结构上方形成第三电连接件；以及用第三密封剂密封所述第三半导体器件和所述第三电连接件；用第一组导电连接件将所述第一封装组件接合至第二封装组件，所述第一组导电连接件中的至少一个电接触所述第一电连接件和所述第二电连接件；在所述第一封装组件和所述第二封装组件之间形成第一底部填充物，所述第一底部填充物围绕所述第一组导电连接件；去除所述第三载体衬底；以及在所述第二再分布结构上形成第二组导电连接件，所述第二组导电连接件位于所述第二再分布结构的与所述第三半导体器件相对的侧上。
在一些实施例中，所述第一多个无源元件是第一多个深沟槽电容器，并且其中，所述第二多个无源元件是第二多个深沟槽电容器，所述第一多个深沟槽电容器和所述第二多个深沟槽电容器并联电耦接在一起。在一些实施例中，该方法还包括：形成第一封装件，包括：形成包括至少一个集成电路管芯的第一集成电路封装件，所述至少一个集成电路管芯包括多个有源器件；用第四密封剂密封接合的第一封装组件和第二封装组件以及所述第一集成电路封装件；以及在所述第四密封剂、所述第一集成电路封装件以及所述接合的第一封装组件和第二封装组件上形成第三再分布结构，所述第三再分布结构包括其中具有金属化图案的多个介电层，所述第三再分布结构的所述金属化图案电耦接至所述第一集成电路封装件和所述第二组导电连接件。在一些实施例中，该方法还包括：用第三组导电连接件将所述第一封装件接合至封装衬底；以及在所述第一封装件和所述封装衬底之间形成第二底部填充物，所述第二底部填充物围绕所述第三组导电连接件。在一些实施例中，所述第一电连接件、所述第二电连接件和所述第三电连接件每个包括焊料凸块。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种封装结构，包括：
第一半导体器件，通过第一导电连接件接合至第一再分布结构的第一侧，所述第一半导体器件包括形成在第一衬底上的第一多个无源元件，所述第一再分布结构包括其中具有金属化图案的多个介电层，所述第一再分布结构的所述金属化图案电耦接至所述第一多个无源元件；
第一电连接件，位于所述第一再分布结构的第一侧上，所述第一电连接件与所述第一半导体器件间隔开；
第一密封剂，位于所述第一半导体器件和所述第一电连接件的侧壁上；
第二半导体器件，通过第二导电连接件接合至所述第一再分布结构的第二侧，所述第一再分布结构的第二侧与所述第一再分布结构的第一侧相对，所述第二半导体器件包括形成在第二衬底上的第二多个无源元件，所述第一再分布结构的所述金属化图案电耦接至所述第二多个无源元件；
第二电连接件，位于所述第一再分布结构的第二侧上，所述第二电连接件与所述第二半导体器件间隔开；以及
第二密封剂，位于所述第二半导体器件和所述第二电连接件的侧壁上。
2.根据权利要求1所述的封装结构，其中，所述第一多个无源元件是并联电耦接在一起的第一多个深沟槽电容器。
3.根据权利要求1所述的封装结构，其中，所述第一多个无源元件是第一多个深沟槽电容器，并且其中，所述第二多个无源元件是第二多个深沟槽电容器，所述第一多个深沟槽电容器和所述第二多个深沟槽电容器并联电耦接在一起。
4.根据权利要求1所述的封装结构，其中，所述第一导电连接件包括焊料凸块，其中，所述第一电连接件包括焊料凸块，其中，所述第一电连接件的焊料凸块大于所述第一导电连接件的焊料凸块中的每个。
5.根据权利要求1所述的封装结构，还包括：
第三半导体器件，通过第三导电连接件接合至第二再分布结构的第一侧，所述第三半导体器件包括形成在第三衬底上的第三多个无源元件，所述第二再分布结构包括其中具有金属化图案的多个介电层，所述第二再分布结构的所述金属化图案电耦接至所述第三多个无源元件，所述第二再分布结构的第一侧面向所述第一再分布结构的第二侧；
第三电连接件，位于所述第二再分布结构的第一侧上，所述第三电连接件与所述第三半导体器件间隔开，所述第三电连接件接合至具有第一焊料凸块的所述第二电连接件；以及
第三密封剂，位于所述第三半导体器件和所述第三电连接件的侧壁上。
6.根据权利要求5所述的封装结构，还包括：
第一底部填充物，位于所述第二密封剂和所述第三密封剂之间并且接触所述第二密封剂和所述第三密封剂，所述第一底部填充物围绕所述第一焊料凸块。
7.根据权利要求1所述的封装结构，其中，所述第一导电连接件包括焊料凸块，其中，所述第一电连接件包括焊料凸块，其中，所述第一电连接件的焊料凸块大于所述第一导电连接件的焊料凸块中的每个。
8.根据权利要求1所述的封装结构，其中，所述第一电连接件包括延伸穿过所述第一密封剂的焊料凸块，并且其中，所述第二电连接件包括延伸穿过所述第二密封剂的导电柱。
9.一种封装结构，包括：
第一无源封装件，包括：
第一封装组件，包括第一无源管芯、第二无源管芯、第一再分布结构和第一电连接件，所述第一无源管芯和所述第二无源管芯接合至第一再分布结构的相对侧；
第二封装组件，接合至所述第一封装组件，所述第二封装组件包括第三无源管芯、第四无源管芯、第二再分布结构、第二电连接件和第三电连接件，所述第三无源管芯和所述第四无源管芯接合至所述第二再分布结构的相对侧，所述第二电连接件通过所述第一焊料凸块接合至所述第一电连接件；以及
第三封装组件，接合至所述第二封装组件，所述第三封装组件包括第五无源管芯、第三再分布结构和第四电连接件，所述第五无源管芯接合至所述第三再分布结构的第一侧，所述第四电连接件通过第二焊料凸块接合至所述第三电连接件，所述第一再分布结构、第二再分布结构和第三再分布结构中的每个包括其中具有金属化图案的多个介电层，所述第一无源管芯、第二无源管芯、第三无源管芯、第四无源管芯和第五无源管芯中的每个包括多个无源器件；
第一集成电路封装件，包括至少一个集成电路管芯，所述至少一个集成电路管芯包括多个有源器件；
第一密封剂，至少横向密封所述第一无源封装件和所述第一集成电路封装件；以及
第四再分布结构，位于所述第一密封剂、所述第一集成电路封装件和所述第一无源封装件上，所述第四再分布结构包括其中具有金属化图案的多个介电层，所述第四再分布结构的所述金属化图案电耦接至所述第一集成电路封装件和所述第一无源封装件。
10.一种形成封装结构的方法，包括：
形成第一封装组件，包括：
在第一载体衬底上方形成第一再分布结构，所述第一再分布结构包括其中具有金属化图案的多个介电层；
将第一半导体器件接合至所述第一再分布结构，所述第一半导体器件包括第一多个无源元件；
在所述第一再分布结构上方形成第一电连接件；
用第一密封剂密封所述第一半导体器件和所述第一电连接件；
去除所述第一载体衬底；
将所述第一密封剂附接至第二载体衬底；
将第二半导体器件接合至所述第一再分布结构，所述第二半导体器件包括第二多个无源元件，所述第二半导体器件和所述第一半导体器件接合至所述第一再分布结构的相对侧；
在所述第一再分布结构上方形成第二电连接件；
用第二密封剂密封所述第二半导体器件和所述第二电连接件；以及
去除所述第二载体衬底；
形成第二封装组件，包括：
在第三载体衬底上方形成第二再分布结构，所述第二再分布结构包括其中具有金属化图案的多个介电层；
将第三半导体器件接合至所述第二再分布结构，所述第三半导体器件包括第三多个无源元件；
在所述第二再分布结构上方形成第三电连接件；以及
用第三密封剂密封所述第三半导体器件和所述第三电连接件；
用第一组导电连接件将所述第一封装组件接合至第二封装组件，所述第一组导电连接件中的至少一个电接触所述第一电连接件和所述第二电连接件；
在所述第一封装组件和所述第二封装组件之间形成第一底部填充物，所述第一底部填充物围绕所述第一组导电连接件；
去除所述第三载体衬底；以及
在所述第二再分布结构上形成第二组导电连接件，所述第二组导电连接件位于所述第二再分布结构的与所述第三半导体器件相对的侧上。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220278095A1 (en) * 2021-02-26 2022-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked semiconductor device and method
CN116018060A (zh) * 2023-03-27 2023-04-25 长鑫存储技术有限公司 半导体结构及其制备方法、封装结构

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11756988B2 (en) * 2020-08-20 2023-09-12 Nanya Technology Corporation Semiconductor structure and method for fabricating the same
US11749661B2 (en) * 2021-06-30 2023-09-05 Qualcomm Incorporated Package comprising a substrate and a multi-capacitor integrated passive device
US11978729B2 (en) * 2021-07-08 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package having warpage control and method of forming the same
KR20240020802A (ko) 2022-08-09 2024-02-16 국방과학연구소 짧은 알킬티올 리간드를 가지는 귀금속 칼코제나이드 양자점 기반 적외선 광검출기 및 이의 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1728379A (zh) * 2004-07-30 2006-02-01 株式会社瑞萨科技 半导体器件及其制造方法
CN108281408A (zh) * 2017-01-05 2018-07-13 联发科技股份有限公司 半导体芯片封装和叠层封装
CN110299351A (zh) * 2018-03-23 2019-10-01 台湾积体电路制造股份有限公司 半导体封装件及其形成方法
US20200006241A1 (en) * 2018-06-29 2020-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method of Manufacture

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7247932B1 (en) * 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
JP2003318361A (ja) * 2002-04-19 2003-11-07 Fujitsu Ltd 半導体装置及びその製造方法
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US8743553B2 (en) 2011-10-18 2014-06-03 Arctic Sand Technologies, Inc. Power converters with integrated capacitors
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US10784220B2 (en) 2017-03-30 2020-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Plurality of semiconductor devices encapsulated by a molding material attached to a redistribution layer
US10763239B2 (en) 2017-10-27 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-chip wafer level packages and methods of forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1728379A (zh) * 2004-07-30 2006-02-01 株式会社瑞萨科技 半导体器件及其制造方法
CN108281408A (zh) * 2017-01-05 2018-07-13 联发科技股份有限公司 半导体芯片封装和叠层封装
CN110299351A (zh) * 2018-03-23 2019-10-01 台湾积体电路制造股份有限公司 半导体封装件及其形成方法
US20200006241A1 (en) * 2018-06-29 2020-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method of Manufacture

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220278095A1 (en) * 2021-02-26 2022-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked semiconductor device and method
US11791332B2 (en) * 2021-02-26 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked semiconductor device and method
US20230387106A1 (en) * 2021-02-26 2023-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked Semiconductor Device and Method
US12057446B2 (en) * 2021-02-26 2024-08-06 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked semiconductor device and method
CN116018060A (zh) * 2023-03-27 2023-04-25 长鑫存储技术有限公司 半导体结构及其制备方法、封装结构
CN116018060B (zh) * 2023-03-27 2023-06-13 长鑫存储技术有限公司 半导体结构及其制备方法、封装结构

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