CN113424128A - 电源电路 - Google Patents

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Abstract

差动放大部(101)包括构成差动对的第一输入晶体管(MN1)和第二输入晶体管(MN2)以及第一尾电流源(T0)和第二尾电流源(T0_S)。输出级(102)包括能够利用差动放大部(101)的输出来进行驱动的第一输出晶体管(MPS)和第二输出晶体管(MPL)。控制部以在启动时由第一尾电流源(T0)和第一输出晶体管(MPS)对负载(200)进行驱动、在启动后由第一尾电流源(T0)、第二尾电流源(T0_S)、第一输出晶体管(MPS)以及第二输出晶体管(MPL)对负载(200)进行驱动的方式进行控制。

Description

电源电路
技术领域
本发明涉及一种电源电路。
背景技术
对于电源电路要求驱动能力高且自消耗电力小的高效率的电路。另一方面，为了提高驱动能力，需要能力高的驱动元件。能力高的驱动元件由于其电流驱动能力高，因此存在招致启动时的冲击电流和输出电压的过冲这样的问题。
因此，已知具备对输出晶体管的能力进行切换的功能的电源电路(例如参照专利文献1)。电源电路在启动时，通过抑制输出晶体管的能力来防止过冲和冲击电流。电源电路在输出电压达到目标电压附近时，使输出晶体管的能力增加。
通过这样的控制，在电源电路的启动时抑制电流驱动能力，在作为电源电路进行动作时，能够具有必要且充分的电流驱动能力。
专利文献1：日本特开2009-266121号公报
发明内容
发明要解决的问题
在专利文献1的电源电路中，在启动时与通常时之间对输出晶体管的能力进行切换，由此实现顺畅的启动和启动后的高的电流能力。
在专利文献1的电源电路中，在启动时和启动后这两方，输出晶体管的前级的放大电路的结构及动作相同。在启动时和启动后，放大器的输出阻抗不变化，因此电源电路无法供给稳定的电压。
因此，本发明的目的在于提供能够实现顺畅的启动和启动后的高的电流能力并且供给稳定的电压的电源电路。
用于解决问题的方案
本发明的电源电路具备：差动放大部，包括构成差动对的第一输入晶体管和第二输入晶体管以及第一尾电流源和第二尾电流源；输出级，包括能够利用差动放大部的输出来进行驱动的第一输出晶体管和第二输出晶体管；以及控制部，以在启动时由第一尾电流源和第一输出晶体管对负载进行驱动、在启动后由第一尾电流源、第二尾电流源、第一输出晶体管以及第二输出晶体管对负载进行驱动的方式进行控制。
发明的效果
根据本发明，在启动时，由第一尾电流源和第一输出晶体管对负载进行驱动，在启动后，由第一尾电流源、第二尾电流源、第一输出晶体管以及第二输出晶体管对负载进行驱动。由此，能够实现顺畅的启动和启动后的高的电流能力，并且供给稳定的电压。
附图说明
图1是表示实施方式1的电源电路的结构的图。
图2是表示参考例的运算放大器620的结构的图。
图3是表示实施方式1的运算放大器120的结构的图。
图4是表示控制部103的结构的图。
图5的(a)是表示输入控制信号CT0的时间变化的图。图5的(b)是表示启动完成控制信号CT1的时间变化的图。
图6的(a)是表示参考例的运算放大器620的频率响应特性的波特图。(b)是表示实施方式1的运算放大器120的频率响应特性的波特图。
图7是表示参考例的运算放大器620的输出电压VOUT的波形的图。
图8是表示实施方式1的运算放大器120的输出电压VOUT的波形的图。
图9是表示参考例的电源电路的消耗电流的波形的图。
图10是表示实施方式1的电源电路的消耗电流的波形的图。
图11是表示实施方式2的控制部203的结构的图。
图12是表示实施方式3的运算放大器220的结构的图。
图13是表示实施方式4的运算放大器320的结构的图。
图14是表示实施方式5的运算放大器420的结构的图。
图15是表示实施方式6的运算放大器520的结构的图。
图16是表示实施方式7的运算放大器720的结构的图。
(附图标记说明)
100、500、600：反馈电阻部；101、201、301、601、701：差动放大部；102、602：输出级；103、203：控制部；120、220、320、420、520、620、720：运算放大器；200：负载；210：分压部；Cout：输出电容；MP1、MP2、MP3、MP4、MPS、MPL、MPS2、MPL2：PMOS晶体管；MN1、MN2、M200：NMOS晶体管；Rd1、Rd2、R1、R2、R1_S、RS_S、R12、R22、R12_S、R22_S：电阻；T0、T0_S、T1、T1_S、T2、T2_S、T0_S1、T0_S2：尾电流源；SWP、SWP2、SW0、SW1、SW2、SW0_1、SW0_2、SWR1、SWR2、SWR1S、SWR2S、SWR12、SWR22、SWR12S、SWR22S：开关；BF、BF2：缓冲器；IV1、IV2、IV3、IV4：反相器；BI：偏置电流源；C200：电容元件；CMP：比较器。
具体实施方式
以下，关于实施方式，参照图来进行说明。
实施方式1.
图1是表示实施方式1的电源电路的结构的图。
该电源电路具备输入端子IN、控制端子CTRL、输出端子OUT、运算放大器120、输出电容Cout以及控制部103。
运算放大器120通过将从输入端子IN输入的输入电压VREF根据反馈电阻比进行放大，来产生输出电压VOUT。运算放大器120具备差动放大部101、输出级102以及反馈电阻部100。控制部103接收输入控制信号CT0并输出启动完成控制信号CT1。输入控制信号CT0经由控制部103被送到运算放大器120的各结构要素，对运算放大器120的各结构要素的低消耗电力模式的设定进行控制。对于运算放大器120的启动，利用来自控制部103的启动完成控制信号CT1和输出电容Cout进行控制。
图2是表示参考例的运算放大器620的结构的图。
参考例的运算放大器620具备差动放大部601、输出级102以及反馈电阻部600。
差动放大部601具备构成差动对的NMOS晶体管MN1、MN2、构成有源负载的PMOS晶体管MP1、MP2以及尾电流源T0。
在电源AVDD与节点NDA之间，PMOS晶体管MP1与NMOS晶体管MN1串联连接。在电源AVDD与节点NDA之间，PMOS晶体管MP2与NMOS晶体管MN2串联连接。
PMOS晶体管MP1的栅极、PMOS晶体管MP1的漏极以及PMOS晶体管MP2的栅极被连接。
NMOS晶体管MN1的栅极接收输入电压VREF。NMOS晶体管MN2的栅极接收来自反馈电阻部600的反馈电压vfb。
PMOS晶体管MP2与NMOS晶体管MN2之间的节点NDB将栅极电压PG送到输出级102。
在节点NDA与地电源AGND之间配置有尾电流源T0。尾电流源T0输出尾电流IBIAS0+IBIAS_S0。
输出级102具备作为输出晶体管的PMOS晶体管MPL、MPS以及开关SWP。
在电源AVDD与输出端子OUT之间，PMOS晶体管MPS与PMOS晶体管MPL并联地配置。PMOS晶体管MPS的栅极与节点NDB连接，接收栅极电压PG。
在节点NDB与PMOS晶体管MPL的栅极之间配置有开关SWP。PMOS晶体管MPL的栅极在开关SWP为导通时，接收栅极电压PG。对于开关SWP，利用启动完成控制信号CT1进行控制。在启动完成控制信号CT1为高电平时，开关SWP变为导通。在启动完成控制信号CT1为低电平时，开关SWP变为断开。
反馈电阻部600具备反馈电阻R1、R2。
在输出端子OUT与地电源AGND之间，电阻R1、电阻R2串联连接。
图3是表示实施方式1的运算放大器120的结构的图。
运算放大器120具备差动放大部101、输出级102以及反馈电阻部100。
差动放大部101具备构成差动对的NMOS晶体管MN1(第一输入晶体管)和NMOS晶体管MN2(第二输入晶体管)、构成有源负载的PMOS晶体管MP1、MP2。差动放大部101还具备尾电流源TI(第一尾电流源)、尾电流源TI_S(第二尾电流源)以及开关SW0(第二开关)。
在电源AVDD(第一电源)与节点NDA(第一节点)之间，PMOS晶体管MP1与NMOS晶体管MN1串联连接。在电源AVDD与节点NDA之间，PMOS晶体管MP2与NMOS晶体管MN2串联连接。NMOS晶体管MN1的一端和NMOS晶体管MN2的一端连接于节点NDA。
PMOS晶体管MP1的栅极、PMOS晶体管MP1的漏极以及PMOS晶体管MP2的栅极被连接。
NMOS晶体管MN1的栅极接收输入电压VREF。NMOS晶体管MN2的栅极接收来自反馈电阻部100的反馈电压vfb。
PMOS晶体管MP2与NMOS晶体管MN2之间的节点NDB将栅极电压PG送到输出级102。
在节点NDA与地电源AGND(第二电源)之间配置有尾电流源T0。尾电流源T0输出尾电流IBIAS0。
在节点NDA与地电源AGND之间，开关SW0与尾电流源T0_S串联连接。尾电流源T0_S输出尾电流IBIAS_S0。对于开关SW0，利用启动完成控制信号CT1进行控制。在启动完成控制信号CT1为高电平时，开关SW0变为导通。在启动完成控制信号CT1为低电平时，开关SW0变为断开。
输出级102具备作为输出晶体管的PMOS晶体管MPS(第一输出晶体管)、PMOS晶体管MPS(第二输出晶体管)以及开关SWP(第一开关)。PMOS晶体管MPL的尺寸大于PMOS晶体管MPS的尺寸。
在电源AVDD与输出端子OUT之间配置有PMOS晶体管MPS。在电源AVDD与输出端子OUT之间配置有PMOS晶体管MPL。PMOS晶体管MPS的栅极与节点NDB连接，接收栅极电压PG。
在节点NDB与PMOS晶体管MPL的栅极之间配置有开关SWP。PMOS晶体管MPL的栅极在开关SWP为导通时，接收栅极电压PG。对于开关SWP，利用启动完成控制信号CT1进行控制。在启动完成控制信号CT1为高电平时，开关SWP变为导通。在启动完成控制信号CT1为低电平时，开关SWP变为断开。
反馈电阻部100将对输出端子OUT的电压进行分压得到的电压反馈到差动放大部101。反馈电阻部100包括第一路径L1和第二路径L2。
控制部103以在启动时使电流流过第一路径L1、且使电流不流过第二路径L2的方式进行控制。控制部103以在启动后使电流流过第二路径L2、且使电流不流过第一路径L1的方式进行控制。第一路径L1的电阻小于第二路径L2的电阻。
反馈电阻部100具备反馈电阻R1_S(第一电阻)、反馈电阻R1(第二电阻)、反馈电阻R2_S(第三电阻)、反馈电阻R2(第四电阻)。
反馈电阻部100还具备开关SWR1S(第五开关)、开关SWR1(第六开关)、开关SWR2S(第七开关)、开关SWR2(第八开关)。反馈电阻R1_S的电阻值小于反馈电阻R1的电阻值。反馈电阻R2_S的电阻值小于反馈电阻R2的电阻值。
反馈电阻R1与反馈电阻R1_S在输出端子OUT与节点NDG(第二节点)之间并联地配置。反馈电阻R2与反馈电阻R2_S在节点NDG与地电源AGND之间并联地配置。节点NDG的电压vfg被送到差动放大部101的NMOS晶体管MN2的栅极。
开关SWR1S配置于反馈电阻R1_S与节点NDG之间。开关SWR1配置于反馈电阻R1与节点NDG之间。开关SWR2S配置于反馈电阻R2_S与地电源AGND之间。开关SWR2配置于反馈电阻R2与地电源AGND之间。
对于开关SWR1、SWR2，利用启动完成控制信号CT1进行控制。在启动完成控制信号CT1为高电平时，开关SWR1、SWR2变为导通。在启动完成控制信号CT1为低电平时，开关SWR1、SWR2变为断开。对于开关SWR1S、SWR2S，利用启动完成控制信号CT1进行控制。在启动完成控制信号CT1为高电平时，开关SWR1S、SWR2S变为断开。在启动完成控制信号CT1为低电平时，开关SWR1S、SWR2S变为导通。由此，在启动时，电流流过第一路径L1上的反馈电阻R1_S和反馈电阻R2_S，且电流不流过第二路径L2上的反馈电阻R1和反馈电阻R2。在启动后，电流流过第二路径L2上的反馈电阻R1和反馈电阻R2，且电流不流过第一路径L1上的反馈电阻R1_S和反馈电阻R2_S。
图4是表示控制部103的结构的图。
控制部103具备NMOS晶体管M200、电容元件C200、偏置电流源BI以及缓冲器BF。缓冲器BF具备反相器IV1和反相器IV2。
在电源AVDD与节点NDC(第三节点)之间配置有偏置电流源BI。偏置电流源BI输出偏置电流IBIAS。
在节点NDC与地电源AGND之间配置有NMOS晶体管M200(驱动晶体管)。NMOS晶体管M200的栅极接收输入控制信号CT0。
在节点NDC与地电源AGND之间配置有电容元件C200。
反相器IV1接收节点NDC的电压。反相器IV1的输出与反相器IV2的输入连接。反相器IV2输出启动完成控制信号CT1。利用启动完成控制信号CT1对包含于差动放大部101、输出级102、反馈电阻部100中的开关SW0、SWP、SWR1、SWR2、SWR1S、SWR2S进行控制。
图5的(a)是表示输入控制信号CT0的时间变化的图。图5的(b)是表示启动完成控制信号CT1的时间变化的图。
在初始状态下，输入控制信号CT0为低电平。此时，NMOS晶体管M200为断开状态，因此作为NMOS晶体管M200的漏极电压的节点NDC的电压为几乎接近电源电压AVDD的电平。在该状态下，反相器IV1被输入低电平的电压，因此从反相器IV2输出的启动完成控制信号CT1为低电平。
当输入控制信号CT0从低电平变化为高电平时，NMOS晶体管M200导通，由此作为NMOS晶体管M200的漏极电压的节点NDC的电压逐渐从电源电压AVDD电平变化为AGND电平。
在此，在将偏置电流源BI的电流设为IBIAS、以及将电容元件C200的电容值设为C200时，用以下的式表示从输入控制信号CT0变化为高电平起至启动完成控制信号CT1变化为高电平为止的时间Δt。
ΔV＝AVDD-AGND···(A1)
Δt＝C200×ΔV/IBIAS···(A2)
控制部103在初始状态下(启动时)将启动完成控制信号CT1设为低电平，在启动后将启动完成控制信号CT1设为高电平。换言之，启动完成信号CT1为低电平时是启动时，启动完成信号CT1为高电平时是启动后。
控制部103在启动时，将开关SW0设为断开，将开关SWP设为断开，将开关SWR1、SWR2设为断开，将开关SWR1S、SWR2S设为导通。其结果，尾电流仅为IBIAS0，只有输出晶体管MPS被驱动。其结果，由输出晶体管MPS和尾电流源T0对负载200进行驱动。电流从输出端子OUT通过电阻R1_S和R2_S流动。
控制部103在启动后，将开关SW0设为导通，将开关SWP设为导通，将开关SWR1、SWR2设为导通，将SWR1S、SWR2S设为断开。其结果，尾电流为IBIAS0+IBIAS_S0，输出晶体管MPS和MPL被驱动。其结果，由输出晶体管MPS、MPL和尾电流源T0、T0_S对负载200进行驱动。电流从输出端子OUT通过电阻R1和R2流动。
初始状态的运算放大器120的驱动能力是由晶体管MPS决定的。晶体管MPS与晶体管MPL相比能力足够低，因此能够抑制启动时的电流能力。
在参考例中，仅具有利用开关SWP对输出晶体管的能力的大小进行切换的功能。例如，在将输出晶体管MPS与MPL的尺寸的比率设定为2倍～5倍左右的情况下，不会产生大的问题。
然而，近年的IoT(Internet of Things：物联网)等的装置被要求运算放大器120或电源电路的自消耗电力极小，为数[uA]至[nA]的水平。另外，启动时的消耗电力也被要求为[uW]至[nW]的水平。并且，其驱动能力被要求为数100[mA]至数[A]的水平。
鉴于这样的状况，为了抑制启动时的突入电流，需要选择能力低的晶体管来作为输出晶体管MPS。另一方面，为了提高通常使用时的驱动能力，需要选择能力高的晶体管来作为输出晶体管MPL。
这样构成的运算放大器以在使用时其输出电压稳定为绝对条件。然而，即使设计成在使用时稳定，如果输出晶体管MPS与MPL的尺寸的比率相差10倍以上，则也存在如下担忧：即使在选择了输出晶体管MPL和MPS时稳定，在仅选择了输出晶体管MPS时也变得不稳定。
在本实施方式中，利用开关SWP对输出晶体管的能力的大小进行切换，并且利用开关SW0对尾电流的大小进行切换，利用开关SWR1、SWR2、SWR1S、SWR2S对在反馈电阻部100中流动的电流的大小进行切换。
图6的(a)是表示参考例的运算放大器620的频率响应特性的波特图。
运算放大器620的第一极点P1在启动后被配置在频率fp1，在启动时被配置在频率fp1′。
fp1＝λIOUT/(2πCout)···(1)
fp1′＝λ′IOUT′/(2πCout)···(2)
其中，λ是由输出晶体管MPS和MPL确定的沟道长度调制系数。输出晶体管MPS的尺寸小于输出晶体管MPL的尺寸，因此λ大致是输出晶体管MPL的沟道长度调制系数。λ′是输出晶体管MPS的沟道长度调制系数。IOUT、IOUT′是从输出端子OUT流过负载200的电流。由于IOUT′>IOUT、λ′>λ，因此成为fp1′>fp1。Cout是输出电容Cout的电容值。
运算放大器620的第二极点P2在启动后被配置在频率fp2，在启动时被配置在频率fp2′(R)。
fp2＝1/(2π(R1+R2)×Cgate)···(3)
fp2′(R)＝1/(2π(R1+R2)×Cgate′)···(4A)
在此，R1、R2是电阻R1、R2的电阻值。Cgate是以输出晶体管MPL和MPS的栅极电容为主的寄生电容。Cgate′是以输出晶体管MPS的栅极电容为主的寄生电容。由于Cgate>Cgate′，因此成为fp2′(R)>fp2。
运算放大器的第三极点P3在启动后被配置在频率fp3，在启动时被配置在频率fp3′(R)。
fp3＝1/(2π(Roa×Cgate)···(5)
fp3′(R)＝1/(2π(Roa×Cgate′)···(6A)
在此，Roa是晶体管MP2和MN2的输出阻抗。Roa与尾电流IBIAS0+IBIAS_S0成比例。
由于Cgate>Cgate′，因此成为fp3′(R)>fp3。
运算放大器的零点Z1在启动后和启动时被配置在频率fz1。
fz1＝1/(2πResr×Cout)···(7)
在此，Resr是输出电容Cout的ESR。
图6的(b)是表示实施方式1的运算放大器120的频率响应特性的波特图。
运算放大器120的第一极点P1在启动后被配置在频率fp1，在启动时被配置在频率fp1′。
fp1＝λIOUT/(2πCout)···(1)
fp1′＝λ′IOUT′/(2πCout)···(2)
其中，λ是由输出晶体管MPS和MPL确定的沟道长度调制系数。输出晶体管MPS的尺寸小于输出晶体管MPL的尺寸，因此λ大致是输出晶体管MPL的沟道长度调制系数。λ′是输出晶体管MPS的沟道长度调制系数。IOUT、IOUT′是从输出端子OUT流过负载200的电流。由于IOUT′>IOUT、λ′>λ，因此成为fp1′>fp1。Cout是输出电容Cout的电容值。
运算放大器的第二极点P2在启动后被配置在频率fp2，在启动时被配置在频率fp2′。
fp2＝1/(2π(R1+R2)×Cgate)···(3)
fp2′＝1/(2π(R1_S+R2_S)×Cgate′)···(4)
在此，R1、R2、R1_S、R2_S是电阻R1、R2、R1_S、R2_S的电阻值。Cgate是以输出晶体管MPL和MPS的栅极电容为主的寄生电容。Cgate′是以输出晶体管MPS的栅极电容为主的寄生电容。由于R1>R1_S、R2>R2_S、Cgate>Cgate′，因此成为fp2′>fp2、fp2′>fp2′(R)。
运算放大器的第三极点P3在启动后被配置在频率fp3，在启动时被配置在频率fp3′。
fp3＝1/(2π(Roa×Cgate)···(5)
fp3′＝1/(2π(Roa′×Cgate′)···(6)
在此，Roa、Roa′是晶体管MP2和MN2的输出阻抗。Roa与尾电流IBIAS0+IBIAS_S0成比例，Roa′与尾电流IBIAS0成比例。
由于Roa>Roa′、Cgate>Cgate′，因此成为fp3′>fp3、fp3′>fp3′(R)。如图6的(b)所示，fp3′与fp3相比足够大。在fp3′处，将总增益A[dB]设为0[dB]以下，由此能够实现2极点1零点的系统。其结果，能够确保充分的稳定性。
运算放大器的零点Z1在启动后和启动时被配置在频率fz1。
fz1＝1/(2πResr×Cout)···(7)
在此，Resr是输出电容Cout的ESR。
图7是表示参考例的运算放大器620的输出电压VOUT的波形的图。
在参考例中，输出电压VOUT包括纹波或SIN波等。
图8是表示实施方式1的运算放大器120的输出电压VOUT的波形的图。
在实施方式1中，输出电压VOUT包括启动时、启动后(稳定时以及从启动时起至稳定时为止的过渡期间)在内，稳定且平滑地变化。
图9是表示参考例的电源电路的消耗电流的波形的图。
在参考例中，在启动时，由于输出电压VOUT的变动而输出电容Cout无用地进行充放电。即使使用抑制了能力的输出晶体管MPS，也无法充分地发挥效果。
图10是表示实施方式1的电源电路的消耗电流的波形的图。
在实施方式1中，输出电容Cout不会无用地进行充放电，因此能够削减消耗电流。
实施方式2.
图11是表示实施方式2的控制部203的结构的图。
控制部203具备分压部210、比较器CMP以及缓冲器BF2。缓冲器BF2具备反相器IV3和反相器IV4。
分压部210对向负载200供给的输出电压VOUT进行分压。分压部210具备在输出端子OUT与地电源AGND之间串联连接的电阻Rd1和电阻Rd1。
分压部210输出分压电压VR。
VR＝VOUT×Rd1/(Rd1+Rd2)···(8)
将电阻Rd1的电阻值设为Rd1，将电阻Rd2的电阻值设为Rd2。
比较器CMP将分压电压VR与作为基准电压的输入电压VREF进行比较。比较器CMP在VR≥VREF时输出高电平。比较器CMP在VR<VREF时输出低电平。
反相器IV3接收比较器CMP的输出。反相器IV3的输出与反相器IV4的输入连接。反相器IV4输出启动完成控制信号CT1。利用启动完成控制信号CT1对包含于差动放大部101、输出级102、反馈电阻部100中的开关SW0、SWP、SWR1、SWR2、SWR1S、SWR2S进行控制。
实施方式3.
图12是表示实施方式3的运算放大器220的结构的图。
运算放大器220具备差动放大部201、输出级102以及反馈电阻部100。输出级102及反馈电阻部100与在实施方式1中说明的内容同样，因此不重复说明。
差动放大部201与实施方式1同样地，具备构成差动对的NMOS晶体管MN1、MN2、构成有源负载的PMOS晶体管MP1、MP2、尾电流源T0、T0_S以及开关SW0。
差动放大部201还具备构成作为放大器发挥功能的源极接地电路的PMOS晶体管MP3、尾电流源T1、T1_S以及开关SW1。
在电源AVDD与节点NDD之间配置有PMOS晶体管MP3。PMOS晶体管MP3的栅极接收节点NDB的栅极电压PG。连接有PMOS晶体管MP3的漏极的节点NDD将栅极电压PG2送到输出级102。在输出级102中，PMOS晶体管MPS的栅极与节点NDD连接，接收栅极电压PG2。在节点NDD与PMOS晶体管MPL的栅极之间配置有开关SWP。PMOS晶体管MPL的栅极在开关SWP为导通时，接收栅极电压PG2。
在节点NDD与地电源AGND之间配置有尾电流源T1。尾电流源T1输出尾电流IBIAS1。
在节点NDD与地电源AGND之间连接开关SW1和尾电流源T1_S。尾电流源T1_S输出尾电流IBIAS_S1。对于开关SW1，利用启动完成控制信号CT1进行控制。在启动完成控制信号CT1为高电平时，开关SW1变为导通。在启动完成控制信号CT1为低电平时，开关SW1变为断开。
控制部103在启动时，将开关SW0、SW1设为断开，将开关SWP设为断开，将开关SWR1、SWR2设为断开，将开关SWR1S、SWR2S设为导通。其结果，尾电流仅为IBIAS0+IBIAS1，只有输出晶体管MPS被驱动。电流从输出端子OUT通过电阻R1_S和R2_S流动。
控制部103在启动后，将开关SW0、SW1设为导通，将开关SWP设为导通，将开关SWR1、SWR2设为导通，将SWR1S、SWR2S设为断开。其结果，尾电流成为IBIAS0+IBIAS_S0+IBIAS1+IBIAS_S1，输出晶体管MPS和MPL被驱动。电流从输出端子OUT通过电阻R1和R2流动。
此外，根据运算放大器220的频带和PSRR(Power Supply Rejection Ratio：电源抑制比)等规格，决定IBIAS0和IBIAS1的值。根据所决定的值，有时在从“启动时”变化为“启动后”时仅切换开关SW0和开关SW1中的一方的就足够。在这样的情况下，也可以仅对开关SW0和开关SW1中的一方进行切换，对另一方不进行切换。
实施方式4.
图13是表示实施方式4的运算放大器320的结构的图。
运算放大器320具备差动放大部301、输出级102以及反馈电阻部100。输出级102及反馈电阻部100与在实施方式1中说明的内容同样，因此不重复说明。
差动放大部301与实施方式2同样地，具备构成差动对的NMOS晶体管MN1、MN2、构成有源负载的PMOS晶体管MP1、MP2、构成源极接地电路的PMOS晶体管MP3、尾电流源T0、T0_S、T1、T1_S以及开关SW0、SW1。
差动放大部301还具备构成作为放大器发挥功能的源极接地电路的PMOS晶体管MP4、尾电流源T2、T2_S以及开关SW2。
在电源AVDD与节点NDE之间配置有PMOS晶体管MP4。PMOS晶体管MP4的栅极接收节点NDD的栅极电压PG2。连接有PMOS晶体管MP4的漏极的节点NDE将栅极电压PG3送到输出级102。在输出级102中，PMOS晶体管MPS的栅极与节点NDE连接，接收栅极电压PG3。在节点NDE与PMOS晶体管MPL的栅极之间配置有开关SWP。PMOS晶体管MPL的栅极在开关SWP为导通时，接收栅极电压PG3。
在节点NDE与地电源AGND之间配置有尾电流源T2。尾电流源T2输出尾电流IBIAS2。
在节点NDE与地电源AGND之间连接开关SW2和尾电流源T2_S。尾电流源T2_S输出尾电流IBIAS_S2。
对于开关SW2，利用启动完成控制信号CT1进行控制。在启动完成控制信号CT1为高电平时，开关SW2变为导通。在启动完成控制信号CT1为低电平时，开关SW2变为断开。
控制部103在启动时，将开关SW0、SW1、SW2设为断开，将开关SWP设为断开，将开关SWR1、SWR2设为断开，将开关SWR1S、SWR2S设为导通。其结果，尾电流仅为IBIAS0+IBIAS1+IBIAS2，只有输出晶体管MPS被驱动。电流从输出端子OUT通过电阻R1_S和R2_S流动。
控制部103在启动后，将开关SW0、SW1、SW2设为导通，将开关SWP设为导通，将开关SWR1、SWR2设为导通，将SWR1S、SWR2S设为断开。其结果，尾电流成为IBIAS0+IBIAS_S0+IBIAS1+IBIAS_S1+IBIAS2+IBIAS_S2，输出晶体管MPS和MPL被驱动。电流从输出端子OUT通过电阻R1和R2流过。
此外，根据运算放大器320的频带和PSRR等规格，决定IBIAS0、IBIAS1、IBIAS的值。根据所决定的值，有时在启动后仅切换开关SW0、开关SW1、开关SW2中的任意一个或两个就足够。在这样的情况下，也可以仅对开关SW0、开关SW1以及开关SW2中的任意一个或任两个进行切换，不对剩余开关进行切换。
在上述的实施方式中，差动放大部还包括接收差动对的输出的2级的放大器MP3、MP4以及各自与对应的放大器连接的两套的第一组尾电流源T1、T2和第二种尾电流源T2、T2_S。第二组尾电流源T2、T2_S在各自的对应的开关为导通时，供给尾电流。
控制部以在启动时由尾电流源T0和2个第一组尾电流源T1、T2对负载进行驱动的方式进行控制。控制部以在启动后由尾电流源T0、尾电流源T0_S、2个第一组尾电流源T1、T2以及2个第二种尾电流源T1_S、T2_S对负载进行驱动的方式进行控制。不限定于上述的实施方式，还包括如下的变形例。
差动放大部还包括接收差动对的输出的N级(N为1以上的自然数)的放大器以及各自与对应的放大器连接的N套的第一组尾电流源和第二种尾电流源。第二组尾电流源在各自的对应的开关为导通时，供给尾电流。
控制部以在启动时由尾电流源T0和N个第一组尾电流源对负载进行驱动的方式进行控制。控制部以在启动后由尾电流源T0、尾电流源T0_S、N个第一组尾电流源以及N个第二种尾电流源中的M个(N≥M)第二种尾电流源对负载进行驱动的方式进行控制。
实施方式5.
图14是表示实施方式5的运算放大器420的结构的图。
运算放大器420具备差动放大部101、输出级402以及反馈电阻部100。差动放大部101及反馈电阻部100与在实施方式1中说明的内容同样，因此不重复说明。
输出级402具备作为输出晶体管的PMOS晶体管MPL、MPL2、MPS、MPS2以及开关SWP、SWP2。PMOS晶体管MPL的尺寸大于PMOS晶体管MPS的尺寸。PMOS晶体管MPL2的尺寸大于PMOS晶体管MPS2的尺寸。
在电源AVDD与输出端子OUT之间，PMOS晶体管MPS、PMOS晶体管MPS2、PMOS晶体管MPL以及PMOS晶体管MPL2并联地配置。PMOS晶体管MPS的栅极与节点NDB连接，接收栅极电压PG。PMOS晶体管MPS2的栅极与节点NDB连接，接收栅极电压PG。
在节点NDB与PMOS晶体管MPL的栅极之间配置有开关SWP。在节点NDB与PMOS晶体管MPL的栅极之间配置有开关SWP2。PMOS晶体管MPL的栅极在开关SWP为导通时，接收栅极电压PG。PMOS晶体管MPL2的栅极在开关SWP2为导通时，接收栅极电压PG。对于开关SWP、SWP2，利用启动完成控制信号CT1进行控制。在启动完成控制信号CT1为高电平时，开关SWP、SWP2变为导通。在启动完成控制信号CT1为低电平时，开关SWP、SWP2变为断开。
控制部103在启动时，将开关SW0设为断开，将开关SWP、SWP2设为断开，将开关SWR1、SWR2设为断开，将开关SWR1S、SWR2S设为导通。其结果，尾电流仅为IBIAS0，只有输出晶体管MPS、MPS2被驱动。其结果，由输出晶体管MPS、MPS2和尾电流源T0对负载200进行驱动。电流从输出端子OUT通过电阻R1_S和R2_S流动。
控制部103在启动后，将开关SW0设为导通，将开关SWP、SWP2设为导通，将开关SWR1、SWR2设为导通，将SWR1S、SWR2S设为断开。其结果，尾电流成为IBIAS0+IBIAS_S0，输出晶体管MPS、MPS2、MPL、MPL2被驱动。其结果，由输出晶体管MPS、MPS2、MPL、MPL2和尾电流源T0、T0_S对负载200进行驱动。电流从输出端子OUT通过电阻R1和R2流动。
此外，在上述的实施方式中，设为除了输出晶体管MPS、ML2以外，还有2个晶体管在电源AVDD与输出端子OUT之间并联地配置。控制部103以在启动时由输出晶体管MPS和2个晶体管中的1个晶体管对负载200进行驱动的方式进行控制。控制部103以在启动后由输出晶体管MPS、MPL和2个晶体管对负载200进行驱动的方式进行控制。不限定于上述的实施方式，还包括如下的变形例。
也可以设为除了输出晶体管MPS、MPL以外，还有N个(N为2以上的自然数)晶体管在电源AVDD与输出端子OUT之间并联地配置。控制部103以在启动时由输出晶体管MPS和N个晶体管中的M个(M为1以上的自然数)晶体管对负载200进行驱动的方式进行控制。也可以设为控制部103以在启动后由输出晶体管MPS、MPL和N个晶体管对负载200进行驱动的方式进行控制。
实施方式6.
图15是表示实施方式6的运算放大器520的结构的图。
运算放大器520具备差动放大部101、输出级102以及反馈电阻部500。差动放大部101及输出级102与在实施方式1中说明的内容同样，因此不重复说明。
反馈电阻部500具备反馈电阻R1、R2、R12、R22、R1_S、R2_S、R12_S、R22_S和开关SWR1、SWR2、SWR12、SWR22、SWR1S、SWR2S、SWR12S、SWR22S。反馈电阻R1的电阻值大于反馈电阻R1_S的电阻值。反馈电阻R2的电阻值大于反馈电阻R2_S的电阻值。反馈电阻R12的电阻值大于反馈电阻R12_S的电阻值。反馈电阻R22的电阻值大于反馈电阻R22_S的电阻值。
在输出端子OUT与地电源AGND之间，电阻R1、开关SWR1、电阻R2以及开关SWR2串联连接。在输出端子OUT与地电源AGND之间，电阻R12、开关SWR12、电阻R22以及开关SWR22串联连接。
在输出端子OUT与地电源AGND之间，电阻R1_S、开关SWR1_S、电阻R2_S以及开关SWR2_S串联连接。在输出端子OUT与地电源AGND之间，电阻R12_S、开关SWR12_S、电阻R22_S以及开关SWR22_S串联连接。
对于开关SWR1、SWR2、SWR12、SWR22，利用启动完成控制信号CT1进行控制。在启动完成控制信号CT1为高电平时，开关SWR1、SWR2、SWR12、SWR22变为导通。在启动完成控制信号CT1为低电平时，开关SWR1、SWR2、SWR12、SWR22变为断开。
对于开关SWR1S、SWR2S、SWR12S、SWR22S，利用启动完成控制信号CT1进行控制。在启动完成控制信号CT1为高电平时，开关SWR1S、SWR2S、SWR12S、SWR22S变为断开。在启动完成控制信号CT1为低电平时，开关SWR1S、SWR2S、SWR12S、SWR22S变为导通。
控制部103在启动时，将开关SW0设为断开，将开关SWP设为断开，将开关SWR1、SWR2、SWR12、SWR22设为断开，将开关SWR1S、SWR2S、SWR12S、SWR22S设为导通。其结果，尾电流仅为IBIAS0，只有输出晶体管MPS被驱动。电流从输出端子OUT通过电阻R1_S和R2_S流动，并且电流通过电阻R12_S和R22_S流动。
控制部103在启动后，将开关SW0设为导通，将开关SWP设为导通，将开关SWR1、SWR2、SWR12、SWR22设为导通，将SWR1S、SWR2S、SWR12S、SWR22S设为断开。其结果，尾电流成为IBIAS0+IBIAS_S0，输出晶体管MPS和MPL被驱动。电流从输出端子OUT通过电阻R1和R2流动，并且电流通过电阻R12和R22流动。
此外，在上述的实施方式中，设为反馈电阻部除了包括第一路径L1和第二路径L2以外，还包括2个路径。控制部103以在启动时使电流流过第一路径L1和2个路径中的1个路径、使电流不流过第二路径L2和2个路径中的剩余的1个路径的方式进行控制。控制部103以在启动后使电流流过第二路径L2和2个路径中的剩余的1个路径、使电流不流过第一路径L1和2个路径中的1个路径的方式进行控制。2个路径中的1个路径的电阻小于2个路径中的剩余的1个的电阻。不限定于上述的实施方式，还包括如下的变形例。
反馈电阻部除了包括第一路径L1和第二路径L2以外，还包括N个路径。控制部103以在启动时使电流流过第一路径L1和N个路径中的M个路径、使电流不流过第二路径和N个路径中的剩余的(N-M)个路径的方式进行控制。控制部103以在启动后使电流流过第二路径L2和N个路径中的剩余的(N-M)个路径、使电流不流过第一路径L1和N个路径中的M个路径的方式进行控制。N个路径中的M个路径的电阻小于N个路径中的剩余的(N-M)个的电阻。
实施方式7.
图16是表示实施方式7的运算放大器720的结构的图。
运算放大器720具备差动放大部701、输出级102以及反馈电阻部100。输出级102及反馈电阻部100与在实施方式1中说明的内容同样，因此不重复说明。
差动放大部701与实施方式1同样地，具备构成差动对的NMOS晶体管MN1、MN2、构成有源负载的PMOS晶体管MP1、MP2以及尾电流源T0。
差动放大部701还具备尾电流源T0_S1(第二尾电流源)、尾电流源T0_S2(第三尾电流源)、开关SW0_1(第三开关)以及开关SW0_2(第四开关)。
在连接有NMOS晶体管MN1的另一端的节点NDF与地电源AGND之间，开关SW0_1与尾电流源T0_S1串联连接。尾电流源T0_S1输出尾电流IBIAS_S0。
在连接有NMOS晶体管MN2的另一端的节点NDB与地电源AGND之间，开关SW0_2与尾电流源T0_S2串联连接。尾电流源T0_S2输出尾电流IBIAS_S0。
在此，为了使差动放大部101可靠地进行动作，需要不使流过晶体管MN1、MN2的电流成为0以下。为此，需要满足以下的条件。
IBIAS0>2×IBIAS_S0···(9)
对于开关SW0_1、SW0_2，利用启动完成控制信号CT1进行控制。在启动完成控制信号CT1为高电平时，开关SW0_1、SW0_2变为导通。在启动完成控制信号CT1为低电平时，开关SW0_1、SW0_2变为断开。
控制部103在启动时，将开关SW0_1、SW0_2设为断开，将开关SWP设为断开，将开关SWR1、SWR2设为断开，将开关SWR1S、SWR2S设为导通。其结果，尾电流仅为IBIAS0，只有输出晶体管MPS被驱动。电流从输出端子OUT通过电阻R1_S和R2_S流动。
控制部103在启动后，将开关SW0_1、SW0_2设为导通，将开关SWP设为导通，将开关SWR1、SWR2设为导通，将SWR1S、SWR2S设为断开。其结果，尾电流成为IBIAS0+2×IBIAS_S0，输出晶体管MPS和MPL被驱动。电流从输出端子OUT通过电阻R1和R2流动。
应认为本次公开的实施方式在所有方面均是例示，而不是限制性的。本发明的范围不是由上述的说明表示，而是由权利要求书表示，意图包括与权利要求书均等的含义及范围内的所有变更。

Claims (13)

1.一种电源电路，具备：
差动放大部，包括构成差动对的第一输入晶体管和第二输入晶体管以及第一尾电流源和第二尾电流源；
输出级，包括能够利用所述差动放大部的输出来进行驱动的第一输出晶体管和第二输出晶体管；以及
控制部，以在启动时由所述第一尾电流源和所述第一输出晶体管对负载进行驱动且在启动后由所述第一尾电流源、所述第二尾电流源、所述第一输出晶体管以及所述第二输出晶体管对所述负载进行驱动的方式进行控制。
2.根据权利要求1所述的电源电路，其中，
所述第一输出晶体管的尺寸小于所述第二输出晶体管的尺寸。
3.根据权利要求1所述的电源电路，其中，
所述输出级具备配置于所述差动放大部的输出与所述第二输出晶体管的控制电极之间的第一开关，
所述控制部在启动时将所述第一开关设为断开，在启动后将所述第一开关设为导通。
4.根据权利要求1所述的电源电路，其中，
所述差动放大部包括：
所述第一输入晶体管和所述第二输入晶体管；
所述第一尾电流源和所述第二尾电流源；以及
第二开关，
所述第一输入晶体管的一端和所述第二输入晶体管的一端连接于第一节点，
在所述第一节点与第二电源之间配置有所述第一尾电流源，
在所述第一节点与所述第二电源之间，所述第二开关与所述第二尾电流源串联连接，
所述控制部在启动时将所述第二开关设为断开，在启动后将所述第二开关设为导通。
5.根据权利要求1所述的电源电路，其中，
所述差动放大部具备：
所述第一输入晶体管和所述第二输入晶体管；
所述第一尾电流源和所述第二尾电流源；
第三尾电流源；
第三开关；以及
第四开关，
所述第一输入晶体管的一端和所述第二输入晶体管的一端连接于第一节点，
在所述第一节点与第二电源之间配置有所述第一尾电流源，
在所述第一输入晶体管的另一端与所述第二电源之间，所述第三开关与所述第二尾电流源串联连接，
在所述第二输入晶体管的另一端与所述第二电源之间，所述第四开关与所述第三尾电流源串联连接，
所述控制部在启动时将所述第三开关和所述第四开关设为断开，在启动后将所述第三开关和所述第四开关设为导通。
6.根据权利要求1所述的电源电路，其中，
所述第一输出晶体管和所述第二输出晶体管在第一电源与输出端子之间并联连接，
所述电源电路具备反馈电阻部，该反馈电阻部包括第一路径和第二路径，该反馈电阻部将对所述输出端子的电压进行分压得到的电压反馈到所述差动放大部，
所述控制部以在启动时使电流流过所述第一路径、且使电流不流过所述第二路径的方式进行控制，以在启动后使电流流过所述第二路径、且使电流不流过所述第一路径的方式进行控制，所述第一路径的电阻小于所述第二路径的电阻。
7.根据权利要求6所述的电源电路，其中，
所述反馈电阻部包括：
在所述输出端子与第二节点之间并联地配置的第一电阻和第二电阻；以及
在所述第二节点与第二电源之间并联地配置的第三电阻和第四电阻，
所述第二节点的电压被反馈到所述差动放大部，
所述控制部以在启动时使电流流过所述第一路径上的所述第一电阻和所述第三电阻、且使电流不流过所述第二路径上的所述第二电阻和所述第四电阻的方式进行控制，以在启动后使电流流过所述第二路径上的所述第二电阻和所述第四电阻、且使电流不流过所述第一路径上的所述第一电阻和所述第三电阻的方式进行控制，
所述第一电阻的值小于所述第二电阻的值，且所述第三电阻的值小于所述第四电阻的值。
8.根据权利要求7所述的电源电路，其中，
所述反馈电阻部具备：
第五开关，配置于所述第一电阻与所述第二节点之间；
第六开关，配置于所述第二电阻与所述第二节点之间；
第七开关，配置于所述第三电阻与所述第二电源之间；以及
第八开关，配置于所述第四电阻与所述第二电源之间，
所述控制部将所述第五开关和所述第七开关在启动时设为导通，在启动后设为断开，将所述第六开关和所述第八开关在启动时设为断开，在启动后设为导通。
9.根据权利要求6所述的电源电路，其中，
所述控制部具备：
偏置电流源，配置于所述第一电源与第三节点之间；
驱动晶体管，配置于所述第三节点与第二电源之间；
电容元件，配置于所述第三节点与所述第二电源之间；以及
缓冲器，接收所述第三节点的电压，
所述驱动晶体管的控制电极接收输入控制信号，
所述缓冲器的输出对包含于所述差动放大部、所述输出级以及所述反馈电阻部中的开关进行控制。
10.根据权利要求6所述的电源电路，其中，
所述控制部具备：
分压电路，对向所述负载供给的电压进行分压；
比较器，将所述分压电路的输出电压与基准电压进行比较；以及
缓冲器，接收所述比较器的输出，
所述缓冲器的输出对包含于所述差动放大部、所述输出级以及所述反馈电阻部中的开关进行控制。
11.根据权利要求1所述的电源电路，其中，
所述输出级还包括能够利用所述差动放大部的输出来进行驱动的N个输出晶体管，
所述控制部以在启动时由所述第一输出晶体管和所述N个输出晶体管中的M个输出晶体管对所述负载进行驱动、在启动后由所述第一输出晶体管、所述第二输出晶体管以及所述N个输出晶体管对所述负载进行驱动的方式进行控制。
12.根据权利要求6所述的电源电路，其中，
所述反馈电阻部还包括N个路径，
所述控制部以在启动时使电流流过所述第一路径和所述N个路径中的M个路径、且使电流不流过所述第二路径和所述N个路径中的剩余的(N-M)个路径的方式进行控制，以在启动后使电流流过所述第二路径和所述N个路径中的剩余的(N-M)个路径、且使电流不流过所述第一路径和所述N个路径中的M个路径的方式进行控制，所述N个路径中的M个路径的电阻小于所述N个路径中的剩余的(N-M)个的电阻。
13.根据权利要求1所述的电源电路，其中，
所述差动放大部还包括：
N级的放大器，接收所述差动对的输出；以及
各自与对应的所述放大器连接的N套的第一组尾电流源和第二种尾电流源，
所述控制部以在启动时由所述第一尾电流源和N个所述第一组尾电流源对所述负载进行驱动、在启动后由所述第一尾电流源、所述第二尾电流源、N个所述第一组尾电流源、以及N个所述第二种尾电流源中的M个所述第二种尾电流源对所述负载进行驱动的方式进行控制，其中N≥M。
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