CN113380715A - 封装的制作方法 - Google Patents
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05639—Silver [Ag] as principal constituent
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05684—Tungsten [W] as principal constituent
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
- H01L2224/091—Disposition
- H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/09181—On opposite sides of the body
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/80009—Pre-treatment of the bonding area
- H01L2224/8003—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area
- H01L2224/80047—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area by mechanical means, e.g. severing, pressing, stamping
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/8034—Bonding interfaces of the bonding area
- H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
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Abstract
本公开实施例提供封装及封装的制作方法。所述方法包括对第一器件管芯与第二器件管芯进行结合。第二器件管芯位于第一器件管芯之上。在包括第一器件管芯及第二器件管芯的组合结构中形成结合结构。在结合结构中形成组件。组件包括无源器件或传输线。所述方法还包括形成电耦合到组件的第一端及第二端的第一电连接件及第二电连接件。
Description
技术领域
本公开实施例涉及数种封装及其制作方法。
背景技术
随着将更多的器件管芯封装在同一封装中以达成更多的功能，集成电路封装正变得越来越复杂。举例来说，已开发出在同一封装中包括多个器件管芯(例如，处理器及存储器立方体)的封装结构。封装结构可包括使用不同的技术形成的器件管芯且具有结合到同一器件管芯的不同功能，因此形成系统。此可节约制造成本且优化器件性能。
发明内容
根据本公开一些实施例，一种方法包括：将第一器件管芯与第二器件管芯进行结合，其中所述第二器件管芯位于所述第一器件管芯之上，从而在包括所述第一器件管芯及所述第二器件管芯的组合结构中形成结合结构，且在所述结合结构中形成组件，其中所述组件包括无源器件或传输线；以及形成电耦合到所述组件的第一端及第二端的第一电连接件及第二电连接件。
根据本公开一些实施例，一种方法包括：提供第一器件管芯，其中所述第一器件包括第一结合层，所述第一结合层包括第一绝缘层及多个第一结合焊盘，且通过第一镶嵌工艺将所述多个第一结合焊盘嵌置在所述第一绝缘层中；在所述第一器件管芯上提供第二器件管芯，其中所述第二器件包括第二结合层，所述第二结合层包括第二绝缘层及多个第二结合焊盘，且通过第二镶嵌工艺将所述多个第二结合焊盘嵌置在所述第二绝缘层中；通过对所述第一结合层与所述第二结合层进行混合结合来将所述第一器件管芯与所述第二器件管芯进行结合，从而形成组件，其中所述组件包括无源器件或传输线；以及形成电耦合到所述组件的第一端及第二端的第一电连接件及第二电连接件。
根据本公开一些实施例，一种封装包括：第一器件管芯；第二器件管芯，位于所述第一器件管芯之上且通过所述第一器件管芯与所述第二器件管芯的结合结构结合到所述第一器件管芯；组件，位于所述结合结构中，其中所述组件包括无源器件或传输线；以及第一电连接件及第二电连接件，电耦合到所述组件的第一端子及第二端子。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A到图1H是根据本公开一些实施例的在制造封装时的中间阶段的剖视图，所述封装具有通过面对面结合而结合的器件管芯。
图2A、图3A、图4A、图4C及图4F说明根据本公开的替代实施例的图1A及图1H中所说明的结合层的俯视图。
图2B说明根据本公开一些实施例的包括传输线的组件的俯视图。
图3B说明根据本公开一些实施例的包括电容器的组件的俯视图。
图4B、图4D、图4E及图4G说明根据本公开一些实施例的包括电感器的组件的俯视图。
图5是根据本公开的替代实施例的在制造封装时的中间阶段的剖视图，所述封装具有通过面对面结合而结合的器件管芯。
图6是根据本公开的其他一些实施例的在制造封装时的中间阶段的剖视图，所述封装具有通过面对面结合而结合的器件管芯。
图7A到图7B说明根据本公开一些实施例的在制作器件管芯期间的各种处理步骤的剖视图。
图8A到图8H说明根据本公开一些实施例的在制作封装期间的各种处理步骤的剖视图。
图9A到图9E是根据本公开一些实施例的在制造封装时的中间阶段的剖视图，所述封装具有通过面对背结合而结合的器件管芯。
图10是根据本公开的其他一些实施例的在制造封装时的中间阶段的剖视图，所述封装具有通过面对背结合而结合的器件管芯。
图11是根据本公开的其他一些实施例的在制造封装时的中间阶段的剖视图，所述封装具有通过面对背结合而结合的器件管芯。
图12说明层叠式封装(package-on-package，PoP)结构，所述层叠式封装结构具有与顶部封装结合在一起的集成扇出型(integrated fan-out，InFO)封装。
具体实施方式
以下公开内容提供诸多不同的实施例或实例以实施本发明的不同特征。下文阐述组件及排列的具体实例以简化本公开。当然，这些仅是实例且并不旨在进行限制。举例来说，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括其中第一特征与第二特征形成为直接接触的实施例，且还可包括其中在第一特征与第二特征之间可形成额外特征以使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复是出于简化及清晰目的，而并非自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明起见，本文中可使用例如“在…之下(underlying)”、“在…下方(below)”、“下部的(lower)”、“上覆在…上(overlying)”、“上部的(upper)”等空间相对性用语来阐述图中所说明的一个元件或特征与另一(其他)元件或特征之间的关系。除图中所绘示的定向之外，所述空间相对性用语还旨在囊括器件在使用或操作中的不同定向。装置可具有其他定向(旋转90度或处于其他定向)，且同样可相应地对本文中所使用的空间相对性描述语进行解释。
还可包括其他特征及工艺。举例来说，可包括测试结构来辅助对三维(threedimensional，3D)封装或三维集成电路(3D integrated circuit，3DIC)器件进行验证测试。测试结构可包括例如形成在重布线层中或形成在衬底上的测试焊盘，所述测试焊盘允许测试3D封装或3DIC、允许使用探针和/或探针卡等。可对中间结构以及最终结构实行验证测试。另外，本文中所公开的结构及方法可与包括在中间验证出已知良好管芯的测试方法结合使用以提高良率且降低成本。
根据各种示例性实施例提供一种封装及一种形成所述封装的方法。根据一些实施例说明形成封装的中间阶段。论述一些实施例的一些变化形式。在各个视图及说明性实施例通篇，相似的参考编号用于标示相似的元件。
图1A到图1H说明根据本公开一些实施例的形成封装时的中间阶段的剖视图。
图1A说明晶片2的剖视图。在一些实施例中，晶片2是包括有源器件(例如，晶体管和/或二极管)且可能包括无源器件(例如，电容器、电感器、电阻器等)的半导体晶片。晶片2中可包括多个芯片4，其中对芯片4中的一者加以说明。作为另外一种选择，芯片4在后文中被称为(器件)管芯。在一些实施例中，器件管芯4是逻辑管芯，所述逻辑管芯可以是中央处理单元(central processing unit，CPU)管芯、微控制单元(micro control unit，MCU)管芯、输入-输出(input-output，IO)管芯、基带(baseband，BB)管芯、应用处理器(application processor，AP)管芯等。器件管芯4也可以是存储器管芯，例如动态随机存取存储器(dynamic random access memory，DRAM)管芯或静态随机存取存储器(staticrandom access memory，SRAM)管芯，或可以是其他类型的管芯。在后续论述中，对器件晶片予以论述以作为晶片2的示例。本公开的实施例也可适用于其他类型的封装组件，例如中介层晶片。
在一些实施例中，晶片2包括衬底10及形成在衬底10的顶表面处的特征。衬底10可以是可经掺杂或未经掺杂的半导体衬底，例如基体半导体、绝缘体上半导体(semiconductor-on-insulator，SOI)衬底、蓝宝石上半导体衬底、其他支撑衬底(例如，石英、玻璃等)、其组合等。在一些实施例中，衬底10由硅或其他半导体材料制成。作为另外一种选择，衬底10包括其他元素半导体材料，例如锗、镓砷或其他适合的半导体材料。在一些实施例中，衬底10还可包括其他特征，例如各种经掺杂区、隐埋层和/或外延层。此外，在一些实施例中，衬底10由合金半导体制成，例如硅锗、碳化硅锗、磷化镓砷或磷化镓铟。可在衬底10中形成浅沟槽隔离(Shallow trench isolation，STI)区(未示出)以对衬底10中的有效区进行隔离。尽管未示出，但可形成延伸到衬底10中的穿孔，且所述穿孔用于将位于晶片2的相对侧上的特征电相互耦合。
在一些实施例中，晶片2包括集成电路器件13。集成电路器件13在前段制程(front-end-of-line，FEOL)工艺中形成在衬底10的顶表面上。集成电路器件13可以是有源器件和/或无源器件。集成电路器件13可包括N型金属氧化物半导体(N-type metal-oxidesemiconductor，NMOS)晶体管、P型金属氧化物半导体(P-type metal-oxidesemiconductor，PMOS)晶体管和/或互补金属氧化物半导体(complementary metal-oxidesemiconductor，CMOS)晶体管、电阻器、电容器、二极管和/或类似器件。本文中不对集成电路器件13的细节加以说明。根据替代实施例，晶片2用于形成中介层，其中衬底10可以是半导体衬底或介电衬底。
在一些实施例中，晶片2还可包括内连线结构38。内连线结构38形成在衬底10之上。内连线结构38包括介电结构22及位于介电结构22中的内连线36。介电结构22包括层间介电(inter-layer dielectric，ILD)层14以及金属间介电(inter-metal dielectric，IMD)层16、18及20。内连线36包括接触插塞30、以及通孔32及34、以及金属线24、26及28。
ILD层14形成在衬底10之上，且填充集成电路器件13中的晶体管(未示出)的栅极堆叠之间的空间。根据一些示例性实施例，ILD层14由磷硅酸盐玻璃(phospho-silicateglass，PSG)、硼硅酸盐玻璃(boro-silicate glass，BSG)、掺杂硼的磷硅酸盐玻璃(boron-doped phosphosilicate glass，BPSG)、掺杂氟的硅酸盐玻璃(fluorine-doped silicateglass，FSG)、原硅酸四乙酯(tetra ethyl ortho silicate，TEOS)等形成。ILD层14可使用旋转涂布、可流动化学气相沉积(flowable chemical vapor deposition，FCVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)、低压化学气相沉积(low pressure chemical vapor deposition，LPCVD)等来形成。
接触插塞30形成在ILD层14中，且用于将集成电路器件13电连接到上覆的金属线24。在一些实施例中，接触插塞30由导电材料(金属、金属合金等或其组合，例如钨、铝、铜、钛、钽)、氮化钛、氮化钽和/或其多个层形成。接触插塞30的形成可包括：在ILD层14中形成接触开口；将导电材料填充到接触开口中；及实行平坦化(例如，化学机械抛光(chemicalmechanical polish，CMP)工艺)以使接触插塞30的顶表面与ILD层14的顶表面齐平。
IMD层16、18及20、金属线24、26及28以及通孔32及34形成在ILD层14及接触插塞30之上。在一些实施例中，在IMD层16、18及20中的至少下层由介电常数(k值)低于约3.0或低于约2.5的低介电常数介电材料形成。IMD层16、18及20可由黑金刚石(所应用材料的注册商标)、含碳的低介电常数介电材料、氢倍半硅氧烷(hydrogen silsesquioxane，HSQ)、甲基倍半硅氧烷(methylsilsesquioxane，MSQ)等形成。根据本公开的替代实施例，介电层16、18及20中的一些或全部由非低介电常数介电材料(例如，氧化硅、碳化硅(SiC)、碳氮化硅(SiCN)、氧碳氮化硅(SiOCN)等)形成。在一些实施例中，介电层16、18及20的形成包括：沉积含致孔剂的介电材料，且然后实行固化工艺以驱出致孔剂，且因此剩余介电层16、18及20变得多孔。在IMD层16、18及20之间可形成由碳化硅、氮化硅等的刻蚀停止层(未示出)且为简单起见未示出。
金属线24、26及28以及通孔32及34形成在IMD层16、18及20中。处于同一水平高度的金属线24、26及28在后文中被统称为金属层。在一些实施例中，内连线结构38包括通过通孔内连的多个金属层。金属线24、26及28以及通孔32及34可由铜、铜合金、银、金、钨、钽、铝、其组合等形成。形成工艺可包括单镶嵌工艺及双镶嵌工艺。在示例性单镶嵌工艺中，首先在IMD层16、18及20中的一者中形成沟槽，后续接着使用导电材料填充所述沟槽。然后，实行平坦化工艺(例如，CMP工艺)以移除导电材料的高于IMD层的顶表面的多余部分，从而在沟槽中留下金属线。在双镶嵌工艺中，在IMD层中形成沟槽及通孔开口。通孔开口位于沟槽之下且与沟槽在空间上连通。然后，将导电材料填充到沟槽及通孔开口中以分别形成金属线及通孔。导电材料可包括扩散障壁及位于所述扩散障壁之上的含铜金属材料。扩散障壁可包含钛、氮化钛、钽、氮化钽等。
金属线28有时被称为顶部金属线。顶部金属线28也被统称为顶部金属层28’。IMD层20也被称为顶部IMD层。相应的IMD层16、18或20可由非低介电常数介电材料(例如，未经掺杂的硅酸盐玻璃(USG)、氧化硅、氮化硅等)形成。IMD层16、18或20也可由低介电常数介电材料形成，所述低介电常数介电材料可从下伏的介电层的类似材料选择。
在一些实施例中，晶片2还可包括钝化层40及金属焊盘42。钝化层40形成在顶部金属层及IMD层20之上。在一些实施例中，钝化层40包含氧化硅、氮化硅、苯并环丁烯(benzocyclobutene，BCB)聚合物、聚酰亚胺(polyimide，PI)、聚苯并恶唑(polybenzoxazole，PBO)或其组合，且由适合的工艺(例如，旋转涂布、CVD等)形成。
金属焊盘42形成在钝化层40上且通过通孔41电连接到顶部金属线28。金属焊盘42可通过通孔41及内连线36电耦合到所述一个或多个集成电路器件13。在一些实施例中，金属焊盘42包含金属材料，例如铝、铜、镍、金、银、钨或其组合。金属焊盘42可通过经由适合的工艺(例如，电化学镀覆工艺、CVD、原子层沉积(atomic layer deposition，ALD)、物理气相沉积(Physical Vapor Deposition，PVD)等)沉积金属材料层且然后将所述金属材料层图案化来形成。器件管芯4是已知良好管芯(known good die，KGD)。即，对金属焊盘42进行管芯性能测试以识别或选择已知良好管芯。在一些实施例中，通过使用插入到金属焊盘42中的管芯性能探针(未示出)来进行管芯性能测试，且因此金属焊盘42可被称为测试焊盘。
结合层50形成在金属焊盘42及钝化层40上。结合层50包括绝缘层44及位于绝缘层44中的结合焊盘46。在一些实施例中，结合焊盘46与形成在绝缘层44中的通孔48直接电接触以电连接到顶部金属层28’。在替代实施例中，结合焊盘47A通过通孔48A电连接到金属焊盘42，或者结合焊盘47B与金属焊盘42实体接触(如图5及图6中所示)。
绝缘层44可包括一层或多层非光可图案化绝缘材料(例如，氮化硅、氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、其组合等)，且可使用CVD、PVD、ALD、旋转涂布工艺、其组合等来形成。在一些实施例中，从底部到上部，绝缘层44可包括绝缘材料层44a、44b及44c。绝缘材料层44b的材料可不同于绝缘材料层44a及44c的材料，以在后续刻蚀工艺期间用作刻蚀停止层。在一些实施例中，使用CMP工艺、研磨工艺、刻蚀工艺、其组合等将绝缘层44平坦化。在一些实施例中，绝缘层44与下伏的介电层可包含相同的材料。在其他实施例中，绝缘层44与下伏的介电层可包含不同的材料。
在一些实施例中，结合焊盘46及通孔48可包含例如铝、铜、钨、银、金、其组合等导电材料。在一些实施例中，可使用例如PVD、ALD、电化学镀覆、无电镀覆、其组合等在内连线结构之上形成导电材料。随后，使用适合的光刻及刻蚀方法将导电材料图案化以形成接触焊盘。可使用例如单镶嵌工艺、双镶嵌工艺、其组合等在绝缘层44中形成结合焊盘46及通孔48。
在双镶嵌工艺中，在结合层中形成沟槽及通孔开口两者。沟槽可具有各种形状。在一些实施例中，沟槽具有圆点形状。在替代实施例中，沟槽具有细长形状或螺旋形形状，且与衬底10的顶表面平行地延伸。通孔开口垂直于衬底10的顶表面，并且位于沟槽下方且与沟槽在空间上连通。然后，将导电材料填充到沟槽及通孔开口中以分别在沟槽中形成结合焊盘且在通孔开口中形成通孔。在一些实施例中，结合焊盘46及通孔48可使用双镶嵌工艺来形成，所述双镶嵌工艺包括在绝缘层44b及44c以及钝化层40中形成通孔开口且在绝缘层44c中形成沟槽，及使用导电材料填充沟槽及通孔开口。导电材料的填充可包括沉积扩散障壁(例如，氮化钛层、氮化钽层、钛层、钽层等)及在所述扩散障壁之上沉积含铜材料。实行平坦化工艺(例如，CMP工艺或机械研磨工艺)以使绝缘层44的顶表面、结合焊盘46的顶表面及虚设焊盘45的顶表面齐平。换句话说，结合焊盘46的最顶表面与绝缘层44的最顶表面实质上齐平或共面。
结合焊盘46可根据结合焊盘46的功能而具有图2A、图3A、图4A、图4C及图4F中所示的各种形状，将在稍后对此加以详细阐述，但并不仅限于此。
图1B说明将器件管芯112结合到器件管芯4。在一些实施例中，器件管芯112是逻辑管芯，所述逻辑管芯可以是CPU管芯、MCU管芯、IO管芯、基带管芯、AP管芯等。器件管芯112也可以是存储器管芯。器件管芯112是从晶片切割而成，且所述晶片可在单体化之前接受探测及测试。在实行单体化工艺之后，仅提供已知良好管芯112以用于后续工艺。
器件管芯112包括半导体衬底110，半导体衬底110可以是硅衬底。导通孔115形成在半导体衬底110中。在一些实施例中，可在将器件管芯112结合到器件管芯4之前通过初始薄化工艺将器件管芯112薄化。举例来说，实行初始薄化工艺以将器件管芯112的厚度减小到约100μm到约150μm的范围，但不显露出器件管芯112的导通孔115。导通孔115用于将形成在半导体衬底110的前侧(所说明的底侧)上的器件113及金属线连接到后侧。导通孔115包括导电杆及环绕导通孔的侧壁及底表面的衬垫以将导电杆与衬底隔开。导电杆可包含铜、铜合金、铝、铝合金、Ta、TaN、Ti、TiN、CoW或其组合。衬垫可包含介电材料，例如氧化硅、氮化硅等。
此外，器件管芯112包括位于衬底110上的内连线结构138。内连线结构138包括介电结构122及位于介电结构122中的内连线136。内连线136包括用于连接到器件管芯112中的有源器件和/或无源器件以及导通孔115的金属线及通孔(未示出)。
器件管芯112可包括钝化层140、金属焊盘142及结合层150。结合层150可包括绝缘层144、结合焊盘146及通孔148。绝缘层144可包括绝缘层144a、144b及144c。结合焊盘146及通孔148形成在绝缘层144中。钝化层140、金属焊盘142、绝缘层144、结合焊盘146及通孔148的材料及形成方法可类似于其在器件管芯4中的对应部分，且本文中不再赘述。
参考图2A，结合焊盘46可包括结合焊盘46A、46B、46C及46D。结合焊盘46A、46B、46C及46D的形状对应于形成在绝缘层44c及144c(图1B中示出)中的沟槽的组合形状。结合焊盘46A、46B、46C及46D具有不同的形状。在一些实施例中，结合焊盘46A具有圆点形状，且结合焊盘46B、46C及46D可具有直线形状、多段线形状或其组合。在一些实施例中，结合焊盘46B、46C及46D具有直线形状。结合焊盘46C与46D在相同的方向上延伸，且结合焊盘46B与46C在不同的方向上延伸。结合焊盘46B、46C及46D可彼此隔开或彼此邻近。结合焊盘46B、46C及46D可例如并排排列、端对端排列或端对侧排列。结合焊盘46B、46C及46D可被结合焊盘46A环绕。结合焊盘46A可排列在结合焊盘46B、46C及46D的一侧、两侧、三侧或四侧处。
结合焊盘46B、46C及46D分别具有长度LB、LC及LD。长度LB、LC及LD可相同或不同，且大于结合焊盘46A的直径DA。长度LB、LC或LD对直径DA的比率例如处于从约1到约100,000的范围内。结合焊盘46B、46C及46D分别具有宽度WB、WC及WD。结合焊盘46B、46C及46D的宽度WB、WC及WD与结合焊盘46A的直径DA可相同或不同。宽度WB、WC或WD对直径DA的比率处于例如从约1到约100,000的范围内。
结合焊盘46A可与一个通孔48实体接触以电连接到内连线36(如图1B中所示)。结合焊盘46B、46C及46D可分别与一个或多个通孔48实体接触，以电连接到内连线36的顶部金属层28’(如图1B中所示)。换句话说，与结合焊盘46B、46C或46D实体接触的通孔48的数目等于或大于与结合焊盘46A实体接触的通孔48的数目。
参考图3A，结合焊盘46可包括处于同一水平高度的结合焊盘46E、46F、46G、46H及46I。结合焊盘46E、46F、46G、46H及46I具有相同的形状。在一些实施例中，结合焊盘46E、46F、46G、46H及46I分别具有细长的形状。结合焊盘46E、46F、46G、46H及46I在第一方向D1上延伸。
结合焊盘46E、46F、46G、46H及46I分别具有长度LE、LF、LG、LH及LI以及宽度WE、WF、WG、WH及WI。长度LE、LF、LG、LH及LI可相同或不同。宽度WE、WF、WG、WH及WI可相同或不同。结合焊盘46E、46F、46G、46H及46I的端可对齐(未示出)或不对齐。结合焊盘46E与结合焊盘46F之间的距离d1、结合焊盘46F与结合焊盘46G之间的距离d2、结合焊盘46G与结合焊盘46H之间的距离d3以及结合焊盘46H与结合焊盘46I之间的距离d4可相同或不同。在一些实施例中，距离d2及d4分别大于距离d1及d3。举例来说，距离d2等于距离d4，且距离d1等于距离d3。
在一些实施例中，结合焊盘46E、46F、46G、46H及46I在第二方向D2上排列。结合焊盘46E在第二方向D2上的投影与结合焊盘46F沿着第二方向D2的投影可部分地交叠或完全交叠。结合焊盘46G沿着第二方向D2的投影与结合焊盘46H在第二方向D2上的投影可部分地交叠或完全交叠。结合焊盘46F在第二方向D2上的投影与结合焊盘46G沿着第二方向D2的投影可部分地交叠或完全不交叠。结合焊盘46H沿着第二方向D2的投影与结合焊盘46I在第二方向D2上的投影可部分地交叠或完全不交叠。结合焊盘46E、46F、46G、46H及46I可分别与一个或多个通孔48实体接触，以电连接到内连线36的顶部金属层28’(如图1B中所示)。与结合焊盘46E、46F、46G、46H及46I实体接触的通孔48的数目可相同或不同。
参考图4A，结合焊盘46J具有螺旋形形状。结合焊盘46J包括多个匝及多个连接部件。在一些实施例中，结合焊盘46J包括外匝T11、内匝T12及连接部件T13。外匝T11、内匝T12及连接部件T13是共面的。外匝T11与内匝T12是通过连接部件T13连接。外匝T11与内匝T12可具有相同或类似的形状。外匝T11及内匝T12可具有正方形、多边形、圆形或椭圆形形状。外匝T11具有端子TA1，且内匝T12具有端子TB1。在一些实施例中，端子TA1及端子TB1两者皆通过通孔48耦合到彼此隔开的两个顶部金属线28(如图1B中所示)。在替代实施例中，端子TA1及TB1中的一者通过通孔48耦合到顶部金属线28，端子TA1及TB1中的另一者耦合到图1B中所示的器件管芯112的金属线128。举例来说，顶部金属线28及128可具有匝形状。
参考图4C，结合焊盘46K包括匝T11及连接到匝T11的连接部件T13。在一些实施例中，顶部金属层28’包括彼此隔开的顶部金属线28A与顶部金属线28B。顶部金属线28A包括匝T12’、端子部件T1A’及连接部件T13’。匝T12’位于连接部件T13’与端子部件T1A’之间，且连接到连接部件T13’及端子部件T1A’。顶部金属线28A的连接部件T13’可与结合焊盘46K的连接部件T13交叠，且通过通孔48连接到连接部件T13。顶部金属线28B包括与金属线28A的端子部件T1A’隔开的端子部件T1B’。顶部金属线28B的端子部件T1B’与结合焊盘46K的匝T11的部分Q11交叠，且通过其他通孔48连接到匝T11。在图4F中，结合焊盘46L类似于结合焊盘46K，差异在于顶部金属层28’包括顶部金属线28A且不具有顶部金属线28B。
器件管芯112的结合焊盘146可包括根据结合焊盘146的功能而具有图2A到图4A、图4C及图4E中所示的各种形状的结合焊盘146A、146B、146C、146D、146E、146F、146G、146H、146I、146J、146K及146L。结合焊盘146A、146B、146C、146D、146E、146F、146G、146H、146I及146J的形状及大小可与器件管芯4的结合焊盘46A、46B、146C、46D、46E、46F、46G、46H、46I及46J的形状及大小相同或类似。举例来说，结合焊盘146J包括外匝T21、内匝T22及连接部件T23。结合焊盘146J的外匝T21、内匝T22及连接部件T23可与外匝T11、内匝T12及连接部件T13(如图4A中所示)相同或类似。结合焊盘146K及146L的形状及大小可类似于器件管芯4的结合焊盘46K及46L的形状及大小，且差异在后文加以阐述。
参考图4C，结合焊盘146K包括匝T21及连接到匝T21的连接部件T23。匝T21及连接部件T23的形状及大小类似于结合焊盘46K的对应部分。结合焊盘146K可连接到顶部金属层128’，或可不连接到顶部金属层128’。在一些实施例中，顶部金属层128’包括彼此隔开的顶部金属线128A与顶部金属线128B。顶部金属线128A包括匝T22’、端子部件T2A’及连接部件T23’，匝T22’位于连接部件T23’与端子部件T2A’之间且连接到连接部件T23’及端子部件T2A’。顶部金属线128A的连接部件T23’可与结合焊盘146K的连接部件T23交叠且通过通孔148连接到连接部件T23。顶部金属线128B包括与金属线128A的端子部件T2A’隔开的端子部件T2B’。顶部金属线28B的端子部件T2B’与结合焊盘146K的匝T21的部分Q21交叠，且通过其他通孔148连接到匝T21。
参考图4F，在替代实施例中，结合焊盘146L类似于结合焊盘146K，差异在于顶部金属层128’包括顶部金属线128C。顶部金属线128C包括匝T22’、端子部件T2C’及连接部件T23’。匝T22’位于连接部件T23’与端子部件T2C’之间且连接到连接部件T23’及端子部件T2C’。顶部金属线128C的连接部件T23’可与结合焊盘146L的匝T21的部分Q21交叠，且通过其他通孔148连接到匝T21。
参考图1B，可通过混合结合达成器件管芯112到器件管芯4的结合。混合结合是同时包括金属对金属结合及介电质对介电质结合(熔合结合)的直接结合技术。举例来说，通过金属对金属直接结合将结合焊盘146结合到结合焊盘46。在一些实施例中，金属对金属直接结合是铜对铜直接结合。结合焊盘146可具有大于、等于或小于相应的结合焊盘46的大小的大小。尽管说明一个器件管芯112，但可存在结合到晶片2的多个器件管芯112，且相邻的器件管芯112之间留有间隙53。此外，绝缘层144通过介电质对介电质结合而结合到绝缘层44的表面，所述介电质对介电质结合可以是例如产生Si-O-Si键的熔合结合。为达成混合结合，首先通过抵靠器件管芯4轻微按压器件管芯112来将器件管芯112预结合到绝缘层44及结合焊盘46。然后，实行退火以引发结合焊盘46中的金属与对应的上覆的结合焊盘146中的金属的相互扩散。
在将器件管芯112结合到器件管芯4之后，在顶部金属层28’与顶部金属层128’之间形成结合结构50’。结合结构50’包括绝缘结构44’、结合焊盘结构46’、通孔48及通孔148。绝缘结构44’包括结合在一起的绝缘层44与绝缘层144。结合焊盘结构46’包括结合到彼此且嵌置在绝缘结构44’中的结合焊盘46及146。通孔48及148嵌置在绝缘结构44’中且可将结合焊盘结构46’耦合到顶部金属层28’和/或128’。
图1B说明嵌置在结合结构50’中的组件F1，组件F1可以是传输线或无源器件，所述无源器件也可以是电容器、电感器等，如在图2B、图3B及图4B中的一些实施例中所说明。组件F1与结合结构50’同时形成。
图2B、图3B、图4B、图4D、图4E及图4G说明根据本公开一些实施例的由结合结构形成或还与图1B及图1H中所说明的顶部金属层组合的组件F1的俯视图。
图2B说明根据本公开一些实施例的包括传输线TL1到TL3的组件F1的俯视图。
参考图2A及图2B，根据本公开一些实施例，器件管芯4包括结合焊盘46B、46C或46D，且器件管芯112包括结合焊盘146B、146C或146D(图2A)。在将器件管芯112与器件管芯4结合之后，将结合焊盘146B、146C或146D分别结合到结合焊盘46B、46C或46D以形成传输线TL1、TL2或TL3(图2B)。
图3B说明根据本公开一些实施例的包括电容器C1及C2的组件F1的俯视图。
参考图3A及图3B，根据本公开的替代实施例，器件管芯4包括结合焊盘46E及46F或46G及46H，且器件管芯112包括结合焊盘146E及146F或146G及146H(图3A)。结合焊盘46E及446F分别是第一电容器C1的第一极板P11的一部分及第一电容器C1的第二极板P12的一部分。结合焊盘46G及46H分别是第二电容器C2的第一极板P21的一部分及第二电容器C2的第二极板P22的一部分。结合焊盘146E及146F分别是第一电容器C1的第一极板P11的另一部分及第二极板P12的另一部分。结合焊盘146G及146H分别是第二电容器C2的第一极板P21的另一部分及第二极板P22的另一部分。在将器件管芯112与器件管芯4结合之后，将结合焊盘146E及146F分别结合到结合焊盘46E及46F以形成整个第一电容器C1的第一极板P11及第二极板P12，且将结合焊盘146G及146H分别结合到结合焊盘46G及46H以形成整个第二电容器C2的第一极板P21及第二极板P22(图3B)。
图4B、图4D、图4E及图4G说明根据本公开一些实施例的包括电感器L1到L4的组件F1的俯视图。
参考图4A及图4B，根据本公开的其他一些实施例，器件管芯4包括结合焊盘46J，且器件管芯112包括结合焊盘146J。结合焊盘46J是电感器的底部部分，且结合焊盘146J是电感器L1的上部部分(图4A)。在将器件管芯112与器件管芯4结合之后，将结合焊盘46J的外匝T11、内匝T12及连接部件T13结合到结合焊盘146J的外匝T21、内匝T22及连接部件T23以形成整个电感器L1的外匝T1、内匝T2及连接部件T3(图4A及图4B)。
参考图4C及图4D，根据本公开的一些替代实施例，器件管芯4包括结合焊盘46K，且结合焊盘46K连接到顶部金属线28A及28B。器件管芯112包括结合焊盘146K，且结合焊盘146K不连接到顶部金属线128A及128B。结合焊盘146K是电感器L2的第一匝T1的上部部分，且结合焊盘46K是电感器L2的第一匝T1的底部部分。位于第一匝T1下方的顶部金属线28A的匝T12’是电感器L2的第二匝T2且通过通孔48连接到第一匝T1。顶部金属线28A的端子部件T1A’是电感器L2的第一端子TA，且顶部金属线28B的端子部件T1B’是电感器L2的第二端子TB。第一端子TA及第二端子TB可分别被称为第一端及第二端。
参考图4C及图4E，根据本公开的一替代些实施例，器件管芯4包括结合焊盘46K，且结合焊盘46K不连接到顶部金属线28A及28B。器件管芯112包括结合焊盘146K，且结合焊盘146K连接到顶部金属线128A及128B。结合焊盘146K是电感器L3的第一匝T1的上部部分，且结合焊盘46K是电感器L3的第一匝T1的底部部分。位于第一匝T1之上的顶部金属线128A的匝T22’是电感器L3的第二匝T2且通过通孔148连接到第一匝T1。顶部金属线128A的端子部件T2A’是电感器L3的第一端子TA，且顶部金属线128B的端子部件T2B’是电感器L3的第二端子TB。
参考图4F及图4G，根据本公开的其他一些实施例，电感器L4包括第一匝T1、第二匝T2及第三匝T3。第一匝T1位于第二匝T2与第三匝T3之间。器件管芯4包括结合焊盘46L，且结合焊盘46L连接到顶部金属线28A。器件管芯112包括结合焊盘146L，且结合焊盘146L连接到顶部金属线128C。结合焊盘146L是电感器L4的第一匝T1的上部部分，且结合焊盘46K是电感器L4的第一匝T1的底部部分。顶部金属线28A的匝T12’是位于电感器L4的第一匝T1下方的第二匝T2且通过通孔48连接到第一匝T1。顶部金属线128C的匝T22’是位于电感器L4的第一匝T1之上的第三匝T3，且通过通孔148连接到第一匝T1。顶部金属线28A的端子部件T1A’是电感器L4的第一端子TA，且顶部金属线128C的端子部件T2C’是电感器L4的第二端子TB。
参考图1B及图1C，根据一些实施例，在结合工艺之后，可实行后侧研磨以将器件管芯112薄化。在后侧研磨之后，导通孔115穿透过衬底110，且因此导通孔115可被称为硅穿孔(through-silicon via，TSV)、半导体穿孔或穿孔(through-via，TV)。后表面112-BS1及后表面112-BS2分别是在后侧研磨之前及后侧研磨之后器件管芯112的后表面。通过将器件管芯112薄化，减小间隙53的纵横比以实行间隙填充。否则，由于间隙53的纵横比原本是高的，而可能难以进行间隙填充。在后侧研磨之后，可露出TSV115。作为另外一种选择，此时不显露出TSV 115，且当存在衬底110的覆盖TSV 115的薄层时停止后侧研磨。根据这些实施例，可在图1E中所示的步骤中显露出TSV 115。根据间隙53的纵横比对于间隙填充来说不太高的其他实施例，可省略后侧研磨。
图1D也说明间隙填充层的形成，间隙填充层包括介电层56及下伏的刻蚀停止层54。可使用例如原子层沉积(ALD)或化学气相沉积(CVD)等共形沉积方法来沉积介电层56。刻蚀停止层54由与器件管芯112的侧壁、绝缘层44的顶表面及结合焊盘46具有良好粘合性的介电材料形成。在一些实施例中，刻蚀停止层54由含氮化物的材料(例如氮化硅)形成。
介电层56由与刻蚀停止层54的材料不同的材料形成。在一些实施例中，介电层56由氧化硅形成，氧化硅可由TEOS形成，而也可使用其他介电材料，例如碳化硅、氮氧化硅、氧碳氮化硅、PSG、BSG、BPSG等。介电层56可使用CVD、高密度等离子体化学气相沉积(HDPCVD)、可流动CVD、旋转涂布等形成。介电层56完全填充剩余间隙53(图1C)。
参考图1E，实行平坦化工艺(例如，CMP工艺或机械研磨工艺)以移除刻蚀停止层54的多余部分及介电层56的多余部分，以使得暴露出器件管芯112。此外，也暴露出穿孔115。刻蚀停止层54的剩余部分及介电层56的剩余部分被统称为(间隙填充)隔离区58。
在一些实施例中，如图1F中所示，对衬底110进行轻微刻蚀，以使得穿孔115具有从衬底110的顶表面突出的顶部部分。形成介电层60，且将介电层60轻微抛光以移除介电层60的覆盖穿孔115的部分。介电层60可由氧化硅、氮化硅、氮氧化硅等形成。在一些实施例中，跳过穿孔115的刻蚀及介电层60的形成。
参考图1F，对介电层60、56及刻蚀停止层54进行刻蚀以形成开口61。在一些实施例中，形成光刻胶(未示出)并将所述光刻胶图案化，且使用经图案化光刻胶作为刻蚀掩模来刻蚀介电层60及56。因此形成开口61，且开口61向下延伸到用作所述刻蚀停止层的刻蚀停止层54。在一些实施例中，介电层60及56包含氧化物，且可通过干式刻蚀实行刻蚀。刻蚀气体可包括NF3与NH3的混合物或HF与NH3的混合物。接下来，对刻蚀停止层54进行刻蚀，以使得开口61向下延伸到结合焊盘46。在一些实施例中，刻蚀停止层54由氮化硅形成，且使用干式刻蚀实行刻蚀。刻蚀气体可包括CF4、O2与N2的混合物、NF3与O2、SF6的混合物、SF6与O2的混合物等。
图1G说明形成介电穿孔(through-dielectric via，TDV)65。TDV 65填充开口61(图1F)。TDV 65连接到结合焊盘46。TDV 65电耦合到集成电路器件13。在一些实施例中，TDV65的形成包括实行镀覆工艺，例如电化学镀覆工艺或无电镀覆工艺。TDV 65可包含例如钨、铝、铜等金属材料。也可在金属材料之下形成导电障壁层(例如钛、氮化钛、钽、氮化钽等)。实行平坦化(例如CMP)以移除所镀覆金属材料的多余部分，且金属材料的剩余部分形成TDV65。TDV 65可具有实质上笔直且垂直的侧壁。此外，TDV 65可具有渐缩轮廓，其中顶部宽度略大于相应的底部宽度。
根据替代实施例，不在器件管芯112中预形成TSV 115。而是，在形成隔离区58之后形成TSV 115。举例来说，在形成开口61(图1F)之前或之后，对器件管芯112进行刻蚀以形成额外开口(被所说明的TSV 115占据)。可同时填充器件管芯112中的额外开口及开口61以形成TSV 115及TDV65。所得的穿孔115可具有比相应的下部部分宽的上部部分，与图1G中所示的相反。
参考图1G，形成重布线(redistribution line，RDL)结构64。在一些实施例中，RDL结构64包括介电层62及63、重布线(RDL)66及70以及通孔68。在一些实施例中，介电层62及63由氧化物(例如氧化硅)、氮化物(例如氮化硅)等形成。尽管说明两个RDL层，但RDL结构64可包括两个以上RDL层。可使用单镶嵌工艺和/或双镶嵌工艺形成RDL 70及通孔68，所述单镶嵌工艺和/或双镶嵌工艺包括刻蚀介电层以形成通孔开口及沟槽，将导电障壁层沉积到开口中，镀覆金属材料(例如，铜或铜合金)，及实行平坦化以移除金属材料的多余部分。介电层60、62及63之间可存在刻蚀停止层，所述刻蚀停止层未示出。
参考图1H，形成钝化层72及金属焊盘74。钝化层72形成在介电层63之上。金属焊盘74形成在钝化层72之上且电耦合到RDL 70。金属焊盘74可以是铝焊盘或铝铜焊盘，且可使用其他金属材料。在一些实施例中，不形成金属焊盘74，且形成钝化后内连线(Post-Passivation Interconnect，PPI)。钝化层72可以是单层或复合层，且可由无孔材料形成。在一些实施例中，钝化层72是包括氧化硅层(未单独示出)及位于氧化硅层之上的氮化硅层(未单独示出)的复合层。钝化层72也可由其他无孔介电材料(例如，未经掺杂的硅酸盐玻璃(USG)、氮氧化硅、氮化硅等)形成。接下来，形成聚合物层76，且然后将聚合物层76图案化以暴露出金属焊盘74。聚合物层76可由聚酰亚胺、聚苯并噁唑(PBO)、苯并环丁烯(BCB)聚合物、聚酰亚胺(PI)等形成且通过适合的工艺(例如旋转涂布、CVD等)形成。
参考图1H，形成凸块下金属(Under-bump metallurgies，UBM)77，且UBM 77延伸到聚合物层76中以连接到金属焊盘74或PPI。在一些实施例中，UBM 77中的每一者包括障壁层(未示出)及位于障壁层之上的晶种层(未示出)。障壁层可以是钛层、氮化钛层、钽层、氮化钽层或由钛合金或钽合金形成的层。晶种层的材料可包括铜或铜合金。UBM 77中也可包含其他金属(例如银、金、铝、钯、镍、镍合金、钨合金、铬、铬合金及其组合)。然而，所属领域的技术人员应认识到，存在适合于形成UBM 77的诸多适合的材料及层的排列，例如铬/铬-铜合金/铜/金的排列、钛/钛钨/铜的排列或铜/镍/金的排列。可用于UBM 77的任何适合的材料或材料层完全旨在包括在本申请的范围内。
图1H中还示出，形成电连接件78(包括78-1到78-6)。用于形成UBM77及电连接件78的示例性形成工艺包括沉积毯覆式UBM层，形成掩模(其可以是光刻胶，未示出)并将所述掩模图案化，其中毯覆式UBM层的部分通过掩模中的开口暴露出。在形成UBM 77之后，将所说明的封装放置到镀覆溶液(未示出)中，且实行镀覆步骤以在UBM 77上形成电连接件78。根据本公开的一些示例性实施例，电连接件78包括在后续回焊工艺中不会熔融的非焊料部件(未示出)。非焊料部件可由铜形成，且因此在后文中被称为铜凸块，但非焊料部件可由其他非焊料材料形成。电连接件78中的每一者还可包括顶盖层(未示出)，所述顶盖层选自镍层、镍合金、钯层、金层、银层或其多个层。顶盖层形成在铜凸块之上。电连接件78还可包括焊料顶盖。在前述步骤中形成的结构被称为复合晶片。对复合晶片实行管芯锯割(单体化)步骤以将复合晶片分离成多个封装82。在一些实施例中，单体化工艺可包括锯割、激光烧蚀、刻蚀、其组合等。
如图1H、图2B、图3B及图4B中所示，组件F1(例如，传输线TL1、电容器C1或电感器L1)包括两个端子(例如，TA及TB)，根据一些实施例，所述两个端子可通过通孔148、内连线结构138、TSV 115及RDL结构64分别电连接到电连接件78-3及78-4。
在一些实施例中，如图1H中所示，组件F1形成在封装82中，且可或可不电连接到封装82内部的集成电路且可或可不由封装82内部的集成电路使用。组件F1的两个端子连接在封装82外部。因此，当组件F1是无源器件且组件F1可具有与表面安装器件(surface-mountdevice，SMD)相同的功能时，组件F1也被称为集成无源器件(integrated passive device，IPD)。当封装82与其他封装组件封装在一起以形成更大的封装(例如，层叠式封装(PoP))时，其他封装组件可直接通过电连接件(例如，焊料区)及TSV触及组件F1且使用组件F1。
参考图1B到图1H，封装82中所包括的组件F1与结合结构50’的结合焊盘结构46’同时形成。结合结构50’在衬底110或10的正交方向上形成在顶部金属层28’与顶部金属层128’之间。图5及图6说明封装82A及82B，封装82A及82B分别包括位于器件管芯4A与器件管芯112A的结合结构50A’中的组件F1A以及位于器件管芯4B与器件管芯112B的结合结构50B’中的组件F1B。组件F1A及F1B分别与结合结构50A’及50B’的结合焊盘结构47A’及47B’同时形成，其中结构47A’及47B’在衬底110或10的正交方向上形成在金属焊盘42与金属焊盘142之间。
图5说明包括器件管芯112A及器件管芯4A的封装82A。器件管芯112A通过器件管芯112A与器件管芯4A的结合结构50A’结合到器件管芯4A。器件管芯4A及器件管芯112A分别类似于器件管芯4及器件管芯112，且差异在于器件管芯4A的结合层50A及器件管芯112A的结合层150A分别不同于器件管芯4的结合层50及器件管芯112的结合层150。器件管芯4A的结合层50A包括绝缘层44、结合焊盘47A及通孔48A。结合焊盘47A及通孔48A嵌置在绝缘层44中。结合焊盘47A形成在通孔48A上且与通孔48A接触。通孔48A的形状及大小可类似于通孔48的形状及大小，而通孔48A着落在金属焊盘42上，金属焊盘42可电耦合到顶部金属线28。器件管芯112A的结合层150A包括绝缘层144、结合焊盘147A及通孔148A。结合焊盘147A及通孔148A嵌置在绝缘层144中。结合焊盘147A形成在通孔148A上且与通孔148A接触。通孔148A的形状及大小可类似于通孔148的形状及大小，而通孔148A着落在金属焊盘142上，金属焊盘142可电耦合到顶部金属线128。器件管芯4A的结合层50A通过混合结合而结合到器件管芯112A的结合层150A。
在一些实施例中，结合焊盘47A及通孔48A或/和结合焊盘147A及通孔148A可分别通过双镶嵌工艺形成。在双镶嵌工艺中，首先在绝缘层中形成沟槽及通孔开口，从而暴露出金属焊盘，后续接着使用导电材料填充沟槽及通孔开口。然后实行平坦化工艺(例如，CMP工艺)以移除导电材料的高于绝缘层的顶表面的多余部分，从而在沟槽中留下结合焊盘且在通孔开口中留下通孔。
在通过混合结合将器件管芯112A结合到器件管芯4A之后，形成结合结构50A’。结合结构50A’包括绝缘结构44A’及结合焊盘结构47A’。绝缘结构44A’包括结合在一起的绝缘层44与绝缘层144。结合焊盘结构47A’包括结合到彼此的结合焊盘47A与结合焊盘147A。结合焊盘结构47A’嵌置在绝缘结构44A’中，且通过通孔48A和/或148A连接到金属焊盘42和/或金属焊盘142。
图6说明包括器件管芯112B及器件管芯4B的封装82B。器件管芯4B及器件管芯112B分别类似于器件管芯4及器件管芯112，且差异在于器件管芯4B的结合层50B及器件管芯112B的结合层150B分别不同于器件管芯4的结合层50及器件管芯112的结合层150。
器件管芯112B通过器件管芯112B与器件管芯4B的结合结构50B’结合到器件管芯4B。通过混合结合将器件管芯4B的结合层50B结合到器件管芯112B的结合层150B，从而形成结合结构50B’。结合层50B及150B分别类似于结合层50A及150A。差异在于结合层50B及150B分别包括结合焊盘47B及147B，且结合焊盘47B及147B分别与金属焊盘42及142实体接触，且结合焊盘47B与结合焊盘147B之间不具有通孔48及148。
在一些实施例中，结合焊盘47B、47B或/和147B、147B可通过单镶嵌工艺形成。在单镶嵌工艺中，首先在绝缘层中形成沟槽，从而暴露出金属焊盘，后续接着使用导电材料填充所述沟槽。然后实行平坦化工艺(例如，CMP工艺)以移除导电材料的高于绝缘层的顶表面的多余部分，从而在沟槽中留下结合焊盘。
在通过混合结合将器件管芯112B结合到器件管芯4B之后，形成结合结构50B’。结合结构50B’包括绝缘结构44B’及结合焊盘结构47B’。绝缘结构44B’包括结合在一起的绝缘层44与绝缘层144。结合焊盘结构47B’包括结合到彼此的结合焊盘47B与结合焊盘147B。结合焊盘结构47B’嵌置在绝缘结构44B’中且与金属焊盘42和/或金属焊盘142实体接触。
在图5及图6中，组件F1A及F1B分别与结合结构50A’及50B’同时形成。组件F1A及F1B可以是传输线TL1、TL2或TL3或无源器件，所述无源器件也可以是电容器C1或C2、电感器L1、L2、L3或L4等，如分别在图2B、图3B、图4B、图4D、图4E或图4G中的一些实施例中所说明。组件F1A及F1B类似于图1H中所示的组件F1。差异在于组件F1通过绝缘层44及144与金属焊盘42及142隔开，而组件F1A及F1B电连接到金属焊盘142及金属焊盘42。组件F1A通过分别直接着落在金属焊盘42及金属焊盘142上的通孔48A及通孔148A电连接到金属焊盘42及金属焊盘142。组件F1B与金属焊盘42及金属焊盘142实体接触。
参考图1H、图5、图6及图2B，根据一些实施例，组件F1、F1A及F1B分别是传输线(例如(举例来说)传输线TL1)。根据一些实施例，组件F1与一个或多个通孔148实体接触，和/或与一个或多个通孔48接触。所述一个或多个通孔148及所述一个或多个通孔48可分别耦合到顶部金属线128及28，或不耦合到顶部金属线128及28。根据一些实施例，组件F1A与一个或多个通孔148A接触，和/或与一个或多个通孔48A实体接触。所述一个或多个通孔148A及所述一个或多个通孔48A可分别耦合到金属焊盘142及42，或不耦合到金属焊盘142及42。根据其他一些实施例，组件F1B与一个或多个金属焊盘142接触和/或与一个或多个金属焊盘42实体接触。所述一个或多个金属焊盘142及所述一个或多个金属焊盘42可分别耦合到金属线126及26，或不耦合到金属线126及26。
参考图1H、图5、图6及图3B，根据替代实施例，组件F1、F1A及F1B分别是电容器(例如(举例来说)图3B中所说明的电容器C1或C2)。电容器C1包括极板P11、极板P12及绝缘膜I1。电容器C2包括极板P21、极板P22及绝缘膜I2。极板P11、P12、P21及P22设置在同一水平高度上且彼此隔开。绝缘膜I1设置在极板P11与极板P12之间，且绝缘膜I2设置在极板P21与极板P22之间。极板P11、P12、P21及P22分别是结合焊盘结构(例如(举例来说)图1H、图5或图6中所说明的结合焊盘结构46’、47A’或47B’)的一部分。绝缘膜I1及I2分别是绝缘结构(例如(举例来说)图1H、图5或图6中所说明的绝缘结构44’、44A’或44B’)的一部分。绝缘膜I1具有宽度d11，且绝缘膜I2具有宽度d21。宽度d11可等于或不同于宽度d21。宽度d11及d21处于例如从100nm到10,000nm范围内。
根据电容器C1及C2由组件F1形成的一些实施例，极板P11、P12、P21及P22中的每一者与一个或多个通孔148实体接触，和/或与一个或多个通孔48接触。所述一个或多个通孔148及所述一个或多个通孔48可分别耦合到顶部金属线128及28，或不耦合到顶部金属线128及28。
根据电容器C1及C2由组件F1A形成的一些实施例，极板P11、P12、P21及P22中的每一者与一个或多个通孔148A接触，和/或根据一些实施例与一个或多个通孔48A实体接触。所述一个或多个通孔148A及所述一个或多个通孔48A可分别耦合到金属焊盘142及42，或不耦合到金属焊盘142及42。
根据电容器C1及C2由组件F1B形成的一些实施例，极板P11、P12、P21及P22中的每一者与一个或多个金属焊盘142接触，和/或根据其他一些实施例与一个或多个金属焊盘42实体接触。所述一个或多个金属焊盘142及所述一个或多个金属焊盘42可分别耦合到顶部金属层128’及28’，或不耦合到顶部金属层128’及28’。
参考图1H、图5、图6及图4B，根据其他一些实施例，组件F1、F1A及F1B分别是电感器L1。电感器L1包括多个匝及多个连接部件。在一些实施例中，电感器L1包括外匝T1、内匝T2及连接部件T3。外匝T1、内匝T2及连接部件T3是共面的。外匝T1与内匝T2通过连接部件T3电连接。外匝T1与内匝T2可具有相同或类似的形状。外匝T1具有端子TA，且内匝T2具有端子TB。外匝T1、内匝T2及连接部件T3可分别是结合焊盘结构(例如，图1H、图5或图6中所示的46’、47A’或47B’)的一部分。
参考图4B及图1H，根据电感器L1由组件F1形成的一些实施例，端子TA及端子TB分别与一个或多个通孔148实体接触，和/或分别与一个或多个通孔48接触。所述一个或多个通孔148及所述一个或多个通孔48可分别耦合到顶部金属线128及28，或不耦合到顶部金属线128及28。
参考图4B及图5，根据电感器L1由组件F1A形成的替代实施例，端子TA及端子TB与一个或多个通孔148A实体接触，和/或与一个或多个通孔48A实体接触。所述一个或多个通孔148A及所述一个或多个通孔48A可分别耦合到金属焊盘142及42，或不耦合到金属焊盘142及42。
参考图4B及图6，根据电感器L1由组件F1B形成的其他一些实施例，端子TA及端子TB分别与一个或多个金属焊盘142实体接触，和/或分别与一个或多个金属焊盘42实体接触。所述一个或多个金属焊盘142及所述一个或多个金属焊盘42可分别耦合到金属线128及28，或不耦合到金属线128及28。
应了解，传输线、电容器或电感器可具有与图2B、图3B、图4B、图4D、图4E及图4G中所示的结构不同的诸多结构。
图1H、图5或图6中所示的封装具有面对面结构，其中器件管芯112、112A或112B使其前表面(或被称为有效表面)分别面向器件管芯4、4A或4B的前表面(或被称为有效表面)。图8A到图8H、图9A到图9E、图10及图11是说明根据本公开的一些实施例的面对背结构的制造方法的各个阶段的示意性剖视图，在所述面对背结构中，器件管芯112’(例如1121’、1122’、1123’、1124’)或112A’(例如112A1’、112A2’、112A3’、112A4’)使其前表面(或被称为有效表面)分别面向器件管芯4’的后表面(或被称为有效表面)。图7A到图7B说明根据本公开一些实施例的在制作器件管芯4’期间的各种处理步骤的剖视图。
图7A说明形成晶片2’时的剖视图。晶片2’中包括多个芯片(或被称为器件管芯)4’，其中对芯片4中的一者加以说明。器件管芯4’可以是逻辑管芯、存储器管芯、射频管芯、功率管理管芯、微机电系统(micro-electro-mechanical-system，MEMS)管芯、系统芯片(system on chip，SoC)、CPU、GPU、Xpu等。根据一些实施例，晶片2’类似于图1A中所说明的晶片2，且器件管芯4’可类似于器件管芯4且可使用上文参考图1A所述的方法来形成，其中器件管芯4与4’的类似特征以类似的数字参考来指代。
晶片2与晶片2’之间的差异在于晶片2’包括导通孔15，且不包括位于绝缘层44中的结合焊盘46及通孔48。导通孔15形成在衬底10及介电结构22的ILD层中。导通孔15用于连接集成电路器件13与内连线结构38的金属线24。在一些实施例中，在形成集成电路器件(未示出)之后且在形成内连线结构38的金属线24之前，形成导通孔15。导通孔15的材料及形成可类似于TSV 115，且本文中不再赘述。
参考图7B，将晶片2’单体化以形成各别器件管芯4’。在一些实施例中，可例如通过锯割、激光烧蚀、刻蚀、其组合等将晶片2’单体化成各别器件管芯4’。
图8A到图8H说明根据本公开一些实施例的在制作封装期间的各种处理步骤的剖视图。
参考图8A，将器件管芯4’放置在暂时性载体200上。在一些实施例中，通过暂时性结合层202将器件管芯4’贴合到暂时性载体200。暂时性载体200的材料可包括玻璃、金属、陶瓷、硅、塑料、其组合、其多个层或可在后续处理中为器件管芯4’提供结构支撑的其他适合的材料。在一些实施例中，暂时性载体200由玻璃制成，且暂时性结合层202包括在暴露于照射源(例如，紫外线(ultra-violet，UV)光或激光)时减小或失去粘合性的粘合层(例如，管芯贴合膜(die attach film，DAF))、紫外线(UV)固化层(例如，光热转换(light-to-heatconversion，LTHC)释放涂层、UV胶)。可使用其他适合的暂时性粘合剂。在一些实施例中，器件管芯4’的前表面FS1贴合到暂时性载体200，且器件管芯4’的后表面BS1面朝上以供后续处理。
参考图8B，可通过例如研磨工艺、化学机械抛光(CMP)工艺、刻蚀工艺、其组合或其他适合的研磨技术来实行后侧研磨，以使得通过衬底10的后表面可触及地显露出导通孔15。由于导通孔15延伸穿过衬底10，因此当衬底10是硅衬底时，导通孔15可被称为穿孔(TV)、衬底穿孔(TSV)或硅穿孔。TSV 15的顶表面与衬底10的顶表面可彼此实质上共面，且一起构成器件管芯4’的后表面BS。
参考图8C，在器件管芯4’之上形成包封体2071且包封体2071环绕器件管芯4’。包封体2071可被称为间隙填充材料。在一些实施例中，包封体2071可包括一层或多层非光可图案化绝缘材料(例如，氮化硅、氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、其组合等)，且可使用CVD、PVD、ALD、旋转涂布工艺、其组合等来形成。在其他实施例中，包封体2071可包括一层或多层光可图案化绝缘材料(例如，聚苯并噁唑(PBO)、聚酰亚胺(PI)、苯并环丁烯(BCB)、其组合等)，且可使用旋转涂布工艺等形成。可使用与光刻胶材料类似的光刻方法将此光可图案化绝缘材料图案化。在其他实施例中，包封体2071可包含模制化合物，例如环氧树脂、树脂、可模制聚合物、其组合等。可在模制化合物实质上是液体时施加模制化合物，且然后可例如在环氧树脂或树脂中通过化学反应将模制化合物固化。在其他实施例中，模制化合物可以是紫外线(UV)固化聚合物或热固化聚合物，所述聚合物是以能够设置在器件管芯4’周围及之间的凝胶或可锻固体形式施加。
参考图8D，将包封体2071及器件管芯4’平坦化，以使得器件管芯4’的后侧表面与包封体2071的最顶表面实质上齐平或共面。在一些实施例中，可使用CMP工艺、研磨工艺、刻蚀工艺、其组合等将包封体2071及器件管芯4’平坦化。在一些实施例中，平坦化工艺暴露出TSV 15，以使得TSV 15的暴露表面与器件管芯4’的后侧表面BS及包封体2071的最顶表面实质上齐平或共面。器件管芯4’与包封体2071形成层级1结构2051。
参考图8E，将器件管芯1121’结合到器件管芯4’。器件管芯1121’与器件管芯4’是从不同的晶片单体化而成，且可在功能及性质上有所不同。举例来说，器件管芯4’是逻辑管芯(例如，系统芯片(SoC)、中央处理单元(CPU)、图形处理单元(GPU)等)。器件管芯1121’是存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯、同步动态随机存取存储器(SDRAM)、与非(NAND)快闪存储器等)。器件管芯1121’可类似于器件管芯112，其中器件管芯112与1121’的类似特征以类似的数字参考指代。器件管芯1121’可在被堆叠在器件管芯4’上之前接受测试，以使得仅使用已知良好管芯(KGD)来进行管芯堆叠。在一些实施例中，可将器件管芯1121’以面对背配置设置在器件管芯4’上。举例来说，器件管芯1121’的前表面112’-FS1面朝器件管芯4’的后表面BS。器件管芯1121’的结合结构150结合到器件管芯4’的衬底10及TSV 15。
可通过结合工艺(例如，混合结合工艺、熔合结合工艺或其组合)将器件管芯1121’结合到器件管芯4’。举例来说，器件管芯1121’与器件管芯4’之间的结合界面包括金属对金属结合(例如，铜对铜结合)、金属对介电质结合(例如，铜对氧化物结合)、氧化物对半导体结合(例如，氧化物对硅结合)、介电质对介电质结合(例如，氧化物对氧化物结合)、粘合剂结合、其任何组合等。举例来说，通过金属对金属结合将器件管芯1121’的结合焊盘146结合到器件管芯4’的TSV 15，且通过介电质对半导体结合将器件管芯1121’的绝缘层144结合到器件管芯4’的衬底10。在一些实施例中，器件管芯4’的TSV 15与器件管芯1121’的结合焊盘146可包含相同的材料。在其他实施例中，器件管芯4’的TSV 15与器件管芯1121’的结合焊盘146可包含不同的材料。
在一些实施例中，在将器件管芯1121’结合到器件管芯4’之后，可实行退火工艺以加强IC器件管芯1121’与器件管芯4’之间的结合。器件管芯1121’的结合焊盘146与器件管芯4’的TSV 15之间的结合提供器件管芯4’与器件管芯1121’之间的电连接。
进一步参考图8E，将器件管芯1121’包封在包封体2072中。在一些实施例中，可使用与包封体2071类似的材料及方法形成包封体2072，且本文中不再赘述。器件管芯1121’与包封体2072在层级1结构2051之上形成层级2结构2052。
进一步参考图8F，层级3结构2053、层级4结构2054及层级5结构2055形成在层级2结构2052之上。层级3结构2053包括器件管芯1122’及包封体2073。层级4结构2054包括器件管芯1123’及包封体2074。层级5结构2055包括器件管芯1124’及包封体2075。在一些实施例中，器件管芯1122’、1123’及1124’可类似于器件管芯1121’，其中器件管芯1122’、1123’及1124’与器件管芯1121’的类似特征以类似的数字参考指代。在一些实施例中，可使用与包封体2071类似的材料及方法形成包封体2073、2074及2075，且本文中不再赘述。在一些实施例中，可使用与上文所述的层级2结构2052类似的方法形成层级3结构2053、层级4结构2054及层级5结构2055，且本文中不再赘述。
在一些实施例中，在将器件管芯1121’结合到器件管芯4’之前，在器件管芯4’的顶表面及包封体2071的顶表面上形成结合层。类似地，在将器件管芯1122’、1123’或1124’结合到器件管芯1121’、1122’或1123’之前，可分别在器件管芯1121’、1122’或1123’上且在包封体2072、2073或2074上形成结合层。结合层包括形成在器件管芯4’或1121’上的绝缘层以及嵌置在绝缘层中以电连接到TSV 15或115的结合焊盘。结合焊盘可例如通过单镶嵌工艺形成。在一些实施例中，结合焊盘的顶表面与在同一结合层中的绝缘层的顶表面是共面的。可通过结合工艺(例如，混合结合工艺)将器件管芯1121’、1122’、1123’或1124’分别结合到器件管芯4’、1121’、1122’或1123’上的结合层。换句话说，器件管芯1121’、1122’、1123’或1124’的绝缘层144结合到形成在器件管芯4’、1121’、1122’或1123’的后表面BS上的绝缘层。另外，器件管芯1121’、1122’、1123’或1124’的结合焊盘146分别结合到形成在器件管芯4’、1121’、1122’或1123’的后表面BS上的结合焊盘。
参考图8G，可选地将另一暂时性载体209与暂时性载体200相对地贴合到层级5结构2055。在一些实施例中，在贴合暂时性载体209之前，可根据设计要求对层级5结构205实行其他工艺。实行剥离工艺以从上覆的结构释放暂时性载体200，以使得暴露出器件管芯4’的前表面FS。在一些实施例中，在剥离暂时性载体200之后，对器件管芯4’的前表面FS进行清洁以供进一步处理。
参考图8H，在器件管芯4’的相应金属焊盘42之上形成UBM 277且将UBM 277电耦合到器件管芯4’的相应金属焊盘42，且在UBM 277之上形成电连接件278且电连接件278电耦合到UBM 277。在一些实施例中，穿过绝缘层44形成开口以暴露出金属焊盘42，且在开口中沉积适合的导电材料以形成UBM 277。UBM 277及电连接件278的材料及形成可类似于UBM77及电连接件78，且本文中不再赘述。
参考图8H，在形成电连接件278之后，将所得的结构单体化成多个封装282，以使得每一封装282包括器件管芯4’以及器件管芯1121’到1124’的相应堆叠。在一些实施例中，单体化工艺可包括锯割、激光烧蚀、刻蚀、其组合等。在其他实施例中，可在实行单体化工艺之前移除暂时性载体209。可使用CMP工艺、研磨工艺、刻蚀工艺、其组合等移除暂时性载体209。
在一些实施例中，封装282包括一个或多个存储器管芯，例如存储器管芯(例如，DRAM管芯、SRAM管芯、高带宽存储器(high-bandwidth memory，HBM)管芯、混合存储器立方体(HMC)管芯等)的堆叠。在存储器管芯堆叠的实施例中，封装282可包括存储器管芯及存储器控制器两者，例如(举例来说)四个或八个存储器管芯的堆叠与存储器控制器。此外，在一些实施例中，封装282的器件管芯4’及1121’到1124’可具有不同的大小(例如，不同的高度和/或表面积)，且在其他实施例中，管芯88可具有相同的大小(例如，相同的高度和/或表面积)。
图9A到图9E是根据本公开一些实施例的在制造封装时的中间阶段的剖视图，所述封装具有通过面对背结合而结合的器件管芯。为突出强调图9A到图9E中所说明的实施例与图8A到图8H中所说明的实施例之间的差异，以相同的数字参考来标注这些实施例的共同特征。此外，本文中不再对共同特征(上文参考图8A到图8H所述)加以赘述。
参考图9A，将虚设管芯2031放置在暂时性载体200上，以使得每一器件管芯4’插置在邻近的虚设管芯2031之间。在一些实施例中，虚设管芯2031可包含与器件管芯4’的衬底10相同的材料。在一些实施例中，虚设管芯2031可不包括有源器件和/或无源器件，且可不向所得的封装382(参见图9E)提供额外电功能。在一些实施例中，每一虚设管芯2031可包括衬底301及位于一侧上的绝缘层302。在一些实施例中，可使用与上文所述的衬底10及绝缘层44类似的材料及方法来形成衬底301及绝缘层302，且本文中不再赘述。
参考图9B，将器件管芯4’及虚设管芯2031包封在包封体2071中。器件管芯4’、虚设管芯2031及包封体2071在载体200之上形成层级1结构3051。
参考图9C，将器件管芯1121’结合到器件管芯4’，且将虚设管芯2032结合到虚设管芯2031。随后，将器件管芯1121’及虚设管芯2032包封在包封体2072中。在一些实施例中，可使用与上文所述的虚设管芯2031类似的材料及方法来形成虚设管芯2032，且本文中不再赘述。在一些实施例中，可通过使用直接结合方法(例如，介电质对半导体结合)将虚设管芯2032的绝缘体层302结合到虚设管芯2031的衬底301来将虚设管芯2032结合到虚设管芯2031。在一些实施例中，可在将绝缘层302结合到衬底301之前对虚设管芯2031的绝缘层302及虚设管芯2032的衬底301实行表面处理工艺。随后，可实行退火工艺以加强虚设管芯2032的绝缘层302与虚设管芯2031的衬底301之间的结合。器件管芯1122、虚设管芯2032及包封体2072在层级1结构3051之上形成层级2结构3052。
参考图9D，层级3结构3053、层级4结构3054及层级5结构3055形成在层级2结构3052之上。层级3结构3053包括器件管芯1122’、虚设管芯2033及包封体2073。层级4结构3054包括器件管芯1123’、虚设管芯2034及包封体2074。层级5结构3055包括器件管芯1124’、虚设管芯2035及包封体2075。在一些实施例中，虚设管芯2033、2034及2035可类似于虚设管芯2031，其中虚设管芯2032、2033、2034及2035与虚设管芯2031的类似特征以类似的数字参考指代。在一些实施例中，可使用与包封体2071类似的材料及方法形成包封体2073、2074及2075，且本文中不再赘述。在一些实施例中，可使用与上文所述的层级2结构3052类似的方法来形成层级3结构3053、层级4结构3054及层级5结构3055，且本文中不再赘述。
参考图9E，在可选地将另一暂时性载体209与暂时性载体200相对地贴合到层级5结构3055之后，移除暂时性载体200。在上文参考图8G及图8H所述的器件管芯4’的相应的金属焊盘42之上形成UBM 277及电连接件278，且UBM 277及电连接件278电耦合到上文参考图8G及图8H所述的器件管芯4’的相应的金属焊盘42，且本文中不再赘述。将所得的结构单体化成多个封装382，以使得每一封装382包括器件管芯4’、虚设管芯2031到2035及器件管芯1121’到1124’的相应堆叠。
在一些实施例中，封装382包括一个或多个存储器管芯，例如存储器管芯(例如，DRAM管芯、SRAM管芯、高带宽存储器(HBM)管芯、混合存储器立方体(HMC)管芯等)的堆叠。在存储器管芯堆叠的实施例中，封装382可包括存储器管芯及存储器控制器两者，例如(举例来说)四个或八个存储器管芯的堆叠与存储器控制器。此外，在一些实施例中，封装382的器件管芯4’、1121’到1124’及虚设管芯2031到2035可具有不同的大小(例如，不同的高度和/或表面积)，且在其他实施例中，器件管芯4’、1121’到1124’及虚设管芯2031到2035可具有相同的大小(例如，相同的高度和/或表面积)。
图10说明包括器件管芯4’及器件管芯112A1’到112A4’的封装282A。器件4’可类似于上文参考图7A及图7B所述的器件管芯4’，且本文中不再赘述。器件管芯112A1’到112A4’可类似于上文参考图5所述的112A’，且本文中不再赘述。
在一些实施例中，封装282A包括一个或多个存储器管芯，例如存储器管芯(例如，DRAM管芯、SRAM管芯、高带宽存储器(HBM)管芯、混合存储器立方体(HMC)管芯等)的堆叠。在存储器管芯堆叠的实施例中，封装282A可包括存储器管芯及存储器控制器两者，例如(举例来说)四个或八个存储器管芯的堆叠与存储器控制器。此外，在一些实施例中，封装282的器件管芯4’及112A1’到112A4’可具有不同的大小(例如，不同的高度和/或表面积)，且在其他实施例中，器件管芯4’及112A1’到112A4’可具有相同的大小(例如，相同的高度和/或表面积)。
图11说明包括器件管芯4’、虚设管芯2031到2035及器件管芯112B1’到112B4’的封装382A。器件管芯4’可类似于上文参考图7A及图7B所述的器件管芯4’，虚设管芯2031到2035可类似于上文参考图9A及图9E所述的虚设管芯2031到2035，器件管芯112A1’到112A4’可类似于上文参考图5所述的112A’，且本文中不再赘述。
在一些实施例中，封装382A包括一个或多个存储器管芯，例如存储器管芯(例如，DRAM管芯、SRAM管芯、高带宽存储器(HBM)管芯、混合存储器立方体(HMC)管芯等)的堆叠。在存储器管芯堆叠的实施例中，封装382A可包括存储器管芯及存储器控制器两者，例如(举例来说)四个或八个存储器管芯的堆叠与存储器控制器。此外，在一些实施例中，封装382A的器件管芯4’、112A1’到112A4’及虚设管芯2031到2035可具有不同的大小(例如，不同的高度和/或表面积)，且在其他实施例中，器件管芯4’、112A1’到112A4’及虚设管芯2031到2035可具有相同的大小(例如，相同的高度和/或表面积)。
参考图8H、图9E、图10及图11，封装282、382、282A及382A分别还包括组件F2、F3、F2A及F3A。组件F2及F3嵌置在器件管芯(例如1122’)的结合层(或被称为结合结构)150中。组件F2及F3与器件管芯(例如1122’)的结合结构150的结合焊盘146同时形成。结合焊盘146可通过通孔148连接到同一器件管芯(例如1122’)的顶部金属层128’，且与上覆的器件管芯(例如1121’)的TSV 115接触。
组件F2A及F3A嵌置在器件管芯(例如112A2’)的结合层(或被称为结合结构)150A中。组件F2A及F3A与器件管芯(例如112A2’)的结合结构150A的结合焊盘147A同时形成。结合焊盘147A可通过通孔148A与同一器件管芯(例如112A2’)的顶部金属层128’接触，且与上覆的器件管芯(例如112A1’)的TSV 115接触。
结合焊盘146或147A的形状及大小可类似于在图2A、图3A、图4C或图4F中的一些实施例中所说明的结合焊盘146A到146L的形状及大小。组件F2、F2A、F3及F3A中的每一者可以是传输线或无源器件，所述无源器件也可以是电容器、电感器等，如在图2B、图3B、图4B、图4D、图4E或图4G中的一些实施例中所说明。
封装282及382中的每一者可包括分别位于器件管芯1121’到1124’中的多个组件F2及F3。封装282A及382A中的每一者可包括分别位于器件管芯112A1’到112A4’中的多个组件F3及F3A。所述多个组件F2、F3、F2A或F3A可具有相同的功能，或具有不同的功能。所述多个组件F2、F3、F2A或F3A可通过器件管芯1121’到1124’或器件管芯112A1’到112A4’中的内连线及TSV 115彼此连接，或彼此不连接。
图12说明层叠式封装(PoP)结构90，所述层叠式封装结构90具有与顶部封装93结合在一起的集成扇出型(InFO)封装92。InFO封装92包括嵌置在InFO封装92中的封装182。封装182及穿孔94包封在包封材料96中，包封材料96可以是模制化合物。封装182通过RDL结构95的RDL连接到电连接件97。封装182可包括一个封装或包括并排排列或堆叠的多个封装。封装182可以是上文参考图1H、图5、图6、图8H、图9E、图10及图11所述的封装82、82A、82B、282、382、282A和/或382A。封装182包括嵌置在封装182中的组件F(例如，上文参考图1H、图5、图6、图8H、图9E、图10及图11所述的组件F1、F1A、F1B、F2、F3、F2A及F3A)，所述组件F可以是传输线或例如电容器、电感器等无源器件。结合到封装90的顶部封装93或封装组件可触及嵌置在封装182中的组件F。
本公开的实施例具有一些有利特征。通过将例如无源器件等组件集成在封装中，不需要SMD，且节约制造成本。将无源器件灵活地设计在封装中。
根据本公开一些实施例，一种方法包括：将第一器件管芯与第二器件管芯进行结合，其中所述第二器件管芯位于所述第一器件管芯之上，从而在包括所述第一器件管芯及所述第二器件管芯的组合结构中形成结合结构，且在所述结合结构中形成组件，其中所述组件包括无源器件或传输线；以及形成电耦合到所述组件的第一端及第二端的第一电连接件及第二电连接件。
根据本公开一些实施例，所述形成结合结构包括：形成绝缘结构；以及在所述绝缘结构中形成多个结合焊盘结构。
根据本公开一些实施例，所述无源器件包括电容器，且所述多个结合焊盘结构形成第一极板及在侧向上位于所述第一极板旁边的第二极板，且所述绝缘结构在所述第一极板与所述第二极板之间形成绝缘膜。
根据本公开一些实施例，所述无源器件包括电感器，且所述多个结合焊盘结构中的一者形成整个电感器。
根据本公开一些实施例，所述整个电感器包括多个匝。
根据本公开一些实施例，所述无源器件包括电感器，且所述多个结合焊盘结构中的一者形成所述电感器的第一部分，并且所述第一器件管芯的第一顶部金属层或所述第二器件管芯的第二顶部金属层形成所述电感器的第二部分。
根据本公开一些实施例，所述将所述第一器件管芯与所述第二器件管芯进行结合是通过面对面结合或面对背结合来执行的。
根据本公开一些实施例，一种方法包括：提供第一器件管芯，其中所述第一器件包括第一结合层，所述第一结合层包括第一绝缘层及多个第一结合焊盘，且通过第一镶嵌工艺将所述多个第一结合焊盘嵌置在所述第一绝缘层中；在所述第一器件管芯上提供第二器件管芯，其中所述第二器件包括第二结合层，所述第二结合层包括第二绝缘层及多个第二结合焊盘，且通过第二镶嵌工艺将所述多个第二结合焊盘嵌置在所述第二绝缘层中；通过对所述第一结合层与所述第二结合层进行混合结合来将所述第一器件管芯与所述第二器件管芯进行结合，从而形成组件，其中所述组件包括无源器件或传输线；以及形成电耦合到所述组件的第一端及第二端的第一电连接件及第二电连接件。
根据本公开一些实施例，所述第一结合层还包括多个第一通孔，所述多个第一通孔与所述第一结合焊盘连接且嵌置在所述第一绝缘层中，或者所述第二结合层还包括多个第二通孔，所述多个第二通孔与所述第二结合焊盘连接且嵌置在所述第二绝缘层中，其中所述第一结合层的所述多个第一结合焊盘及所述多个第一通孔、以及所述第二结合层的所述多个第二结合焊盘及所述多个第二通孔分别是通过双重镶嵌工艺形成的。
根据本公开一些实施例，所述多个第一结合焊盘与所述第一器件管芯的第一金属焊盘实体接触，或者所述多个第二结合焊盘与所述第二器件管芯的所述第二金属焊盘实体接触，所述多个第一结合焊盘及所述多个第二结合焊盘分别是通过单镶嵌工艺形成的。
根据本公开一些实施例，所述无源器件包括电容器或电感器。
根据本公开一些实施例，一种封装包括：第一器件管芯；第二器件管芯，位于所述第一器件管芯之上且通过所述第一器件管芯与所述第二器件管芯的结合结构结合到所述第一器件管芯；组件，位于所述结合结构中，其中所述组件包括无源器件或传输线；以及第一电连接件及第二电连接件，电耦合到所述组件的第一端子及第二端子。
根据本公开一些实施例，所述多个第一结合焊盘通过所述第一结合层的多个第一通孔连接到所述第一器件管芯的第一金属焊盘或第一顶部金属层，或者所述多个第一结合焊盘与所述第一金属焊盘实体接触。
根据本公开一些实施例，所述多个第二结合焊盘通过所述第二结合层的多个第二通孔连接到所述第二器件管芯的第二金属焊盘或第二顶部金属层，或者所述多个第二结合焊盘与所述第二金属焊盘实体接触。
根据本公开一些实施例，所述结合结构包括绝缘结构及位于所述绝缘结构中的多个结合焊盘结构。
根据本公开一些实施例，所述无源器件包括电容器，且所述多个结合焊盘结构形成整个电容器的第一极板及第二极板，且所述绝缘结构在所述整个电容器的所述第一极板与所述第二极板之间形成绝缘膜。
根据本公开一些实施例，所述无源器件包括电感器。
上述内容概述了数个实施例的特征，以使所属领域的技术人员可更好地理解本公开的各方面。所属领域的技术人员应了解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或达成与本文中所介绍的实施例相同的优点。所属领域的技术人员还应意识到这些等效构造并不背离本公开的精神及范围，且其可在不背离本公开的精神及范围的情况下在本文中做出各种改变、替代及更改。
[符号的说明]
2、2’：晶片
4：芯片/器件管芯
4’：器件管芯/芯片/器件
4A、4B、1121’、1122’、1123’、1124’、112A、112A’、112A1’、112A2’、112A3’、112A4’、112B：器件管芯
10、301：衬底
13：集成电路器件
14：层间介电(inter-layer dielectric，ILD)层
15：导通孔/硅穿孔(through-silicon via，TSV)
16、18、20：金属间介电层/介电层
22、122：介电结构
24、26、126：金属线
28、28A、128、128A：金属线/顶部金属线
28’、28B、128’：顶部金属层
30：接触插塞
32、34、41、48、48A、68、148、148A：通孔
36、136：内连线
38、138：内连线结构
40、72、140：钝化层
42、74、142：金属焊盘
44、144、144a、144b、144c、302：绝缘层
44’、44A’、44B’：绝缘结构
44a：绝缘材料层
44b、44c：绝缘材料层/绝缘层
46、46A、46B、46C、46D、46E、46F、46G、46H、46I、46J、46K、46L、47A、47B、146、146A、146B、146C、146D、146E、146F、146G、146H、146I、146J、146K、146L、147A、147B：结合焊盘
46’、47A’、47B’：结合焊盘结构
50、50A、50B、150B：结合层
50’、50A’、50B’：结合结构
53：间隙
54：刻蚀停止层
56、60、62、63：介电层
58：隔离区
61：开口
64、95：重布线(redistribution line，RDL)结构
65：介电穿孔(TDV)
66、70：重布线(RDL)
76：聚合物层
77、277：凸块下金属(Under-bump mellurgies，UBM)
78、78-1、78-2、78-3、78-4、78-5、78-6、97、278：电连接件
82、82A、82B、182、282、282A、382、382A：封装
90：层叠式封装(PoP)结构/封装
92：集成扇出型(InFO)封装
93：顶部封装
94：穿孔
96：包封材料
110：半导体衬底/衬底
112：器件管芯/已知良好管芯
112’-FS1、FS、FS1：前表面
112-BS1、112-BS2、BS1：后表面
113：器件
115：导通孔/硅穿孔/穿孔
128B、128C：顶部金属线
150、150A：结合层/结合结构
200、209：暂时性载体
202：暂时性结合层
2031、2032、2033、2034、2035：虚设管芯
2051、3051：层级1结构
2052、3052：层级2结构
2053、3053：层级3结构
2054、3054：层级4结构
2055、3055：层级5结构
2071、2072、2073、2074、2075：包封体
BS：后表面/后侧表面
C1：电容器/第一电容器
C2：电容器/第二电容器
d1、d2、d3、d4：距离
D1：第一方向
D2：第二方向
d11、d21：宽度
DA：直径
F、F1、F1A、F1B、F2、F2A、F3、F3A：组件
L1、L2、L3、L4：电感器
LB、LC、LD、LE、LF、LG、LH、LI：长度
I1、I2：绝缘膜
P11、P21：第一极板/极板
P12、P22：第二极板/极板
Q11、Q21：部分
T1：外匝/第一匝
T1A’、T1B’、T2A’、T2B’、T2C’：端子部件
T2：内匝/第二匝
T3：连接部件/第三匝
T11、T21：外匝/匝
T12、T22：内匝
T12’、T22’：匝
T13、T13’、T23、T23’：连接部件
TA：第一端子/端子
TA1、TB1：端子
TB：第二端子/端子
TL1、TL2、TL3：传输线
WB、WC、WD、WE、WF、WG、WH、WI：宽度
Claims (1)
1.一种封装的制作方法，包括：
将第一器件管芯与第二器件管芯进行结合，其中所述第二器件管芯位于所述第一器件管芯之上，从而在包括所述第一器件管芯及所述第二器件管芯的组合结构中形成结合结构，且在所述结合结构中形成组件，其中所述组件包括无源器件及传输线中的至少一者；以及
形成电耦合到所述组件的第一端及第二端的第一电连接件及第二电连接件。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20210910 |