CN113380699B - 半导体器件及其制备方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制备方法，半导体器件的制备方法包括：提供待填充层；于待填充层的上表面形成图形化的掩膜层，基于掩膜层刻蚀待填充层，以形成待填充图形；于待填充图形内和掩膜层的上表面形成填充层；以掩膜层为刻蚀阻挡层刻蚀填充层，使填充层与掩膜层表面齐平；去除掩膜层。以掩膜层为刻蚀阻挡层刻蚀填充层，使填充层与掩膜层表面齐平，可以避免使用机械方式去除多余的填充层，从而避免产生缺陷。

Description

半导体器件及其制备方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体器件及其制备方法。
背景技术
集成电路中包括许多连通结构，一般的，采用大马士革工艺形成连通结构，但本申请发明人发现上述技术至少存在如下技术问题：容易在连通结构上形成缺陷，影响器件的稳定性和良率，增加生产成本。
发明内容
本申请实施例通过提供一种半导体器件及其制备方法，解决了现有技术中采用机械方式去除多余填充层造成缺陷的技术问题，实现了减少器件缺陷，增加器件的稳定性的技术效果。
本发明提供一种半导体器件的制备方法，包括：提供待填充层；于所述待填充层的上表面形成图形化的掩膜层，基于所述掩膜层刻蚀所述待填充层，以形成待填充图形；于所述待填充图形内和所述掩膜层的上表面形成填充层；以所述掩膜层为刻蚀阻挡层刻蚀所述填充层，使所述填充层与所述掩膜层表面齐平；去除所述掩膜层。
本申请通过本申请的一实施例提供如下技术方案：于所述待填充层的上表面形成图形化的掩膜层，基于所述掩膜层刻蚀所述待填充层，以形成待填充图形，包括：于所述待填充层的上表面形成图形化的第一掩膜层，基于所述第一掩膜层以第一刻蚀深度刻蚀所述待填充层，以形成第一待填充图形；调整所述图形化的第一掩膜层的图形，以形成图形化的第二掩膜层，基于所述第二掩膜层以第二刻蚀深度刻蚀所述待填充层，以形成第二待填充图形。
本申请通过本申请的一实施例提供如下技术方案：所述第一待填充图形包括通孔，所述第二待填充图形包括沟槽。
本申请通过本申请的一实施例提供如下技术方案：所述待填充层包括介质层，所述填充层包括金属层。
本申请通过本申请的一实施例提供如下技术方案：所述金属层包括钌或钴。
本申请通过本申请的一实施例提供如下技术方案：所述掩膜层包括光刻胶。
本发明还提供一种半导体器件，包括：待填充层，所述待填充层内具有待填充图形；图形化的掩膜层，位于所述待填充层的上表面，所述图形化的掩膜层暴露所述待填充图形；填充层，位于所述待填充图形内，所述填充层与所述掩膜层表面齐平。
本申请通过本申请的一实施例提供如下技术方案：所述待填充图形包括互连的第一待填充图形和第二待填充图形，所述第一待填充图形包括通孔，所述第二待填充图形包括沟槽。
本申请通过本申请的一实施例提供如下技术方案：所述待填充层包括介质层，所述填充层包括金属层，所述金属层包括钌或钴。
本申请通过本申请的一实施例提供如下技术方案：所述掩膜层包括光刻胶。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
1、以掩膜层为刻蚀阻挡层刻蚀填充层，使填充层与掩膜层表面齐平，可以实现不使用机械方式去除多余的填充层，从而避免产生缺陷，而且为钌、钴成为填充层提供了可行性。
2、填充层包括金属层，金属层包括钌或钴，钌和钴平均自由程小，采用钌和钴作为填充层可以减小尺寸效应，降低互连电阻，而且采用钌和钴作为填充层可以实现无阻挡层填充，进一步降低互连电阻，为特征尺寸进一步减小成为可能。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的半导体器件的制备方法的流程图。
图2～图9为本发明的半导体器件的制备方法各步骤所呈现的结构示意图；其中，图8亦为本发明的半导体器件所呈现的结构示意图。
图10～图19为本发明的半导体器件的制备方法中一个实施例各步骤所呈现的结构示意图。
图中：110、待填充层；1201、第一掩膜层；1202、第二掩膜层；1301、第一待填充图形；1302、第二待填充图形；140、填充层；210、介质层；220、光刻胶；2301、第一待填充图形；2302、第二待填充图形；240、金属层；
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
本申请发明人发现随着尺寸的减小，互连线中电子的晶界散射和表面散射作用加剧，导致铜的电阻率急剧增加，阻挡层的厚度不能继续减薄，导致互连线和通孔中铜的尺寸进一步减小，并且阻挡层的电阻率远大于铜的电阻率，从而导致整体的互连电阻增加，随着尺寸的减小，铜互连结构不能满足器件性能要求。钌金属平均自由程小，具有良好的电迁移可靠性，但是在用机械方式去除多余的钌金属时容易出现缺陷问题。
实施例一
如图1所示，提供一种半导体器件的制备方法，包括：提供待填充层110；于待填充层110的上表面形成图形化的掩膜层，基于掩膜层刻蚀待填充层110，以形成待填充图形；于待填充图形内和掩膜层的上表面形成填充层140；以掩膜层为刻蚀阻挡层刻蚀填充层140，使填充层140与掩膜层表面齐平；去除掩膜层。
S110：提供待填充层110，如图2所示。
在一个实施例中，待填充层110包括介质层。
在一个实施例中，介质层包括二氧化硅或低介电常数材料。
在一个实施例中，步骤S110包括：
S1101：提供衬底；
S1102：于衬底的上表面形成待填充层110。
在一个实施例中，衬底包括硅衬底、多晶硅衬底、锗衬底、硅锗衬底、绝缘体上硅衬底(SOI)、绝缘体上锗(GOI)衬底、玻璃衬底等。
在一个实施例中，衬底包括衬底本体和衬底本体上的器件结构。
S120：于待填充层110的上表面形成图形化的掩膜层，基于掩膜层刻蚀待填充层110，以形成待填充图形。
在一个实施例中，掩膜层包括光刻胶。
在一个实施例中，待填充图形包括通孔或沟槽。
在一个实施例中，步骤S120包括：
S1201：于待填充层110的上表面形成图形化的第一掩膜层1201，如图3所示，基于第一掩膜层1201以第一刻蚀深度刻蚀待填充层110，以形成第一待填充图形1301，如图4所示；
S1202：调整图形化的第一掩膜层1201的图形，以形成图形化的第二掩膜层1202，如图5所示，基于第二掩膜层1202以第二刻蚀深度刻蚀待填充层110，以形成第二待填充图形1302，如图6所示。
在一个实施例中，步骤S120包括：于待填充层110的上表面形成光刻胶；对光刻胶进行曝光处理，以形成图形化的光刻胶；基于光刻胶刻蚀待填充层110，以形成待填充图形。
在一个实施例中，第一待填充图形1301包括通孔，第二待填充图形1302包括沟槽。
在一个实施例中，第一刻蚀深度深于第二刻蚀深度。
S130：于待填充图形内和掩膜层的上表面形成填充层140，如图7所示。
在一个实施例中，于第一待填充图形1301和第二待填充图形1302内和掩膜层的上表面形成填充层140。
在一个实施例中，填充层140包括金属层。
在一个实施例中，金属层包括钌或钴。
在一个实施例中，形成填充层140的工艺包括原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺。
S140：以掩膜层为刻蚀阻挡层刻蚀填充层140，使填充层140与掩膜层表面齐平，如图8所示。
在一个实施例中，以第二掩膜层1202为刻蚀阻挡层刻蚀填充层140，使填充层140与第二掩膜层1202表面齐平。
在一个实施例中，刻蚀填充层140的工艺包括干法刻蚀。
S150：去除掩膜层，如图9所示。
在一个实施例中，去除第二掩膜层1202。
在一个实施例中，至少进行1次步骤S110～步骤S150，以形成所有互连结构。
在一个实施例中，进行2次步骤S110～步骤S150。
在一个具体的实施例中，一种半导体器件的制备方法，包括：
S201：提供介质层210，如图10所示。
S202：于介质层210的上表面形成图形化的光刻胶220。
S203：基于光刻胶220刻蚀介质层210，以形成第一待填充图形2301，如图11所示。
S204：于第一待填充图形2301内和光刻胶220的上表面形成金属层240，如图12所示。
S205：以光刻胶220为刻蚀阻挡层刻蚀金属层240，使金属层240与光刻胶220表面齐平，如图13所示。
S206：去除光刻胶220，如图14所示。
S207：于金属层240和介质层210的上表面形成介质层210，如图15所示。
S208：于介质层210的上表面形成图形化的光刻胶220。
S209：基于光刻胶220刻蚀介质层210，以形成第二待填充图形2302，如图16所示。
S210：于第二待填充图形2302内和光刻胶220的上表面形成金属层240，如图17所示。
S211：以光刻胶220为刻蚀阻挡层刻蚀金属层240，使金属层240与光刻胶220表面齐平，如图18所示。
S212：去除光刻胶220，如图19所示。
在另一个具体的实施例中，一种半导体器件的制备方法，包括：
S310：提供介质层。
S320：于介质层的上表面形成图形化的第一光刻胶，基于第一光刻胶以第一刻蚀深度刻蚀介质层，以形成第一待填充图形；
S330：调整图形化的第一光刻胶的图形，以形成图形化的第二光刻胶，基于第二光刻胶以第二刻蚀深度刻蚀介质层，以形成第二待填充图形。
S340：于第一待填充图形和第二待填充图形内和光刻胶的上表面形成金属层。
S350：以第二光刻胶为刻蚀阻挡层刻蚀金属层，使金属层与第二光刻胶表面齐平。
S360：去除第二光刻胶。
实施例二
如图8所示，提供一种半导体器件，包括：待填充层110，待填充层110内具有待填充图形；图形化的掩膜层，位于待填充层的上表面，图形化的掩膜层暴露待填充图形；填充层140，位于待填充图形内，填充层140与掩膜层表面齐平。
在一个实施例中，待填充图形包括互连的第一待填充图形1301和第二待填充图形1302，第一待填充图形1301包括通孔，第二待填充图形1302包括沟槽。
在一个实施例中，待填充层140包括介质层，填充层140包括金属层，金属层包括钌或钴。
在一个实施例中，介质层包括二氧化硅或低介电常数材料。
在一个实施例中，掩膜层包括光刻胶。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
1、以掩膜层为刻蚀阻挡层刻蚀填充层，使填充层与掩膜层表面齐平，可以实现不使用机械方式去除多余的填充层，从而避免产生缺陷，而且为钌、钴成为填充层提供了可行性。
2、填充层包括金属层，金属层包括钌或钴，钌和钴平均自由程小，采用钌和钴作为填充层可以减小尺寸效应，降低互连电阻，而且采用钌和钴作为填充层可以实现无阻挡层填充，进一步降低互连电阻，为特征尺寸进一步减小成为可能。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (7)

1.一种半导体器件的制备方法，其特征在于，包括：
提供待填充层；
于所述待填充层的上表面形成图形化的掩膜层，基于所述掩膜层刻蚀所述待填充层，以形成待填充图形；
于所述待填充图形内和所述掩膜层的上表面形成填充层；
以所述掩膜层为刻蚀阻挡层刻蚀所述填充层，使所述填充层与所述掩膜层表面齐平；
去除所述掩膜层；
所述掩膜层包括光刻胶；
所述填充层包括金属层，所述金属层包括钌或钴。
2.如权利要求1所述的半导体器件的制备方法，其特征在于，于所述待填充层的上表面形成图形化的掩膜层，基于所述掩膜层刻蚀所述待填充层，以形成待填充图形，包括：
于所述待填充层的上表面形成图形化的第一掩膜层，基于所述第一掩膜层以第一刻蚀深度刻蚀所述待填充层，以形成第一待填充图形；
调整所述图形化的第一掩膜层的图形，以形成图形化的第二掩膜层，基于所述第二掩膜层以第二刻蚀深度刻蚀所述待填充层，以形成第二待填充图形。
3.如权利要求2所述的半导体器件的制备方法，其特征在于，所述第一待填充图形包括通孔，所述第二待填充图形包括沟槽。
4.如权利要求1所述的半导体器件的制备方法，其特征在于，所述待填充层包括介质层。
5.一种半导体器件，其特征在于，包括：
待填充层，所述待填充层内具有待填充图形；
图形化的掩膜层，位于所述待填充层的上表面，所述图形化的掩膜层暴露所述待填充图形；
填充层，位于所述待填充图形内，以所述掩膜层为刻蚀阻挡层刻蚀所述填充层，使所述填充层与所述掩膜层表面齐平；
所述掩膜层包括光刻胶；
所述填充层包括金属层，所述金属层包括钌或钴。
6.如权利要求5所述的半导体器件，其特征在于，所述待填充图形包括互连的第一待填充图形和第二待填充图形，所述第一待填充图形包括通孔，所述第二待填充图形包括沟槽。
7.如权利要求5所述的半导体器件，其特征在于，所述待填充层包括介质层。
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