CN113345860B - 芯片封装结构及其制造方法 - Google Patents

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Abstract

本申请提供了一种芯片封装结构及其制造方法。该芯片封装结构包括：台阶结构，包括沿竖直方向堆叠的多个管芯，金属线段，所述金属线段的第一端与所述管芯的焊盘固定地电连接，所述金属线段包括靠近所述第一端的具有弯曲形态的弯曲部，且所述弯曲部的凸出侧在平行于所述焊盘的方向上远离所述管芯；以及封装体，封装所述台阶结构和所述金属线段，所述金属线段的第二端暴露于所述封装体的上表面。

Description

芯片封装结构及其制造方法
技术领域
本申请涉及半导体领域，更具体的，涉及一种芯片封装结构及其制造方法。
背景技术
在制造例如3D NAND SSD(三维与非型固态硬盘)等产品时，通常将管芯封装到芯片封装结构中。
在制造芯片封装结构时，通常会堆叠多个管芯来提高芯片封装结构的集成度。这些管芯可被堆叠为台阶结构，以避免上一层的管芯覆盖下一层管芯的焊盘。继而需要通过引线键合(wire bonding)工艺设置出金属线，金属线用于连接管芯的焊盘和再布线层(RDL)。
在堆叠管芯的过程中，若朝向一个方向延伸台阶，会使得芯片封装结构横向尺寸加大且台阶结构的重心不稳。此外，随着封装结构中管芯数量的增加，再布线层中需要设置的触点数量也在增加，进而比较难以设计。本领域技术人员期望在保证芯片封装结构的工作性能的同时，能够提高芯片封装结构的集成度或者能够具有更丰富种类的芯片封装结构。
发明内容
本申请的实施例提供了一种芯片封装结构，该芯片封装结构包括：台阶结构，包括沿竖直方向堆叠的多个管芯，金属线段，金属线段的第一端与管芯的焊盘固定地电连接，金属线段包括靠近第一端的具有弯曲形态的弯曲部，且弯曲部的凸出侧在平行于焊盘的方向上远离管芯；以及封装体，封装台阶结构和金属线段，金属线段的第二端暴露于封装体的上表面。
在一个实施方式中，台阶结构包括由下至上的至少两个折段；以及其中，金属线段的第一端与两个折段中位于下层的折段的管芯固定地电连接，第二端在第一端的远离台阶结构的一侧。
在一个实施方式中，金属线段的弯曲部分的凹陷侧与第二折段之间具有间隔。
在一个实施方式中，芯片封装结构还包括：再布线层，设置在封装体上，且再布线层的触点与金属线段的第二端电连接。
在一个实施方式中，第二端的面积大于金属线段的截面面积。
本申请的另一方面提供一种制造芯片封装结构的方法，该方法包括：利用引线键合装置将金属线的第一端与管芯的焊盘固定地电连接，其中，引线键合装置包括用于贴靠金属线的劈刀，金属线包括自第一端至预设分断位置的金属线段；利用引线键合装置在金属线段形成靠近第一端的具有弯曲形态的弯曲部，其中，弯曲部的凸出侧在平行于焊盘的方向上远离管芯；在预设分断位置分断金属线；以及形成封装管芯和金属线段的封装体，其中，金属线段的形成于预设分断位置的第二端暴露于封装体的表面。
在一个实施方式中，形成弯曲部的步骤包括：将劈刀沿第一预设路线移动至金属线的预设分断位置处；利用引线键合装置将金属线的预设分断位置沿第二预设路线移动至第一预设位置，其中，第一预设位置与第一端之间的距离小于预设分断位置至第一端沿金属线段的长度，且第一预设位置位于焊盘的第一侧；以及利用引线键合装置将预设分断位置移动至第二预设位置，其中，第二预设位置位于焊盘的相对第一侧的第二侧，并相对于第一端在平行于焊盘的方向上偏移。
在一个实施方式中，第一预设位置处设置有垫板；以及形成弯曲部的步骤包括：利用劈刀和垫板将金属线的预设分断位置夹扁。
在一个实施方式中，第一预设位置至第一端的距离与第二预设位置在垂直方向上至第一端的距离相同。
在一个实施方式中，该方法还包括：形成包括多个管芯的台阶结构，其中，台阶结构包括由下至上的至少两个折段；以及将金属线的第一端与管芯的焊盘固定地电连接的步骤包括：将金属线的第一端与两个折段中位于下层的折段的管芯固定地电连接，其中，预设分断位置在第一端的远离台阶结构的一侧。
在一个实施方式中，该方法还包括：在封装体上形成再布线层，其中，再布线层的触点与金属线段的第二端电连接。
在一个实施方式中，分断金属线的步骤包括：利用高压放电在预设分断位置分断金属线。
在一个实施方式中，分断金属线的步骤还包括：利用高压放电使金属线段在预设分断位置的一端形成为金属球。
在一个实施方式中，金属球的直径是金属线段的直径的1.5倍至2.5倍。
在一个实施方式中，形成封装体的步骤包括：利用封装体封装管芯和金属线段；以及研磨封装体，使金属球的至少一部分被去除并形成第二端，第二端的面积大于金属线段的截面面积。
本申请实施方式提供的芯片封装结构，通过设置了弯曲的金属线段，实现了再布线层的触点与管芯的焊盘不必正对设置，而可以错位设置。一方面更方便了再布线层的图形设置，另一方面使得多个管芯的堆叠方式有更多的选择。可以以更密集、小型化的方式堆叠。本申请提供的芯片封装结构的整体尺寸更小。
第二方面，本申请的实施例提供了一种。
本申请的实施例提供的制造芯片封装结构的方法，能够适用于更多种类的芯片封装结构的制造。此外，该方法可准确地制造出所需的弯曲的金属线段。弯曲的金属线段可以保持其第二端的位置直至被封装体封装，进而准确地与再布线层电连接。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1是根据本申请实施方式的芯片封装结构示意性结构图；
图2是根据本申请实施方式的制造芯片封装结构的方法流程框图；
图3是根据申请实施方式的形成包括弯曲部的金属线段的方法流程框图；
图4至图8是根据本申请实施方式的形成弯曲部的工艺过程图；以及
图9至图11是根据本申请实施方式的制造方法的工艺过程图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制。因此，在不背离本申请的教导的情况下，下文中讨论的第一折段也可被称作第二折段。反之亦然。
在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，金属线段的线径与金属线段的长度并非按照实际生产中的比例。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。
图1是根据本申请实施方式的芯片封装结构的示意性结构图。参考图1，本申请实施例提供的芯片封装结构包括：管芯11～14，金属线段21～22、封装体3、再布线层4以及焊脚5。示例性地，芯片封装结构可包括垂直导电元件61～62。
管芯11～14、金属线段21～22以及垂直导电元件61～62被封装体3封装。封装体3上设置再布线层4。
多个管芯11～14由下至上堆叠。需说明的是，图1中的方向并不一定是该芯片封装结构实际使用时的方向。例如该芯片封装结构的下侧面可以是使用时的正面。多个管芯11～14堆叠后可用于形成台阶结构1。
台阶结构1可包括两个折返段1a～1b。第二折段1b可位于第一折段1a上。第一折段1a可包括第一管芯11和第二管芯12，第二折段1b可包括第三管芯13和第四管芯14。进一步地，台阶结构1可包括更多的折返段，示例性地，第一折段1a和第二折段1b之间可包括其他的折返段。
多个管芯11～14折返堆叠后的宽度比沿一个方向堆叠时宽度更小。同时，第四管芯14在垂直方向的投影覆盖了第二管芯12的焊盘121。
示例性地，管芯11～14的焊盘111～141朝上，即朝向再布线层4。第一管芯11的焊盘111通过第一金属线段21与再布线层4电连接，第二管芯12的焊盘121通过第二金属线段22与再布线层4电连接。第三管芯13的焊盘131可通过第一垂直导电元件61与再布线层4电连接，第四管芯14的焊盘141可通过第二垂直导电元件62与再布线层4电连接。
具体地，金属线段21～22的第一端与焊盘111～121固定地电连接，并包括靠近焊盘111～121的弯曲部，该弯曲部的凸出侧在水平方向上远离管芯11～12。进一步地，金属线段21～22的第二端位于其第一端的远离台阶结构1的一侧。
金属线段21～22以及垂直导电元件61～62的第二端(即图示上端)暴露于封装体3的上表面。进而通过再布线层4中的布线41而与焊脚5电连接。布线41可根据需要而设计成不同的图形，并包括多层结构。布线41位于下端的触点与管芯11～14的对应的焊盘111～141电连接。布线41位于上端的触点按设计样式排布并与焊脚5固定地电连接，例如焊接。焊脚5的材质可以是焊锡，进而焊脚5便于与外部电路焊接并可拆卸。
本申请实施方式提供的芯片封装结构，可以基于一次定位继而连续形成，在形成焊脚之前无需翻转，进而可降低工艺成本。该芯片封装结构可以适应不同的设计需求。在需要堆叠较多数量的管芯时，可以避免将水平方向上的宽度增加过大。此外，通过调整金属线段的弯曲段的形状，可更加灵活地设置管芯的焊盘与再布线层的触点之间的相对位置。进而可在灵活地调整管芯堆叠方式的同时减少对再布线层的图形的调整，降低了改制再布线层的生产成本。
在示例性实施方式中，金属线段21～22的弯曲部分的凹陷侧与第二折段1b之间具有间隔。可以避免第二折段1b的管芯13～14干涉到金属线段21～22。
在示例性实施方式中，金属线段21～22的第二端的面积大于金属线段21～22的截面面积。示例性地，金属线段21～22的第一端的面积也大于其截面面积。
在示例性实施方式中，台阶结构中的管芯仅沿同一个方向堆叠时，这些管芯的焊盘也可通过包括弯曲段的金属线段与上方的再布线层电连接。
本申请另一方面还提供一种制造芯片封装结构的方法。参考图2，其中示出根据本申请一个实施方式的制造芯片封装结构的方法。该方法1000包括如下步骤：
步骤S101，利用引线键合装置将金属线的第一端与管芯的焊盘固定地电连接。引线键合装置包括贴靠金属线的劈刀，金属线包括自第一端至预设分断位置的金属线段。
步骤S102，利用引线键合装置在金属线段形成靠近第一端的具有弯曲形态的弯曲部。弯曲部的凸出侧在平行于焊盘的方向上远离管芯。
步骤S103，在预设分断位置分断金属线。
步骤S104，形成封装管芯和金属线段的封装体。金属线段的形成于预设分断位置的第二端暴露于封装体的表面。
示例性地，该方法2000还包括在封装体上形成再布线层，其中，再布线层的触点与金属线段的第二端电连接。然后，在再布线层上形成焊脚。
本申请提供的制造芯片封装结构的方法，可以通过一次定位来放置、堆叠管芯，并连续形成金属线段、封装体、再布线层以及焊脚。实施该方法时可避免在加工过程中翻转，减少了工艺步骤。在形成封装体之前，金属线段可保持其弯曲形态，金属线段的第二端位于第二预设位置。进而在形成封装体之后，第二端可暴露于封装体的上表面继而与再布线层的对应的触点电连接。由于金属线段是弯曲的且第一端和第二端可控地偏移，因此该方法可以用于使不同方式设置的管芯都可较好地与再布线层电连接。
该方法可用于制造不同堆叠方式的台阶结构。示例性地，方法1000还包括步骤：形成包括多个管芯的台阶结构，其中，台阶结构包括第一折段和位于第一折段上的第二折段。
示例性地，可在每堆叠一个管芯时，就形成一个与该管芯固定地电连接的金属线段。示例性地，可在堆叠一个折返段后，形成与该折返段的管芯固定地电连接的金属线段。
参考图3，其中示出根据本申请一个实施方式的形成包括弯曲部的金属线段的步骤。示例性地，在步骤S101之后执行该步骤102。该步骤S102包括如下步骤。
步骤S201，参考图4和图5，将劈刀71沿第一预设路线L1移动至金属线2的预设分断位置201处。具体地，线夹72张开，并与劈刀71都向上移动。劈刀71可以是套设于金属线2的毛细管，也可以是以其他形式贴合金属线2。
步骤S202，参考图6，利用引线键合装置7将金属线2的预设分断位置201沿第二预设路线L2移动至第一预设位置。第一预设位置与第一端211之间的距离小于预设分断位置201至第一端211沿第一金属线段21的长度，且第一预设位置位于焊盘111的第一侧。换言之，该步骤S202是利用引线键合装置7将金属线2的第一金属线段21弯折，具体地，以预设分断位置201沿第二预设路线运动的方式弯折。
具体地，第二预设路线L2可呈S形。线夹72先夹持金属线2，然后和劈刀71一通沿第二预设路线L2的第一段运动。第二预设路线L2的第一段的整体走向为朝向焊盘11继而偏离的路线，第二预设路线L2的第二段的整体走向朝向焊盘111。
在另一些实施方式中，步骤S201中将劈刀沿第一预设路线移动至金属线的预设停留位置处。然后线夹夹持金属线，沿第二预设路线的第一段行进以形成弯曲段。然后线夹松开，沿第二预设路线的第二段行进至垫板处并且金属线的预设分断位置正好放线到劈刀处。
示例性地，第一预设位置处设置有垫板101。进而步骤S102中可包括步骤S203，利用劈刀71和垫板101将金属线2的预设分断位置201夹扁。通过劈刀71和垫板101的挤压，金属线2的在预设分断位置201附近的形态与金属线2的其他位置的形态不同。通过夹扁金属线2的预设分断位置，可有利于在后续步骤中分断金属线2。在一些实施方式中，垫板101可以是第一管芯21的上表面的某处。
步骤S204，参考图7，利用引线键合装置7将预设分断位置201移动至第二预设位置301处。第二预设位置301是与后续待形成的再布线层的触点投影重合的位置。图7中右侧即第一侧，左侧即第二侧。第二预设位置301位于焊盘111的相对第一侧的第二侧，并相对于第一端211在平行于焊盘111的方向(图7水平方向)上偏移。
具体地，线夹72夹持金属线2，然后与劈刀71沿第三预设路线运动。第三运动路线可以是以金属线2的第一端211为中心，以垫板101与第一端211的距离为半径的近似圆弧的路线。如此设置第三预设路线可使金属线段21尽力保持在步骤S203形成的形态，金属线段21本体基本以第一端211为圆心转动并将预设分断位置201移动至第二预设位置301。
在另一些实施方式中，垫板至第一端的距离与第二预设位置在垂直方向上至第一端的距离相同。金属线段21的形态在步骤S204后也可相对其在步骤S203时的形态略有变化。
示例性地，步骤S102之后执行步骤S103：在预设分断位置201分断金属线2。例如可利用切刀横向切断金属线。示例性地，可利用其他方式横向切断，尽量避免在纵向上拉动金属线段以避免弯曲段变形，继而保证金属线段与待堆叠的管芯干涉。本申请实施方式提供的步骤102，可以在金属线段21形成弯曲段。此外，步骤S202可用于限定金属线段21的弯曲方向，进而步骤S204可在保持金属线段21的整体形态的同时将金属线2的预设分断位置201移动到第二预设位置301处。
参考图7，利用高压放电的方式在预设分断位置分断金属线21。打火杆8可接通高压。当打火杆8靠近金属线2的预设分断位置201时，打火杆8与金属线2之间高压放电，进而产生高温。金属线2被高温熔断，示例性地，当预设分断位置201被夹扁时，金属线2可更容易在预设分断位置201处分断。进而金属线段21被从金属线2中分断出来。
示例性地，参考图8，分断金属线2的步骤还包括：利用高压放电使金属线段21在预设分断位置201的一端形成为金属球。同时，金属线2在预设分断位置201处新形成的末端可用作下一个金属线段的第一端，该端也可形成金属球。
具体地，金属线2的预设分断位置201附近的金属材料被高温熔融，液态的金属在其表面张力的作用下被两侧依旧为固态的金属吸附。预设分断位置201下侧的液态金属在金属线段21的顶端形成金属球，而其上侧的液态金属在新形成的金属线2的下端形成金属球。此外，两个金属球的形成还有助于将原金属线2彻底分断。
示例性地，金属球的直径是金属线段21的直径的1.5倍至2.5倍。
进一步结合附图9至图11详述本申请提供的实施方式。
示例性地，参考图9，实施步骤S101～S103之后，可形成堆叠的多个管芯11～14。示例性地，通过将金属线的第一端与第一折段1a的管芯11～12固定地电连接，第二预设位置301在第一端211的远离台阶结构1的一侧。进一步地，第二折段1b的管芯13～14上固定地设置有垂直导电元件61～62。垂直导电元件61～62可以是利用引线键合装置进行垂直引线键合工艺后形成的。
参考图10，形成封装体3的步骤包括：利用封装体3封装管芯和金属线段21～22；然后，研磨封装体3，使金属球的至少一部分被去除并形成第二端，第二端的面积大于金属线段21～22的截面面积。
参考图11，并请回看图1，在形成封装体3之后，在封装体3上形成再布线层4，然后在再布线层4上焊接焊锡球而形成焊脚5。再布线层4的各个触点在第二预设位置301处与金属线段21～22以及垂直导电元件61～62固定地电连接。
由于金属线段21～22的第二端是通过金属球形成的，面积较大，因此更容易与再布线层4的触点接触。金属线段21～22与再布线层4的接触面积变大后，接触电阻可以变小进而提高了电性能。再布线层4与管芯11～12可更快地传输信号。该实施方式提供的方法可制造出性能良好的芯片封装结构。
以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (15)

1.一种芯片封装结构，其特征在于，包括：
台阶结构，包括沿竖直方向堆叠的多个管芯，
金属线段，所述金属线段的第一端与所述管芯的焊盘固定地电连接，所述金属线段包括靠近所述第一端的具有弯曲形态的弯曲部，且所述弯曲部的凸出侧在平行于所述焊盘的方向上远离所述管芯；以及
封装体，封装所述台阶结构和所述金属线段，所述金属线段的第二端暴露于所述封装体的上表面。
2.根据权利要求1所述的芯片封装结构，其中，所述台阶结构包括由下至上的至少两个折段；以及
其中，所述金属线段的第一端与两个所述折段中位于下层的折段的管芯固定地电连接，所述第二端在所述第一端的远离所述台阶结构的一侧。
3.根据权利要求2所述的芯片封装结构，其中，所述金属线段的弯曲部的凹陷侧与两个所述折段中位于上层的折段之间具有间隔。
4.根据权利要求1所述的芯片封装结构，其中，还包括：
再布线层，设置在所述封装体上，且所述再布线层的触点与所述金属线段的第二端电连接。
5.根据权利要求1所述的芯片封装结构，其中，所述第二端的面积大于所述金属线段的截面面积。
6.一种制造芯片封装结构的方法，其特征在于，包括：
利用引线键合装置将金属线的第一端与管芯的焊盘固定地电连接，其中，所述引线键合装置包括用于贴靠所述金属线的劈刀，所述金属线包括自所述第一端至预设分断位置的金属线段；
利用所述引线键合装置在所述金属线段形成靠近所述第一端的具有弯曲形态的弯曲部，其中，所述弯曲部的凸出侧在平行于所述焊盘的方向上远离所述管芯；
在所述预设分断位置分断所述金属线；以及
形成封装所述管芯和所述金属线段的封装体，其中，所述金属线段的形成于所述预设分断位置的第二端暴露于所述封装体的表面。
7.根据权利要求6所述的方法，其中，形成所述弯曲部的步骤包括：
将所述劈刀沿第一预设路线移动至所述金属线的预设分断位置处；
利用所述引线键合装置将所述金属线的预设分断位置沿第二预设路线移动至第一预设位置，其中，所述第一预设位置与所述第一端之间的距离小于所述预设分断位置至所述第一端沿所述金属线段的长度，且所述第一预设位置位于所述焊盘的第一侧；以及
利用所述引线键合装置将所述预设分断位置移动至第二预设位置，其中，所述第二预设位置位于所述焊盘的相对所述第一侧的第二侧，并相对于所述第一端在平行于所述焊盘的方向上偏移。
8.根据权利要求7所述的方法，其中，所述第一预设位置处设置有垫板；以及
形成所述弯曲部的步骤包括：
利用所述劈刀和所述垫板将所述金属线的预设分断位置夹扁。
9.根据权利要求7所述的方法，其中，所述第一预设位置至所述第一端的距离与所述第二预设位置在垂直方向上至所述第一端的距离相同。
10.根据权利要求6所述的方法，其中，还包括：
形成包括多个所述管芯的台阶结构，其中，所述台阶结构包括由下至上的至少两个折段；以及
将金属线的第一端与管芯的焊盘固定地电连接的步骤包括：
将金属线的第一端与两个所述折段中位于下层的折段的管芯固定地电连接，其中，所述预设分断位置在所述第一端的远离所述台阶结构的一侧。
11.根据权利要求6所述的方法，其中，所述方法还包括：
在所述封装体上形成再布线层，其中，所述再布线层的触点与所述金属线段的第二端电连接。
12.根据权利要求6至11中任一项所述的方法，其中，分断所述金属线的步骤包括：
利用高压放电在所述预设分断位置分断所述金属线。
13.根据权利要求12所述的方法，其中，分断所述金属线的步骤还包括：
利用高压放电使所述金属线段在所述预设分断位置的一端形成为金属球。
14.根据权利要求13所述的方法，其中，所述金属球的直径是所述金属线段的直径的1.5倍至2.5倍。
15.根据权利要求13所述的方法，其中，形成所述封装体的步骤包括：
利用封装体封装所述管芯和所述金属线段；以及
研磨所述封装体，使所述金属球的至少一部分被去除并形成所述第二端，所述第二端的面积大于所述金属线段的截面面积。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4327860A (en) * 1980-01-03 1982-05-04 Kulicke And Soffa Ind. Inc. Method of making slack free wire interconnections
US6161753A (en) * 1999-11-01 2000-12-19 Advanced Semiconductor Engineering, Inc. Method of making a low-profile wire connection for stacked dies
CN104011858A (zh) * 2011-10-17 2014-08-27 英闻萨斯有限公司 具有线键合通孔的堆叠封装组件

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6835898B2 (en) * 1993-11-16 2004-12-28 Formfactor, Inc. Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures
US20100065963A1 (en) * 1995-05-26 2010-03-18 Formfactor, Inc. Method of wirebonding that utilizes a gas flow within a capillary from which a wire is played out
TW200814247A (en) * 2006-09-12 2008-03-16 Chipmos Technologies Inc Stacked chip package structure with lead-frame having bus bar with transfer pad
KR20210022321A (ko) * 2019-08-20 2021-03-03 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
KR20210036061A (ko) * 2019-09-25 2021-04-02 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4327860A (en) * 1980-01-03 1982-05-04 Kulicke And Soffa Ind. Inc. Method of making slack free wire interconnections
US6161753A (en) * 1999-11-01 2000-12-19 Advanced Semiconductor Engineering, Inc. Method of making a low-profile wire connection for stacked dies
CN104011858A (zh) * 2011-10-17 2014-08-27 英闻萨斯有限公司 具有线键合通孔的堆叠封装组件

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