CN113326601A - 预处理方法及系统、掩膜版的制造方法、设备、存储介质 - Google Patents

预处理方法及系统、掩膜版的制造方法、设备、存储介质 Download PDF

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Abstract

一种预处理方法及系统、掩膜版的制造方法、设备、存储介质，预处理方法适于在对掩膜基板进行电子束曝光之前，利用测试掩膜基板建立尺寸偏差量的数据库，包括：设计参考版图，包括多个单元区，每一个单元区中具有多个标准图形，至少有两个所述单元区的图形密度不同，且标准图形具有预设关键尺寸；将标准图形转移至测试掩膜基板上，在测试掩膜基板上形成与标准图形相对应的测试掩膜图形；获取测试掩膜图形的实际关键尺寸；计算每一个所述单元区中，每一个所述测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值，所述差值用于作为尺寸偏差量。本发明有利于提高掩膜版上的掩膜图形的尺寸精度。

Description

预处理方法及系统、掩膜版的制造方法、设备、存储介质
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种预处理方法及系统、掩膜版的制造方法、设备、存储介质。
背景技术
光刻技术是半导体制造技术中至关重要的一项技术，光刻技术被用来将图形从包含电路设计信息的掩膜版(mask)上转移到晶圆(wafer)上，形成符合设计要求的半导体产品，在半导体制造过程中往往需要十几乃至几十道的光刻工序。
每道光刻工序都需要用到一块掩膜版，每块掩膜版的品质高低都直接影响到晶圆上光刻图形的质量优劣，从而影响芯片的成品率。且随着半导体技术的飞速发展，光刻所要曝光的关键尺寸(critical dimension，CD)越来越小，对掩膜版的质量，例如掩膜图形的形貌质量和尺寸精度、缺陷点密度、以及掩膜版的耐用性等都提出了更高的要求。
发明内容
本发明实施例解决的问题是提供一种预处理方法及系统、掩膜版的制造方法、设备、存储介质，提高掩膜版上的掩膜图形的尺寸精度。
为解决上述问题，本发明实施例提供一种预处理方法，适于在对掩膜基板进行电子束曝光之前，利用测试掩膜基板建立尺寸偏差量的数据库，包括：设计参考版图，所述参考版图包括多个单元区，每一个所述单元区中具有多个标准图形，至少有两个所述单元区的图形密度不同，且所述标准图形具有预设关键尺寸；将所述标准图形转移至所述测试掩膜基板上，在所述测试掩膜基板上形成与所述标准图形相对应的测试掩膜图形；获取所述测试掩膜图形的实际关键尺寸；计算每一个所述单元区中，任意多个所述测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值，所述差值用于作为尺寸偏差量。
相应地，本发明实施例还提供一种预处理系统，适于在对掩膜基板进行电子束曝光之前，利用测试掩膜基板建立尺寸偏差量的数据库，包括：版图设计模块，用于设计参考版图，所述参考版图包括多个单元区，每一个所述单元区中具有多个标准图形，至少有两个所述单元区的图形密度不同，且所述标准图形具有预设关键尺寸；图形写入模块，用于将所述标准图形转移至所述测试掩膜基板上，在所述测试掩膜基板上形成与所述标准图形相对应的测试掩膜图形；量测模块，用于获取所述测试掩膜图形的实际关键尺寸；计算模块，用于计算每一个所述单元区中，任意多个所述测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值，所述差值用于作为尺寸偏差量。
相应地，本发明实施例还提供一种掩膜版的制造方法，包括：提供掩膜基板；提供芯片版图，包括芯片主图形；获取所述芯片主图形的图形密度；根据所述芯片主图形的图形密度、以及根据本发明实施例所述的预处理方法获得的尺寸偏差量的数据库，调整电子束曝光的工艺参数；调整电子束曝光的工艺参数后，对所述掩膜基板进行电子束曝光，将所述芯片版图转移至所述掩膜基板上，在所述掩膜基板上形成与所述芯片主图形相对应的掩膜图形。
相应地，本发明实施例还提供一种设备，包括：至少一个存储器和至少一个处理器，所述存储器存储有一条或多条计算机指令，其中，所述一条或多条计算机指令被所述处理器执行以实现本发明实施例所述的预处理方法。
相应地，本发明实施例还提供一种存储介质，所述存储介质存储有一条或多条计算机指令，所述一条或多条计算机指令用于实现本发明实施例所述的预处理方法。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种预处理方法，适于在对掩膜基板进行电子束曝光之前，利用测试掩膜基板建立尺寸偏差量的数据库，其中，在所述预处理方法中，首先设计参考版图，所述参考版图包括多个单元区，每一个所述单元区中具有多个标准图形，至少有两个所述单元区的图形密度不同，且所述标准图形具有预设关键尺寸，随后将所述标准图形转移至测试掩膜基板上，以在所述测试掩膜基板上形成与所述标准图形相对应的测试掩膜图形后，计算每一个所述单元区中，任意多个所述测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值，所述差值用于作为尺寸偏差量；掩膜版的制造是将芯片版图中的芯片主图形转移至掩膜基板上，从而在所述掩膜基板上形成与芯片主图形相对应的掩膜图形，因此，通过建立尺寸偏差量的数据库，能够预先获得在图形密度影响下的尺寸偏差量，相应的，在对掩膜基板进行电子束曝光时，能够根据芯片主图形的图形密度设定合适的电子束曝光的工艺参数，从而使掩膜图形的实际关键尺寸与预设关键尺寸(即设计值)相符，进而提高掩膜版上的掩膜图形的尺寸精度。
附图说明
图1是一种掩膜版制造方法的示意图；
图2是一种掩膜图形的示意图；
图3是本发明预处理方法一实施例的流程图；
图4是图3的步骤S1中参考版图一实施例的示意图；
图5是图3的步骤S4中，各单元区对应的尺寸偏差量的曲线图；
图6是调整电子束曝光的工艺参数后，各单元区对应的尺寸偏差量的气泡图；
图7是调整电子束曝光的工艺参数后，掩膜图形一实施例的示意图；
图8是本发明预处理系统一实施例的功能框图；
图9是图8中图形写入模块一实施例的功能框图；
图10为本发明一实施例所提供的设备的硬件结构图。
具体实施方式
在目前掩膜版的制造工艺中，掩膜版上的掩膜图形的尺寸精度有待提高。现结合一种掩膜版制造方法的示意图，分析掩膜图形的尺寸精度有待提高的原因。
参考图1，示出了一种掩膜版制造方法的示意图。
在掩膜版的制造过程中，采用电子枪20对掩膜基板10进行电子束曝光，将芯片版图中的芯片主图形转移至所述掩膜基板10上，从而在所述掩膜基板10上形成与所述芯片主图形相对应的掩膜图形。
经发明人研究后发现，对掩膜基板10的待处理区域进行电子束曝光时，电子枪20的枪体21发射出电子束25，但是，在电子束25与掩膜基板10接触时，一些电子30会被反射。图1中虚线箭头示出了电子30的反射路径，例如，电子30反射至电子枪20的发射端22上，并经由所述发射端22继续反射至掩膜基板10。在这一过程中，随着电子30的反射，容易对掩膜基板10中与所述待处理区域相近的区域造成影响。
例如：对第一区域10a进行电子束曝光时，电子30经由所述发射端22继续反射至所述第一区域10a周围的第二区域10b中；因此，后续对第二区域10b进行电子束曝光时，在对第一区域10a进行电子束曝光时反射至所述第二区域10b的电子30的影响下，导致第二区域10b接收的实际曝光能量高于预设曝光能量，而曝光能量变大相应会导致掩膜图形的关键尺寸变大，从而导致所述第二区域10b的掩膜图形的实际关键尺寸大于预设关键尺寸。
结合参考图2，示出了一种掩膜图形的示意图。以所述掩膜基板10包括图形密集区40d和图形稀疏区40i为例，所述图形密集区40d的图形密度大于图形稀疏区40i的图形密度。
在所述图形密集区40d中，各掩膜图形40需要通过电子束曝光的方式依次形成，因此，图形稀疏区40i中的掩膜图形40的实际关键尺寸与预设关键尺寸相匹配(如图2中实线框B所示)，而所述图形密集区40d中，由于受到反射电子的影响，导致掩膜图形40的关键尺寸变大(如图2中实线框A所示)，从而导致掩膜版上的掩膜图形40的尺寸精度较低。
为了解决所述技术问题，本发明实施例提供一种预处理方法，适于在对掩膜基板进行电子束曝光之前，利用测试掩膜基板建立尺寸偏差量的数据库，包括：设计参考版图，所述参考版图包括多个单元区，每一个所述单元区中具有多个标准图形，至少有两个所述单元区的图形密度不同，且所述标准图形具有预设关键尺寸；将所述标准图形转移至所述测试掩膜基板上，在所述测试掩膜基板上形成与所述标准图形相对应的测试掩膜图形；获取所述测试掩膜图形的实际关键尺寸；计算每一个所述单元区中，任意多个所述测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值，所述差值用于作为尺寸偏差量式。
掩膜版的制造是将芯片版图中的芯片主图形转移至掩膜基板上，从而在所述掩膜基板上形成与芯片主图形相对应的掩膜图形，因此，通过建立尺寸偏差量的数据库，能够预先获得在图形密度影响下的尺寸偏差量，相应的，在对掩膜基板进行电子束曝光时，能够根据芯片主图形的图形密度设定合适的电子束曝光的工艺参数，从而使掩膜图形的实际关键尺寸与设计值相符，进而提高掩膜版上的掩膜图形的尺寸精度。
参考图3，示出了本发明预处理方法一实施例的流程图。本实施例所述预处理方法适于在对掩膜基板进行电子束曝光之前，利用测试掩膜基板建立尺寸偏差量的数据库，所述预处理方法包括以下基本步骤：
步骤S1：设计参考版图，所述参考版图包括多个单元区，每一个所述单元区中具有多个标准图形，至少有两个所述单元区的图形密度不同，且所述标准图形具有预设关键尺寸；
步骤S2：将所述标准图形转移至所述测试掩膜基板上，在所述测试掩膜基板上形成与所述标准图形相对应的测试掩膜图形；
步骤S3：获取所述测试掩膜图形的实际关键尺寸；
步骤S4：计算每一个所述单元区中，任意多个所述测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值，所述差值用于作为尺寸偏差量。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
结合参考图4，执行步骤S1，设计参考版图100，所述参考版图100包括多个单元区110，每一个所述单元区110中具有多个标准图形(图未示)，至少有两个所述单元区110的图形密度不同，且所述标准图形具有预设关键尺寸。
所述参考版图100用于为建立尺寸偏差量的数据库做准备。
具体地，后续通过将所述参考版图100中的标准图形转移至测试掩膜基板上，在所述测试掩膜基板上形成与所述标准图形相对应的测试掩膜图形，从而比较所述测试掩膜图形的实际关键尺寸与相对应的标准图形的预设关键尺寸的差值，作为尺寸偏差量。
本实施例中，所述参考版图100包括多个单元区110，至少有两个所述多个单元区110的图形密度不同，从而为后续确定图形密度对尺寸偏差量的影响做准备。
本实施例中，所述参考版图100通过版图设计工具获得，例如，EDA工具。因此，所述参考版图100存储于版图文件中。其中，版图文件是指利用EDA工具设计形成的包含所有标准图形信息的版图文件，通过所述标准图形可以得到相对应的测试掩膜图形。
作为一种示例，所述版图文件的格式为GDS(gerber data stream)格式。在其他实施例中，所述原始版图文件的格式还可以为OASIS等其他格式。
具体地，设计参考版图100的步骤包括：确定图形密度的密度区间范围；根据所述图形密度的密度区间范围，确定所述单元区110的数量以及每一个所述单元区100的图形密度。
通过确定图形密度的密度区间范围，从而能够基于尺寸偏差量的数据库中的数据精度以及数据量的考虑，合理设定所述单元区110的数量以及每一个所述单元区100的图形密度。例如，当图形密度的密度区间范围较大时，可以增加所述单元区110的数量，并对所述密度区间进行细分。
因此，所述图形密度的密度区间范围和单元区110的数量，均能够用于确定后续建立的数据库的数据量大小。
本实施例中，所述图形密度的密度区间范围是5％至90％。通过将所述图形密度的密度区间范围设定在上述范围内，以涵盖所有或者大部分芯片版图中芯片主图形的图形密度。
具体地，所述图形密度的密度区间范围为5％至13％、20％至30％、以及50％至60％中的一种密度区间范围或多种密度区间范围。上述几个密度区间范围为常见的芯片版图中芯片主图形的图形密度。上述图形密度的密度区间范围不会过窄，使得后续所获取的数据量足够多，从而提高数据库中的数据的完整性，有利于使得所建立的数据库适用于各芯片版图；上述图形密度的密度区间范围也不会过宽，使得后续所获取的数据量不会过多，从而提高所述预处理方法的效率。
作为一种示例，所述单元区110的图形密度分别为10％和60％。
本实施例中，为了表征芯片版图的特殊设计，从而使得后续所建立的数据库能够适用于各种芯片版图的设计需求，至少一个所述单元区110包括多个子单元区(图未示)，所述子单元区110的数量为6个，每一个所述子单元区的图形密度为10％。也就是说，对于包含有所述子单元区的单元区110，所述单元区110的图形密度为10％*6。
需要说明的是，所述单元区110的设计不仅限于上述方式，在实际设计参考版图的过程中，可以根据实际情况进行设计。
所述单元区110的数量不宜过少，也不宜过多。如果所述单元区110的数量过少，则在密度区间范围一定的情况下，容易导致由图形密度和相对应的尺寸偏差量构成的数据组数量过少，从而导致所建立的数据库难以适用于各种芯片版图；如果所述单元区110的数量过多，则后续所获取的数据组数量相应过多，从而提高所述预处理方法的复杂度、降低所述预处理方法的效率。为此，本实施例中，所述单元区110的数量为4个至8个。
本实施例中，为了降低设计所述参考版图100时的复杂度，所述多个单元区110呈矩阵分布。在其他实施例中，所述多个单元区沿第一方向延伸且沿第二方向平行排列，所述第一方向垂直于所述第二方向。
图4示出了所述多个单元区110呈2*2矩阵分布的情况，即所述单元区110的数量为4个，包括第一单元区111、第二单元区112、第三单元区113和第四单元区114。
如图4所示，作为一种示例，所述第一单元区111和第四单元区114的图形密度相等，均为10％；所述第二单元区112的图形密度为60％；所述第三单元区113包括多个子单元区，所述子单元区的数量为6个，每一个子单元区的图形密度均为10％，即所述第三单元区113的图形密度为10％*6。
本实施例中，在每一个所述单元区110中，所述标准图形的形状可以是正方形或长方形。正方形或长方形是规则图形，从而降低设计参考版图100的复杂度，且有利于提高测试掩膜图形的实际关键尺寸的精度。
本实施例中，在每一个所述单元区110中，所述标准图形的数量为多个，且所述多个标准图形呈矩阵分布；或者，所述多个标准图形沿垂直于关键尺寸方向的方向平行排列。标准图形的排列方式规则，这也有利于降低设计参考版图100的复杂度、提高测试掩膜图形的实际关键尺寸的精度。
本实施例中，在每一个所述单元区110中，相邻所述标准图形的间隔(spacer)相等。相邻所述标准图形的间隔相等，从而避免因间隔不同而对尺寸偏差量影响，有利于提高数据的可信度。
本实施例中，所述标准图形具有预设关键尺寸。后续获取尺寸偏差量时，所述预设关键尺寸用于作为参考数据，即后续通过获取在图形密度的影响下，测试掩膜图形的实际关键尺寸相对于预设关键尺寸的偏差量，从而建立尺寸偏差量的数据库。
继续参考图3，执行步骤S2，将所述标准图形转移至测试掩膜基板(图未示)上，在所述测试掩膜基板上形成与所述标准图形相对应的测试掩膜图形(图未示)。
所述测试掩膜基板用于形成测试掩膜图形。其中，通过在所述测试掩膜基板上形成与所述标准图形相对应的测试掩膜图形，从而为后续获取所述测试掩膜图形的实际关键尺寸做准备。
作为一种示例，所述测试掩膜基板包括透光衬底以及位于所述透光衬底上的遮光材料层，所述遮光材料层的材料可以为铬。。
本实施例中，将所述标准图形转移至所述测试掩膜基板中的步骤包括：在所述测试掩膜基板上形成光致抗蚀剂层；在同一曝光条件下，对所述光致抗蚀剂层上与所述标准图形相对应的区域进行电子束曝光；对所述光致抗蚀剂层上与所述标准图形相对应的区域进行电子束曝光后，对所述光致抗蚀剂层进行显影，使剩余的所述光致抗蚀剂层露出部分所述测试掩膜基底；以剩余的所述光致抗蚀剂层作为掩膜，图形化所述测试掩膜基板，在所述测试掩膜基板上形成测试掩膜图形；去除剩余的所述光致抗蚀剂层。
本实施例中，所述光致抗蚀剂层是对电子束敏感的聚合物。例如，所述光致抗蚀剂层是光刻胶层。
本实施例中，以剩余的所述光致抗蚀剂层作为掩膜，图形化所述测试掩膜基板的步骤中，刻蚀剩余的所述光致抗蚀剂层露出的遮光材料层，形成遮光层，所述遮光层和透光衬底围成的区域构成测试掩膜图形，所述测试掩膜图形与所述标准图形相对应。
继续参考图3，执行步骤S3，获取所述测试掩膜图形的实际关键尺寸。
通过获取所述测试掩膜图形的实际关键尺寸，从而为后续尺寸偏差量的计算做准备。
本实施例中，通过CDSEM(关键尺寸扫描电子显微镜)对所述测试掩膜图形进行量测，获取其实际关键尺寸。
具体地，对每一个所述单元区110(如图4所示)中每一个标准图形对应的测试掩膜图形进行测量，从而确保具有足够多的数据量，进而提高后续所建立的数据库的数据完整性和数据可信度。
参考图5，执行步骤S4，计算每一个所述单元区110中，任意多个所述测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值，所述差值用于作为尺寸偏差量。
通过获取所述尺寸偏差量，以建立尺寸偏差量的数据库，后续在对掩膜基板进行电子束曝光之前，能够根据芯片版图中的芯片主图形的图形密度，从所述数据库中调取数据，以提前获知相对应的尺寸偏差量，从而调整电子束曝光的工艺参数(例如：曝光能量)，使得掩膜基板上的掩膜图形的实际关键尺寸与芯片主图形的预设关键尺寸相匹配，进而提高掩膜版上的掩膜图形的尺寸精度。
本实施例中，计算每一个所述单元区110中，任意多个所述测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值的步骤包括：计算每一个所述单元区110中，每一个所述测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值。
通过计算一个所述测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值，以增加数据量，从而有利于提高尺寸偏差量数据库的可信度。
在其他实施例中，为了提高预处理方法的效率，也可以计算每一个所述单元区中，部分测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值。
如图5所示，示出了各单元区110(如图4所示)所对应的的尺寸偏差量曲线图，图5a表示图4中区域100A对应的尺寸偏差量，图5b表示图4中区域100B对应的尺寸偏差量。其中，图5a和图5b的横坐标均表示量测位置，图5a和图5b的纵坐标均表示尺寸偏差量，图5a中的虚线表示第一单元区111和第二单元区112的交界处，图5b中的虚线表示第三单元区113和第四单元区114的交界处。
需要说明的是，图4中区域100A和区域100B的延伸方向与标准图形的排列方向相同，从而能够获取各标准图形所对应的测试掩膜图形的实际关键尺寸。
由图5可知，所述单元区110的图形密度越大，所对应的尺寸偏差量也越大。
本实施例中，所述第一单元区111和第四单元区114的图形密度均为10％，所述第二单元区112的图形密度为60％，所述第三单元区113的图形密度为10％*6，因此，如图5a所示，所述第二单元区112对应的尺寸偏差量大于所述第一单元区111对应的尺寸偏差量，且差异明显；如图5b所示，所述第三单元区113对应的尺寸偏差量与所述第四单元区114对应的尺寸偏差量相近。
如图6所示，图6是调整电子束曝光的工艺参数后，各单元区110(包括第一单元区111、第二单元区112、第三单元区113和第四单元区114)对应的尺寸偏差量气泡图。图6中深色数据点表示尺寸偏差量为正值，白色数据点表示尺寸偏差量为负值，数据点的尺寸越大，则表示该偏差量的绝对值越大。
由图6可知，获取与图形密度相关的尺寸偏差量后，根据尺寸偏差量调整电子束曝光的工艺参数，并对测试掩膜版进行电子束曝光后，所述测试掩膜版中各单元区110对应的尺寸偏差量均一性较好，且能有效改善测试掩膜图形的实际关键尺寸变大的问题。
如图7所示，图7是调整电子束曝光的工艺参数后，掩膜图形一实施例的示意图。以所述掩膜基板包括图形密集区200d和图形稀疏区200i为例，所述图形密集区200d的图形密度大于图形稀疏区200i的图形密度。在形成所述掩膜图形的过程中，虽然会发生电子反弹的问题，但由于在电子束曝光之前，从数据库中获取了尺寸偏差量，并根据尺寸偏差量调整了电子束曝光的参数，因此，所述图形密集区200d中的掩膜图形200的形貌质量、关键尺寸精度和关键尺寸均一性较高。
继续参考图3，本实施例中，计算每一个所述单元区200中，任意多个所述测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值后，所述预处理方法还包括：执行步骤S5，对所述图形密度和尺寸偏差量进行拟合，获得与所述图形密度相关的尺寸偏差关系式。
通过获得与所述图形密度相关的尺寸偏差关系式，以提高所述尺寸偏差量的数据库的适用范围。例如，当芯片版图中芯片主图形的图形密度未在数据库中被记录时，依旧可以通过尺寸偏差关系式获取其图形密度对应的尺寸偏差量。
在一种实施例中，可以先对每一个所述单元区110对应的多个尺寸偏差量求尺寸偏差量平均值，再根据多个单元区110对应的多个尺寸偏差量平均值，获得与所述图形密度相关的尺寸偏差关系式。
在另一实施例中，也可以不对每一个所述单元区110对应的多个尺寸偏差量求尺寸偏差量平均值，也能够获得与所述图形密度相关的尺寸偏差关系式。
在其他实施例中，也可以不进行该步骤S5。
相应的，本发明还提供一种预处理系统。参考图8，示出了本发明预处理系统一实施例的功能框图。
所述预处理系统适于在对掩膜基板进行电子束曝光之前，利用测试掩膜基板建立尺寸偏差量的数据库。
参考图8，所述预处理系统包括：版图设计模块50，用于设计参考版图100(如图4所示)，所述参考版图100包括多个单元区110(如图4所示)，每一个所述单元区110中具有多个标准图形(图未示)，至少有两个所述多个单元区110的图形密度不同，且所述标准图形具有预设关键尺寸；图形写入模块60，用于将所述标准图形转移至所述测试掩膜基板上，在所述测试掩膜基板上形成与所述标准图形相对应的测试掩膜图形；量测模块70，用于获取所述测试掩膜图形的实际关键尺寸；计算模块80，用于计算每一个所述单元区110中，任意多个所述测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值，所述差值用于作为尺寸偏差量。
掩膜版的制造是将芯片版图中的芯片主图形转移至掩膜基板上，从而在所述掩膜基板上形成与芯片主图形相对应的掩膜图形，因此，通过所述预处理系统建立数据库，能够预先获知在图形密度影响下的尺寸偏差量，相应的，在对掩膜基板进行电子束曝光时，能够根据芯片主图形的图形密度设定合适的电子束曝光的工艺参数，从而使掩膜图形的实际关键尺寸与预设关键尺寸(即设计值)相符，进而提高掩膜版上的掩膜图形的尺寸精度。
所述版图设计模块50用于设计参考版图100。因此，所述版图设计模块50为版图设计工具，例如，EDA工具。
所述参考版图100用于为建立尺寸偏差量的数据库做准备。后续通过将所述参考版图100中的标准图形转移至测试掩膜基板上，在所述测试掩膜基板上形成与所述标准图形相对应的测试掩膜图形，从而比较所述测试掩膜图形的实际关键尺寸与相对应的标准图形的预设关键尺寸的差值，作为尺寸偏差量。
本实施例中，所述参考版图100包括多个单元区110，至少有两个所述单元区110的图形密度不同，从而为后续确定图形密度对尺寸偏差量的影响做准备。
所述参考版图100存储于版图文件中。其中，版图文件是指利用EDA工具设计形成的包含所有标准图形信息的版图文件，通过所述标准图形可以得到相对应的测试掩膜图形。
作为一种示例，所述版图文件的格式为GDS(gerber data stream)格式。在其他实施例中，所述原始版图文件的格式还可以为OASIS等其他格式。
所述图形写入模块60用于将所述标准图形转移至所述测试掩膜基板上，在所述测试掩膜基板上形成与所述标准图形相对应的测试掩膜图形。
所述测试掩膜基板用于形成测试掩膜图形。其中，通过在所述测试掩膜基板上形成与所述标准图形相对应的测试掩膜图形，从而为后续获取所述测试掩膜图形的实际关键尺寸做准备。
作为一种示例，所述测试掩膜基板包括透光衬底以及位于所述透光衬底上的遮光材料层，所述遮光材料层的材料可以为铬。
如图9所示，本实施例中，所述图形写入模块60包括：涂布单元61，用于在所述测试掩膜基板上形成光致抗蚀剂层；曝光单元62，用于在同一曝光条件下，对所述光致抗蚀剂层上与所述标准图形相对应的区域进行电子束曝光；显影单元63，用于在电子束曝光后，对所述光致抗蚀剂层进行显影，使剩余的所述光致抗蚀剂层露出部分所述测试掩膜基底；图形化单元64，用于以剩余的所述光致抗蚀剂层作为掩膜，图形化所述测试掩膜基板，在所述测试掩膜基板上形成测试掩膜图形；去除单元65，用于去除剩余的所述光致抗蚀剂层。
本实施例中，所述光致抗蚀剂层是对电子束敏感的聚合物。例如，所述光致抗蚀剂层是光刻胶层。
本实施例中，所述曝光单元62为电子束曝光设备，所述曝光单元62通常包括电子枪，所述电子枪的枪体用于发射出电子束。
本实施例中，所述图形化单元64用于刻蚀剩余的所述光致抗蚀剂层露出的遮光材料层，形成遮光层。其中，所述遮光层和透光衬底围成的区域构成测试掩膜图形，所述测试掩膜图形与所述标准图形相对应。
所述量测模块70用于获取所述测试掩膜图形的实际关键尺寸。
通过获取所述测试掩膜图形的实际关键尺寸，从而为后续尺寸偏差量的计算做准备。
本实施例中，所述量测模块70包括CDSEM(关键尺寸扫描电子显微镜)。
具体地，所述量测模块70对每一个所述单元区110中每一个标准图形对应的测试掩膜图形进行测量，从而确保具有足够多的数据量，进而提高后续所建立的数据库的数据完整性和数据可信度。
所述计算模块80用于计算每一个所述单元区110中，任意多个所述测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值，所述差值用于作为尺寸偏差量。
通过获取所述尺寸偏差量，已建立尺寸偏差量的数据库。
后续在对掩膜基板进行电子束曝光之前，能够根据芯片版图中的芯片主图形的图形密度，从所述数据库中调取数据，以提前获知相对应的尺寸偏差量，从而调整电子束曝光的工艺参数(例如：曝光能量)，使得掩膜基板上的掩膜图形的实际关键尺寸与芯片主图形的预设关键尺寸相匹配，进而提高掩膜版上的掩膜图形的尺寸精度。
本实施例中，所述计算模块80用于计算每一个所述单元区110中，每一个所述测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值。通过计算一个所述测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值，以增加数据量，从而有利于提高尺寸偏差量数据库的可信度。
在其他实施例中，为了提高预处理方法的效率，所述计算模块也可以用于计算每一个所述单元区中，部分测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值。
如图5所示，示出了各单元区110(如图4所示)所对应的尺寸偏差量曲线图，图5a表示图4中区域100A对应的尺寸偏差量，图5b表示图4中区域100B对应的尺寸偏差量。其中，图5a和图5b的横坐标均表示量测位置，图5a和图5b的纵坐标均表示尺寸偏差量，图5a中的虚线表示第一单元区111和第二单元区112的交界处，图5b中的虚线表示第三单元区113和第四单元区114的交界处。
需要说明的是，图4中区域100A和区域100B的延伸方向与标准图形的排列方向相同，从而能够获取各标准图形所对应的测试掩膜图形的实际关键尺寸。
由图5可知，所述单元区110的图形密度越大，所对应的尺寸偏差量也越大。
本实施例中，所述预处理系统还包括：数据处理模块90，用于对所述图形密度和尺寸偏差量进行拟合，获得与所述图形密度相关的尺寸偏差关系式。
通过获得与所述图形密度相关的尺寸偏差关系式，以提高所述尺寸偏差量的数据库的适用范围。例如，当芯片版图中芯片主图形的图形密度未在数据库中被记录时，依旧可以通过尺寸偏差关系式获取其图形密度对应的尺寸偏差量。
在一种实施例中，所述数据处理模块90用于先对每一个所述单元区110对应的多个尺寸偏差量求尺寸偏差量平均值，再根据多个单元区110对应的多个尺寸偏差量平均值，获得与所述图形密度相关的尺寸偏差关系式。
在另一实施例中，所述数据处理模块90也可以用于直接将每一个测试掩膜图形的尺寸偏差量和相对应的图形密度进行拟合。
在其他实施例中，所述预处理系统也可以不设置所述数据处理模块。
本发明实施例还提供一种掩膜版的制造方法。所述掩膜版的制造方法包括以下基本步骤：
步骤s1：提供掩膜基板；
步骤s2：提供芯片版图，包括芯片主图形；
步骤s3：获取所述芯片主图形的图形密度；
步骤s4：根据所述芯片主图形的图形密度、以及前述实施例所述的预处理方法获得的尺寸偏差量的数据库，调整电子束曝光的工艺参数；
步骤s5：调整电子束曝光的工艺参数后，对所述掩膜基板进行电子束曝光，将所述芯片版图转移至所述掩膜基板上，在所述掩膜基板上形成与所述芯片主图形相对应的掩膜图形。
通过前述实施例所述方法建立的数据库中，记载有与图形密度相关的尺寸偏差量，因此，在对掩膜基板进行电子束曝光之前，根据芯片版图中的芯片主图形的图形密度，从所述数据库中调取数据，以提前获知相对应的尺寸偏差量，从而调整电子束曝光的工艺参数，使得掩膜基板上的掩膜图形的实际关键尺寸与芯片主图形的预设关键尺寸相匹配，进而提高掩膜版上的掩膜图形的尺寸精度。
综上，本实施例所制成的掩膜版的质量较高，其掩膜图形的尺寸精度较高。
本实施例中，所述工艺参数为曝光能量。曝光能量对关键尺寸的影响较大，曝光能量越大，关键尺寸则越大。
本发明实施例还提供一种设备，该设备可以通过装载程序形式的上述预处理方法，以实现本发明实施例提供的预处理方法。
参考图10，示出了本发明一实施例所提供的设备的硬件结构图。本实施例所述设备包括：至少一个处理器01、至少一个通信接口02、至少一个存储器03和至少一个通信总线04。
本实施例中，所述处理器01、通信接口02、存储器03和通信总线04的数量均为至少一个，且所述处理器01、通信接口02以及存储器03通过所述通信总线04完成相互间的通信。
所述通信接口02可以为用于进行网络通信的通信模块的接口，例如为GSM模块的接口。
所述处理器01可能是中央处理器CPU，或者是特定集成电路ASIC(ApplicationSpecific Integrated Circuit)，或者是被配置成实施本实施例所述预处理方法的一个或多个集成电路。
所述存储器03可能包含高速RAM存储器，也可能还包括非易失性存储器(non-volatile memory)，例如至少一个磁盘存储器。
其中，所述存储器03存储有一条或多条计算机指令，所述一条或多条计算机指令被所述处理器01执行以实现前述实施例提供的预处理方法。
需要说明的是，上述的实现终端设备还可以包括与本发明实施例公开内容可能并不是必需的其他器件(未示出)；鉴于这些其他器件对于理解本发明实施例公开内容可能并不是必需，本发明实施例对此不进行逐一介绍。
本发明实施例还提供一种存储介质，所述存储介质存储有一条或多条计算机指令，所述一条或多条计算机指令用于实现前述实施例提供的预处理方法。
本发明实施例中，所述预处理方法适于在对掩膜基板进行电子束曝光之前，利用测试掩膜基板建立尺寸偏差量的数据库，在所述预处理方法中，首先设计参考版图，所述参考版图包括多个单元区，每一个所述单元区中具有多个标准图形，至少有两个所述单元区的图形密度不同，且所述标准图形具有预设关键尺寸，随后将所述标准图形转移至测试掩膜基板上，以在所述测试掩膜基板上形成与所述标准图形相对应的测试掩膜图形后，计算每一个单元区中，任意多个测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值，所述差值用于作为尺寸偏差量。
其中，掩膜版的制造是将芯片版图中的芯片主图形转移至掩膜基板上，从而在所述掩膜基板上形成与芯片主图形相对应的掩膜图形，因此，通过建立尺寸偏差量的数据库，能够预先获得在图形密度影响下的尺寸偏差量，相应的，在对掩膜基板进行电子束曝光时，能够从数据库中调取数据，以根据芯片主图形的图形密度设定合适的电子束曝光的工艺参数，从而使掩膜图形的实际关键尺寸与预设关键尺寸(即设计值)相符，进而提高掩膜版上的掩膜图形的尺寸精度。
上述本发明的实施方式是本发明的元件和特征的组合。除非另外提及，否则所述元件或特征可被视为选择性的。各个元件或特征可在不与其它元件或特征组合的情况下实践。另外，本发明的实施方式可通过组合部分元件和/或特征来构造。本发明的实施方式中所描述的操作顺序可重新排列。任一实施方式的一些构造可被包括在另一实施方式中，并且可用另一实施方式的对应构造代替。对于本领域技术人员而言明显的是，所附权利要求中彼此没有明确引用关系的权利要求可组合成本发明的实施方式，或者可在提交本申请之后的修改中作为新的权利要求包括。
本发明的实施方式可通过例如硬件、固件、软件或其组合的各种手段来实现。在硬件配置方式中，根据本发明示例性实施方式的方法可通过一个或更多个专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理器件(DSPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处理器等来实现。
在固件或软件配置方式中，本发明的实施方式可以模块、过程、功能等形式实现。软件代码可存储在存储器单元中并由处理器执行。存储器单元位于处理器的内部或外部，并可经由各种己知手段向处理器发送数据以及从处理器接收数据。
对所公开的实施例的上述说明，使本领域技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是符合与本文所公开的原理和新颖特点相一致的最宽的范围。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种预处理方法，适于在对掩膜基板进行电子束曝光之前，利用测试掩膜基板建立尺寸偏差量的数据库，其特征在于，包括：
设计参考版图，所述参考版图包括多个单元区，每一个所述单元区中具有多个标准图形，至少有两个所述单元区的图形密度不同，且所述标准图形具有预设关键尺寸；
将所述标准图形转移至所述测试掩膜基板上，在所述测试掩膜基板上形成与所述标准图形相对应的测试掩膜图形；
获取所述测试掩膜图形的实际关键尺寸；
计算每一个所述单元区中，任意多个所述测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值，所述差值用于作为尺寸偏差量。
2.如权利要求1所述的预处理方法，其特征在于，计算每一个所述单元区中，任意多个所述测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值的步骤包括：计算每一个所述单元区中，每一个所述测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值。
3.如权利要求1所述的预处理方法，其特征在于，计算每一个所述单元区中，任意多个所述测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值后，所述预处理方法还包括：对所述图形密度和尺寸偏差量进行拟合，获得与所述图形密度相关的尺寸偏差关系式。
4.如权利要求1所述的预处理方法，其特征在于，所述设计参考版图的步骤包括：确定所述图形密度的密度区间范围；
根据所述图形密度的密度区间范围，确定所述单元区的数量以及每一个所述单元区的图形密度。
5.如权利要求1所述的预处理方法，其特征在于，将所述标准图形转移至所述测试掩膜基板中的步骤包括：在所述测试掩膜基板上形成光致抗蚀剂层；
在同一曝光条件下，对所述光致抗蚀剂层上与所述标准图形相对应的区域进行电子束曝光；
对所述光致抗蚀剂层上与所述标准图形相对应的区域进行电子束曝光后，对所述光致抗蚀剂层进行显影，使剩余的所述光致抗蚀剂层露出部分所述测试掩膜基底；
以剩余的所述光致抗蚀剂层作为掩膜，图形化所述测试掩膜基板，在所述测试掩膜基板上形成测试掩膜图形；
去除剩余的所述光致抗蚀剂层。
6.如权利要求1所述的预处理方法，其特征在于，所述设计参考版图的步骤中，所述多个单元区呈矩阵分布；或者，所述多个单元区沿第一方向延伸且沿第二方向平行排列，所述第一方向垂直于所述第二方向。
7.如权利要求1所述的预处理方法，其特征在于，所述设计参考版图的步骤中，在每一个所述单元区中，所述标准图形的形状是正方形或长方形。
8.如权利要求1所述的预处理方法，其特征在于，所述设计参考版图的步骤中，在每一个所述单元区中，所述标准图形的数量为多个，且所述多个标准图形呈矩阵分布；或者，所述多个标准图形沿垂直于关键尺寸方向的方向平行排列。
9.如权利要求1所述的预处理方法，其特征在于，所述设计参考版图的步骤中，在每一个所述单元区中，相邻所述标准图形的间隔相等。
10.如权利要求1所述的预处理方法，其特征在于，所述单元区的数量为4个至8个。
11.如权利要求1所述的预处理方法，其特征在于，所述图形密度的密度区间范围为5％至90％。
12.如权利要求1或4所述的预处理方法，其特征在于，所述图形密度的密度区间范围为5％至13％、20％至30％、以及50％至60％中的一种密度区间范围或多种密度区间范围。
13.一种预处理系统，适于在对掩膜基板进行电子束曝光之前，利用测试掩膜基板建立尺寸偏差量的数据库，其特征在于，包括：
版图设计模块，用于设计参考版图，所述参考版图包括多个单元区，每一个所述单元区中具有多个标准图形，至少有两个所述单元区的图形密度不同，且所述标准图形具有预设关键尺寸；
图形写入模块，用于将所述标准图形转移至所述测试掩膜基板上，在所述测试掩膜基板上形成与所述标准图形相对应的测试掩膜图形；
量测模块，用于获取所述测试掩膜图形的实际关键尺寸；
计算模块，用于计算每一个所述单元区中，任意多个所述测试掩膜图形的实际关键尺寸与相对应的所述标准图形的预设关键尺寸的差值，所述差值用于作为尺寸偏差量。
14.一种掩膜版的制造方法，其特征在于，包括：
提供掩膜基板；
提供芯片版图，包括芯片主图形；
获取所述芯片主图形的图形密度；
根据所述芯片主图形的图形密度、以及根据权利要求1至11任一项所述的预处理方法获得的尺寸偏差量的数据库，调整电子束曝光的工艺参数；
调整电子束曝光的工艺参数后，对所述掩膜基板进行电子束曝光，将所述芯片版图转移至所述掩膜基板上，在所述掩膜基板上形成与所述芯片主图形相对应的掩膜图形。
15.如权利要求14所述的掩膜版的制造方法，其特征在于，所述工艺参数包括曝光能量。
16.一种设备，其特征在于，包括：至少一个存储器和至少一个处理器，所述存储器存储有一条或多条计算机指令，其中，所述一条或多条计算机指令被所述处理器执行以实现如权利要求1至12任一项所述的预处理方法。
17.一种存储介质，其特征在于，所述存储介质存储有一条或多条计算机指令，所述一条或多条计算机指令用于实现如权利要求1至12任一项所述的预处理方法。
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