CN113326218A - 一种通信与调试设备电路及应用其的嵌入式智能计算系统 - Google Patents
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Abstract
一种通信与调试设备电路,其特征在于,包括:第一板间高速通信连接器,包括CPU以太网MAC控制器接口、2路CPU TTL UART接口、时钟模块I2C接口、CPU JTAG接口。千兆以太网PHY芯片,一端与该CPU以太网MAC控制器接口互连,另一端为以太网收发器数据通信接口,包含四对全双工差分线。RJ45网口,包括四对双绞线屏蔽线差分线接口,与该千兆以太网PHY芯片的该四对全双工差分线相连。串口信号电平转换芯片,该串口信号电平转换芯片的一端为2路TTL/CMOS串口信号输入输出接口,分别与该第一板间高速通信连接器上的2路CPU TTL UART接口信号互连与通信,该串口信号电平转换芯片的另一端为双路+/‑5.0V EIA/TIA‑232电平收发器。两路标准DB9串口母头连接器,与该串口信号电平转换芯片的该双路+/‑5.0V EIA/TIA‑232电平收发器互连。
Description
技术领域
本发明涉及一种通信与调试设备电路,尤其涉及一种应用于嵌入式智能计算系统的通信与调试设备电路。
背景技术
目前,嵌入式智能计算系统通常采用异构计算架构,硬件系统组成单元包括嵌入式CPU单元、异构多核智能计算单元(如FPGA、DSP、GPU、NPU、TPU)以及各单元外围DDR、时钟树单元、PCIe总线高速互连单元等,而在一块嵌入式智能计算系统硬件电路板(PCB)设计中,通常具有DDR内存颗粒、电源芯片、电容等元器件数量多、CPU和智能芯片等核心芯片体积大、整板布局密度大、电路板尺寸固定等特点,且存在常用的如RJ45网口、DB9串口、标准JTAG调试接口、时钟I2C通信接口等通信与调试连接器因尺寸较大导致无法集成的问题,倘若将这些通信和调试接口连接器和核心硬件组件集成设计在一块板卡上,对嵌入式智能计算系统硬件核心组件的PCB布局、布线和散热设计极其容易造成困难,且容易造成PCB布局失败和PCI信号完整性性和电源完整性设计错误。
发明内容
本发明的目的是提供一种嵌入式智能计算系统的通信与调试设备电路,该电路不仅克服上述嵌入式智能计算系统设计通常无法同时集成RJ45网口、DB9串口和标准JTAG接口等尺寸较大的通信调试连接器电路的问题,获得了对嵌入式智能计算系统的通信和调试的能力,同时还具有较高的可扩展性和实用性。
一种通信与调试设备电路,其中,包括:第一板间高速通信连接器,包括以CPU以太网MAC控制器接口、2路CPU TTL UART接口、时钟模块I2C接口、CPU JTAG接口,千兆以太网PHY芯片,一端为媒体独立接口,该媒体独立接口采用串行千兆位媒体独立接口设计模式与该第一板间高速通信连接器上的该CPU以太网MAC控制器接口互连,另一端为以太网收发器数据通信接口,该以太网收发器数据通信接口包含四对全双工差分线,RJ45网口,包括四对双绞线屏蔽线差分线接口,该四对双绞线屏蔽线差分线接口与该千兆以太网PHY芯片的该四对全双工差分线物理相连,该RJ45网口仅在千兆以太网的情况下与该千兆以太网PHY芯片信号互连,串口信号电平转换芯片,该串口信号电平转换芯片的一端为2路TTL/CMOS串口信号输入输出接口,分别与该第一板间高速通信连接器上的2路CPU TTL UART接口信号互连与通信,该串口信号电平转换芯片的另一端为双路+/-5.0V EIA/TIA-232电平收发器,两路标准DB9串口母头连接器,与该串口信号电平转换芯片的该双路+/-5.0VEIA/TIA-232电平收发器互连,实现对外提供双路RS232串口通信功能。
上述的通信与调试设备电路,其中,该RJ45网口通信电路内置网络隔离变压器。
上述的通信与调试设备电路,其中,还包括一第一DC3牛角插座,与该第一板间高速通信连接器上的该时钟模块I2C接口信号互连与通信。
上述的通信与调试设备电路,其中,该第一DC3牛角插座为标准6针牛角插座。
上述的通信与调试设备电路,其中,还包括一第二DC3牛角插座,与该板间互连通信连接器上的该CPU JTAG接口信号互连与通信。
上述的通信与调试设备电路,其中,该第二DC3牛角插座为标准14针牛角插座。
一种通信与调试设备电路及应用其的嵌入式智能计算系统,其中,包括:如权利要求1-6任一项所述的通信与调试设备电路,电缆,包括用多根物理导线互连的两第二板间高速通信连接器,该电缆的一端连接该通信与调试设备电路,另一端连接另一第一板间高速通信连接器,嵌入式智能计算系统,连接该另一第一板间高速通信连接器。
上述的嵌入式智能计算系统,其中,该嵌入式智能计算系统输出一3.3V电源电压信号,为该通信与调试设备电路提供整板供电。
以下结合附图和具体实施例对本发明进行详细描述,但不作为对本发明的限定。
附图说明
图1为根据本发明一实施例的嵌入式智能计算系统中通信与调试设备电路设计框图。
图2为根据本发明一实施例的嵌入式智能计算系统与通信与调试设备电路连接示意图。
其中,附图标记:
1:通信与调试设备电路
2:通信与调试设备
3:嵌入式智能计算系统
10:RJ45网口
20:千兆以太网PHY芯片
31:第一DB9串口连接器
32:第二DB9串口连接器
40:串口信号电平转换芯片
50、51:板间高速通信连接器
60:JTAG调试接口连接器
70:I2C通信接口连接器
80:电缆
具体实施方式
在说明书及后续的权利要求书中使用了某些词汇来指称特定组件或部件,本领域普通技术的员应可理解,技术使用者或制造商可以不同的名词或术语来称呼同一个组件或部件。本说明书及后续的权利要求书并不以名称的差异来作为区分组件或部件的方式,而是以组件或部件在功能上的差异来作为区分的准则。在通篇说明书及后续的权利要求项中所提及的“包括”和“包含”为一开放式的用语,故应解释成“包含但不限定于”。以外,“连接”一词在此包含任何直接及间接的电性连接手段。间接的电性连接手段包括通过其它装置进行连接。
需要说明的是,在本发明的描述中,术语“横向”、“纵向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,并不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此也不能理解为对本发明的限制。
下面结合附图对本发明的结构原理和工作原理作具体的描述:
如图1所示,为根据本发明一实施例的嵌入式智能计算系统中通信与调试设备电路设计框图。通信与调试设备电路1包括RJ45网口10、千兆以太网PHY(物理接口收发器)芯片20、第一DB9串口连接器31、第二DB9串口连接器32、串口信号电平转换芯片40、板间高速通信连接器50、JTAG调试接口连接器60、I2C通信接口连接器70。通信与调试设备电路1可分为五个模块:RJ45网口10与相连的千兆以太网PHY芯片20组成以太网通信模块,串口信号电平转换芯片40与相连的第一DB9串口连接器31、第二DB9串口连接器32组成UART转RS-232通信模块,板间高速通信连接器50组成互连通信模块,JTAG调试接口连接器60组成调试通信模块,I2C通信接口连接器70组成时钟通信模块。
互连通信模块,包括板间高速通信连接器50。在本实施例中,板间高速通信连接器50采用JL98-20ZJWS1-1连接器,但不以此为限。板间高速通信连接器50包括CPU以太网MAC控制器接口、2路CPU TTL UART接口、时钟模块I2C接口、CPU JTAG接口,用于与以太网通信模块,UART转RS-232通信模块,调试通信模块,时钟通信模块接口连接并分别将其连接至嵌入式智能计算系统3实现各自的功能。
以太网通信模块包括RJ45网口10与千兆以太网PHY芯片20,千兆以太网PHY芯片20在本实施例中采用RTL8211FS-CG芯片,但不以此为限。千兆以太网PHY芯片20一端为MII(Media Independent Interface,媒体独立接口)接口和PHY的管理接口MDIO/MDC,MII接口可支持RGMII(Reduced Gigabit Media Independent Interface,简化千兆位媒体独立接口)和SGMII(Serial Gigabit Media Independent Interface,串行千兆位媒体独立接口)两种模式。在本实施例中为了达到简化板卡之间互连数据线数量和降低PCB(PrintedCircuit Board,印制电路板)设计复杂度目的采用SGMII模式。MII接口和MDIO/MDC管理接口分别连接至板间高速通信连接器50上的CPU以太网MAC控制器接口,SGMII模式实现CPUMAC与千兆以太网PHY芯片20收发传输以太网数据和状态报文,MDIO/MDC接口用于CPU读写管理千兆以太网PHY芯片20的控制寄存器和状态寄存器。千兆以太网PHY芯片20另一端为以太网收发器数据通信接口,该以太网收发器数据通信接口包含四对全双工差分线。RJ45网口10包括四对双绞线屏蔽线差分线接口,该四对差分线与该千兆以太网PHY芯片20的该四对全双工差分线物理相连,该RJ45网口仅在千兆以太网的情况下与该千兆以太网PHY芯片20信号互连。在本实施例中,RJ45网口10内置了网络隔离变压器,其作用为增强RJ45网口差分信号输出强度,同时实现PHY芯片与外部信号电气隔离,提高网络传输距离和抗干扰能力,上述的电路设计结合嵌入式智能计算系统CPU以太网MAC控制器功能,实现对外提供以太网数据通信功能
UART转RS-232通信模块包括串口信号电平转换芯片40与相连的第一DB9串口连接器31、第二DB9串口连接器32。在本实施例中,串口信号电平转换芯片为SP3232E芯片,但不以此为限。串口信号电平转换芯片40一端为2路TTL/CMOS串口信号输入输出接口(T1IN/T2IN,R1OUT/R2OUT),连接至板间高速通信连接器50上的2路CPU TTL UART信号接口;另一端为双路+/-5.0V EIA/TIA-232电平收发器(T1OUT/T2OUT,R1IN/R2IN),分别与第一DB9串口母头连接器31、第二DB9串口母头连接器32上的串口发送信号RS232-TX引脚、接收信号RS232-RX引脚互连,实现嵌入式智能计算系统支持RS-232通信功能。
调试通信模块包括JTAG调试接口连接器60,采用标准14针DC3简易牛角插座,插座连接器上定义了标准JTAG接口信号,包括TMS、TCK、TDI、TDO和GND信号,分别与板间高速通信连接器50上的CPU JTAG接口信号互连与通信,实现与嵌入式智能计算系统3内部的CPUJTAG模块互连和在线调试功能。
时钟通信模块包括I2C通信接口连接器70,采用标准6针DC3简易牛角插座,插座连接器上定义了标准I2C接口信号,包括数据信号SDA、时钟信号SCL和地信号,分别与板间高速通信连接器50上的时钟模块I2C接口信号互连与通信,进而实现与嵌入式智能计算系统3内部的SI5332时钟模块I2C互连和对SI5332时钟模块输入时钟和输出时钟频率配置功能。
如图2所示,为根据本发明一实施例的嵌入式智能计算系统与通信与调试设备电路连接示意图。通信与调试设备电路2与嵌入式智能计算系统3采用板间互连通信方式,通信与调试设备2与嵌入式智能计算系统3之间通过板间高速通信连接器50及电缆80相连。在本实施例中,通信与调试设备2包括千兆以太网PHY芯片20、串口信号电平转换芯片40等。具体而言,电缆80包括两板间高速通信连接器51及一组物理导线,在本实施例中,电缆80采用JL98-20-16367DL电缆,板间高速通信连接器51为JL98-20TKYS2连接器,但本发明不以此为限。通信与调试设备2连接板间高速通信连接器50,板间高速通信连接器50连接板间高速通信连接器51,板间高速通信连接器51通过物理导线连接至另一板间高速通信连接器51,该另一板间高速通信连接器51连接至另一板间高速通信连接器50,该另一板间高速通信连接器50连接至嵌入式智能计算系统3。在通过导线物理连通的同时,各连接器和通信与调试设备2与嵌入式智能计算系统3之间还通过接口信号进行信息通信。
本发明提供了一种通信与调试设备电路及应用其的嵌入式智能计算系统,此设备支持了1路标准千兆以太网PHY芯片与RJ45网口通信、2路标准RS-232DB9连接器通信、1路标准JTAG调试DC3接口和1路时钟模块I2C通信DC3接口,解决了嵌入式智能计算系统中通常由于元器件数量多、CPU和智能芯片等核心芯片体积大、整板布局密度大、电路板尺寸固定导致无法集成尺寸较大的RJ45网口、DB9串口和JTAG标准接口等通信与调试连接器电路的问题,同时达到了提升嵌入智能计算系统核心板卡的PCB布局、布线和散热设计的灵活性、便捷性的目的,具有较好的实用推广前景。
当然,本发明还可有其它多种实施例,在不背离本发明精神及其实质的情况下,熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形,但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (8)
1.一种通信与调试设备电路,其特征在于,包括:
第一板间高速通信连接器,包括CPU以太网MAC控制器接口、2路CPU TTLUART接口、时钟模块I2C接口、CPU JTAG接口,
千兆以太网PHY芯片,一端为媒体独立接口,该媒体独立接口采用串行千兆位媒体独立接口设计模式与该第一板间高速通信连接器上的该CPU以太网MAC控制器接口互连,另一端为以太网收发器数据通信接口,该以太网收发器数据通信接口包含四对全双工差分线,
RJ45网口,包括四对双绞线屏蔽线差分线接口,该四对双绞线屏蔽线差分线接口与该千兆以太网PHY芯片的该四对全双工差分线物理相连,该RJ45网口仅在千兆以太网的情况下与该千兆以太网PHY芯片信号互连,
串口信号电平转换芯片,该串口信号电平转换芯片的一端为2路TTL/CMOS串口信号输入输出接口,分别与该第一板间高速通信连接器上的2路CPU TTLUART接口信号互连与通信,该串口信号电平转换芯片的另一端为双路+/-5.0VEIA/TIA-232电平收发器,
两路标准DB9串口母头连接器,与该串口信号电平转换芯片的该双路+/-5.0V EIA/TIA-232电平收发器互连,实现对外提供双路RS232串口通信功能。
2.根据权利要求1所述的通信与调试设备电路,其特征在于,该RJ45网口通信电路内置网络隔离变压器。
3.根据权利要求1所述的通信与调试设备电路,其特征在于,还包括一第一DC3牛角插座,与该第一板间高速通信连接器上的该时钟模块I2C接口信号互连与通信。
4.根据权利要求3所述的通信与调试设备电路,其特征在于,该第一DC3牛角插座为标准6针牛角插座。
5.根据权利要求1所述的通信与调试设备电路,其特征在于,还包括一第二DC3牛角插座,与该板间互连通信连接器上的该CPU JTAG接口信号互连与通信。
6.根据权利要求5所述的通信与调试设备电路,其特征在于,该第二DC3牛角插座为标准14针牛角插座。
7.一种通信与调试设备电路及应用其的嵌入式智能计算系统,其特征在于,包括:
如权利要求1-6任一项所述的通信与调试设备电路,
电缆,包括用多根物理导线互连的两第二板间高速通信连接器,该电缆的一端连接该通信与调试设备电路,另一端连接另一第一板间高速通信连接器,
嵌入式智能计算系统,连接该另一第一板间高速通信连接器。
8.根据权利要求7所述的嵌入式智能计算系统,其特征在于,该嵌入式智能计算系统输出一3.3V电源电压信号,为该通信与调试设备电路提供整板供电。
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SE01 | Entry into force of request for substantive examination | ||
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