CN111063286B - 显示控制系统和显示单元板 - Google Patents

Abstract

本发明实施例公开了一种显示控制系统，包括显示控制卡和显示单元板。显示控制卡包括：可编程逻辑器件，用于对输入的图像数据进行图像处理及分组串化处理得到多路串行数据；以及至少一个第一串行传输接口，连接可编程逻辑器件以用于输出所述多路串行数据。显示单元板，包括：第二串行传输接口，通过单一线缆连接一个目标串行传输接口；显示驱动电路；像素单元，连接显示驱动电路；以及接收端处理器，连接在第二串行传输接口和显示驱动电路之间，用于通过第二串行传输接口接收所述多路串行数据中的至少一路串行数据、且对所述至少一路串行数据进行解串处理以得到相对应的并行显示数据和显示控制信号传送至显示驱动电路来驱动控制像素单元。

Description

显示控制系统和显示单元板

技术领域

本发明涉及显示技术领域，尤其涉及一种显示控制系统和一种显示单元板

背景技术

现有技术使用扫描卡进行点屏，点屏信号为并行驱动信号，用来驱动显示屏的驱动芯片，现有的扫描卡若输出32组数据组，包括各类控制信号在内，共计至少105根TTL电平信号的传输线与显示屏的驱动芯片直接相连，并行传输32组数据组和各类控制信号。另外还有网口的连接口、LCD显示屏接口和智能模组接口，共计约145个信号接口。这样一来，导致连接器尺寸较大而使得PCB版图的尺寸不能太小，同时线束的数量对于系统维护以及系统稳定性都是不可靠的，TTL电平信号的串扰及EMC(Electromagnetic Compatibility，电磁兼容)性能在硬件上的限制不能解决和提高。如何减少线束数量、提高带宽利用率，同时提高信号的稳定性和抗干扰性、提高EMC性能使系统更加稳定，是目前有待解决的技术问题。

发明内容

本发明的实施例提供一种显示控制系统和一种显示单元板，可以减少传输信号线的数量、提高信号的稳定性和抗干扰性、和/或提高EMC性能和带宽利用率。

具体地，本发明实施例提供的一种显示控制系统，包括：显示控制卡和显示单元板。显示控制卡包括：可编程逻辑器件，用于对输入的图像数据进行图像处理得到显示数据和显示控制信号、并对所述显示数据和显示控制信号进行分组串化处理得到多路串行数据；以及至少一个第一串行传输接口，连接所述可编程逻辑器件以用于输出所述多路串行数据。显示单元板，包括：第二串行传输接口，通过单一线缆连接所述至少一个第一串行传输接口中的一个目标串行传输接口；显示驱动电路；像素单元，连接所述显示驱动电路；以及接收端处理器，连接在所述第二串行传输接口和所述显示驱动电路之间，用于通过所述第二串行传输接口接收所述多路串行数据中的至少一路串行数据、且对所述至少一路串行数据进行解串处理以得到相对应的并行显示数据和显示控制信号传送至所述显示驱动电路来驱动控制所述像素单元。

在本发明的一个实施例中，所述显示控制卡包括：设置有所述至少一个第一串行传输接口的转接卡，其中所述转接卡还设置有第一接插件组，所述第一接插件组连接所述至少一个第一串行传输接口；以及设置有所述可编程逻辑器件的扫描卡，其中所述扫描卡还设置有第二接插件组，所述第二接插件组连接所述可编程逻辑器件，所述扫描卡通过所述第二接插件组插接所述第一接插件组以固定在所述转接卡上，所述多路串行数据通过所述第二接插件组和所述第一接插件组传送至所述至少一个第一串行传输接口。

在本发明的一个实施例中，所述扫描卡还设置有网络变压器组和与所述可编程逻辑器件连接的网络PHY芯片组，所述网络变压器组连接在所述网络PHY芯片组和所述第二接插件组之间；所述第二接插件组设置有多路串行数据传输针脚组和多路以太网接口针脚组；所述多路串行数据通过PCB走线传送至所述多路串行数据传输针脚组；所述网络变压器组连接所述多路以太网接口针脚组。

在本发明的一个实施例中，所述第二接插件组包括2个60针脚连接器。

在本发明的一个实施例中，所述可编程逻辑器件包括：数据输入模块，用于接收输入的图像数据；图像处理模块，用于将所述图像数据进行图像处理得到所述显示数据并产生所述显示控制信号；串化处理模块，用于对所述显示数据和所述显示控制信号进行分组串化处理得到所述多路串行数据；以及数据输出模块，用于将所述多路串行数据输出至所述至少一个第一串行传输接口。

在本发明的一个实施例中，所述接收端处理器包括：接收模块，用于从所述第二串行传输接口接收所述至少一路串行数据；解串处理模块，用于对所述至少一路串行数据进行解串处理、以转换成所述相对应的并行显示数据和显示控制信号；以及输出模块，用于输出所述相对应的并行显示数据和显示控制信号至所述显示驱动电路。

在本发明的一个实施例中，所述显示单元板还包括：智能模组，连接所述第二串行传输接口、且用于在所述目标串行传输接口通过所述单一线缆中的一路串行传输通道输出一路所述串行数据的正向传输间隙与所述可编程逻辑器件进行数据交互。

在本发明的一个实施例中，所述显示单元板还包括：智能模组，连接所述第二串行传输接口；所述单一线缆包含单向串行传输通道和双向串行传输通道，所述单向串行传输通道用于供所述目标串行传输接口向所述第二串行传输接口传送一路所述串行数据，所述双向串行传输通道用于供所述智能模组和所述可编程逻辑器件进行数据交互。

在本发明的一个实施例中，所述显示单元板还包括：差分信号收发器，连接在所述第二串行传输接口和所述智能模组之间。

在本发明的一个实施例中，所述至少一个第一串行传输接口为多个第一串行传输接口，所述显示控制卡还包括：多路选择器，连接所述可编程逻辑器件；以及多路第一差分信号收发器，其中所述多个第一串行传输接口还分别通过所述多路第一差分信号收发器连接所述多路选择器；所述显示单元板还包括：第二差分信号收发器；以及智能模组，通过所述第二差分信号收发器连接所述第二串行传输接口。

在本发明的一个实施例中，所述显示单元板的所述接收端处理器为多个，且多个所述接收端处理器连接同一个所述第二串行传输接口；所述单一线缆包括多路串行传输通道，从而所述显示单元板上的每一个接收端处理器用于接收通过所述单一线缆的所述多路串行传输通道中的一路对应串行传输通道传输的一路所述串行数据。

在本发明的一个实施例中，所述显示控制系统还包括：前端控制器，用于接收视频信号、并对所述视频信号进行视频处理后输出所述图像数据至所述显示控制卡。

在本发明的一个实施例中，所述显示单元板还包括：电平转换器，连接在所述接收端处理器和所述显示驱动电路之间。

此外，本发明实施例提供的一种显示单元板，包括：串行传输接口，通过单一线缆中的多路串行传输通道分别接收多路串行数据；显示驱动电路；多个接收端处理器，连接在所述串行传输接口和所述显示驱动电路之间，其中每一个接收端处理器用于对通过所述多路串行传输通道中相应的一路串行输出通道接收的一路所述串行数据进行解串处理、以转换成并行的显示数据和显示控制信号并传送至所述显示驱动电路；以及多个像素单元，连接所述显示驱动电路且每一个所述像素单元包括至少一个发光单元，其中所述显示驱动电路用于根据所述并行的显示数据和显示控制信号驱动控制所述多个像素单元。

在本发明的一个实施例中，所述接收端处理器包括：接收模块，用于从所述串行传输接口接收通过所述多路串行传输通道中相应的一路串行输出通道输入的一路所述串行数据；解串处理模块，用于对通过所述多路串行传输通道中相应的一路串行输出通道输入的一路所述串行数据进行解串处理、以转换成所述并行的显示数据和显示控制信号；以及输出模块，用于输出所述并行的显示数据和显示控制信号至所述显示驱动电路。

在本发明的一个实施例中，所述显示单元板还包括：电平转换器，连接在所述多个接收端处理器和所述显示驱动电路之间、且用于进行电平转换以向所述显示驱动电路输出TTL电平信号。

上述技术方案可以具有如下一个或多个优点：通过对显示控制卡内部结构的重新设计可以减少传输信号线的数量，减小扫描卡、转接卡甚至是显示控制卡的尺寸，提高信号的稳定性和抗干扰性，提高EMC性能和带宽利用率，便于拆装和维护；通过显示控制卡和显示单元板的重新设计以及两者之间采用串行传输通道进行连接，其可以减少传输信号线的数量，同时提高信号的稳定性和抗干扰性，提高EMC性能和带宽利用率，以及提升带载能力。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明第一实施例的一种显示控制卡的结构示意图；

图2为本发明第二实施例的一种显示控制卡的结构示意图；

图3a为本发明第三实施例的一种显示控制系统的结构示意图；

图3b为图3a中所示显示单元板的局部结构示意图；

图4a为本发明第四实施例的显示控制系统的结构示意图；

图4b为图4a中可编程逻辑器件的结构示意图；

图4c为图4a中接收端处理器的结构示意图；

图4d为图4a中通讯模组的结构示意图；

图5a为本发明第五实施例的显示单元板的结构示意图；

图5b为本发明第五实施例中显示控制卡与显示单元板之间的数据交互示意图；

图6为本发明第六实施例的显示控制系统的结构示意图；

图7a为本发明第七实施例的一种显示控制系统的结构示意图；

图7b为图7a中的显示控制系统的进一步的结构示意图；

图7c为图7b中的可编程逻辑器件的结构示意图；

图7d为图7a中的接收端处理器的结构示意图；

图7e为图7b中的显示控制系统的进一步的结构示意图；

图7f为图7a中的显示控制系统的进一步的结构示意图；

图8a为本发明第八实施例的一种显示控制系统的结构示意图；

图8b为图8a中显示控制系统的另一种结构示意图。

【主要元件符号说明】

10、20、35、410、610、710、810：显示控制卡

11、21、617、714：转接卡

13、23、615、715：扫描卡

111、133、211、233、616、7141：接插组件

113、213、351、413、421、521、613、621、721、713、813、821：串行传输接口

131、231、411、611、711、811：可编程逻辑器件

214：网口组

215：显示屏接口

216：测试按键接口

217：状态指示灯接口

218：智能模组通信接口

235：网络变压器组

237：网络PHY芯片组

30、40、70、80：显示控制系统

31：前端控制器

33：显示屏

331、420、520、620、720、820：显示单元板

3311：多个像素单元

3313：行译码电路

33131：行译码器

33133：行选择开关阵列

3315：列驱动电路

3317：行放电电路

L1～Lm：行线

C1～Cn：列线

430、530、630、730、830a、830b：串行传输通道

412、612：微控制器

414、614：通讯模组

422、522、622、722、822：接收端处理器

423、523、623、723、823：显示驱动电路

424、524、624、724、824：像素单元

4241、5241、7241：发光元件

4111、7111：数据输入模块

4112、7112：图像处理模块

4113、7113：串化处理模块

4114、7114：数据输出模块

4221、7221：接收模块

4223、7222：解串处理模块

4224、7223：输出模块

414a：网口

414b：网络变压器

414c：PHY芯片

525、625、825：智能模组

626、619、826：差分信号收发器

618：多路选择器

725：电平转换器

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

第一实施例

如图1所示，本发明第一实施例提供的一种显示控制卡10，包括：转接卡11和扫描卡13。其中，转接卡11包括接插件组111和多个串行传输接口113，且每一个串行传输接口113分别连接接插件组111。扫描卡13包括可编程逻辑器件131、和与可编程逻辑器件131连接且与接插件组111对应设置的接插件组133，扫描卡13通过接插件组133连接接插件组111以固定在转接卡11上。可编程逻辑器件131例如用于通过其内部算法逻辑对输入的图像数据进行图像处理得到多组显示数据并本地产生显示控制信号、以及对所述多组显示数据和所述显示控制信号进行串化等压缩编码处理得到多路串行数据通过接插件组133和接插件组111分别传送至多个串行传输接口113以供输出。在其他实施例中，可编程逻辑器件131还可以对串行数据进行加密后再输出。

具体地，每一个串行传输接口例如为串行差分信号传输接口，其可以是单差分信号通道传输接口例如USB(Universal Serial Bus，通用串行总线)接口或多差分信号通道传输接口例如SATA(Serial Advanced Technology Attachment，串行ATA，串行高级技术附件)接口，无论串行传输接口113是单差分信号通道传输接口还是多差分信号通道传输接口，每一个串行传输接口113在本实施例仅输出一路串行数据。更进一步地，每一个串行传输接口113例如为单物理接口结构，USB接口和SATA接口即为单物理接口结构的串行传输接口。USB接口支持即插即用和热插拔，携带方便，标准统一，可连接多种设备，应用广泛；SATA接口则具备较强的纠错能力、较高的数据传输可靠性、结构简单、支持热插拔。

输入的图像数据可以是可编程逻辑器件131接收的经由上位机通过前端控制器例如发送卡发送来的图像数据；图像处理例如为对图像数据完成伽玛(Gamma)变换、灰度抽取甚至校正例如亮度或亮色度校正等。此处，灰度抽取例如是Bit分离等操作，也就是说灰度抽取典型地是校正处理后的灰度数据按照每一Bit(位)进行分离操作以将灰度数据转变成按照不同Bit给予不同实现权重的方式。显示控制信号例如包括行扫描信号、时钟信号、锁存信号和使能控制信号(本发明实施例并不局限于此，还可以根据需要生成其他控制信号，例如行消隐信号)。多组显示数据例如包括多组RGB数据，也可以是其他显示数据，根据显示需要设置，例如RGBY数据，RGBW数据等。

承上述，多组显示数据可以是32组显示数据例如32组RGB数据，可编程逻辑器件131例如将每4组显示数据和所述显示控制信号一起压缩编码处理为一路串行数据，则对应得到八路串行数据；此时，多个串行传输接口113的数目为八个，每一个串行传输接口113接收其中一路串行数据进行输出，每一路串行数据例如以一对差分信号形式输出。当然，在其他实施例中，可编程逻辑器件131也可以将每8组显示数据和显示控制信号一起压缩编码处理为一路串行数据，则对应得到四路串行数据；或者将每16组显示数据和显示控制信号一起压缩编码处理为一路串行数据，则对应得到两路串行数据；以此类推。

本实施例通过扫描卡13上的可编程逻辑器件131对多组显示数据和显示控制信号进行压缩编码处理后输出至转接卡11，从而可以减少可编程逻辑器件131的引脚占用量；再者，显示控制卡10通过串行传输接口输出串行数据，例如以差分信号形式输出，其减少传输信号线的数量，减小扫描卡、转接卡的尺寸，同时提高信号的稳定性和抗干扰性，提高EMC性能和带宽利用率，便于拆装和维护。

第二实施例

如图2所示，本发明第二实施例提供的一种显示控制卡20，包括：转接卡21和扫描卡23。其中，转接卡21包括接插件组211和多个串行传输接口213，且每一个串行传输接口213分别连接接插件组211。扫描卡23包括可编程逻辑器件231、和与可编程逻辑器件231连接且与接插件组211对应设置的接插件组233，扫描卡23通过接插件组233连接接插件组211以固定在转接卡21上。可编程逻辑器件231例如用于通过其内部算法逻辑对输入的图像数据进行图像处理得到多组显示数据并本地产生显示控制信号、以及对所述多组显示数据和所述显示控制信号进行串化等压缩编码处理得到多路串行数据通过接插件组233和接插件组211分别传送至多个串行传输接口213以供输出。具体地，每一个串行传输接口213例如为串行差分信号传输接口，其可以是单差分信号通道传输接口例如USB接口或多差分信号通道传输接口例如SATA接口，无论串行传输接口213是单差分信号通道传输接口还是多差分信号通道传输接口，每一个串行传输接口213仅输出一路串行数据。

输入的图像数据可以是可编程逻辑器件231接收的经由上位机通过前端控制器例如发送卡发送来的图像数据；图像处理例如为对图像数据完成伽玛变换、灰度抽取甚至校正例如亮度或亮色度校正等。此处，灰度抽取例如是Bit分离等操作，也就是说灰度抽取典型地是校正处理后的灰度数据按照每一Bit进行分离操作以将灰度数据转变成按照不同Bit给予不同实现权重的方式。显示控制信号例如包括行扫描信号、时钟信号、锁存信号和使能控制信号(本发明实施例并不局限于此，还可以根据需要生成其他控制信号，例如行消隐信号)。多组显示数据例如包括多组RGB数据，也可以是其他显示数据，根据显示需要设置，例如RGBY数据，RGBW数据等。

承上述，多组显示数据可以是32组显示数据例如32组RGB数据，可编程逻辑器件231例如将每4组显示数据和显示控制信号一起压缩编码处理为一路串行数据，则对应得到八路串行数据，此时，多个串行传输接口213的数目例如为八个，每一个串行传输接口213接收其中一路串行数据进行输出，每一路串行数据例如以一对差分信号形式输出。当然，在其他实施例中，可编程逻辑器件231也可以将每8组显示数据和显示控制信号一起压缩编码处理为一路串行数据，则对应得到四路串行数据；或者将每16组显示数据和显示控制信号一起压缩编码处理为一路串行数据，则对应得到两路串行数据；以此类推。

进一步地，扫描卡23还包括网络变压器组235和与可编程逻辑器件231连接的网络PHY芯片组237，网络变压器组235连接在网络PHY芯片组237和接插件组233之间。接插件组233设置有多路串行数据传输针脚组、多路以太网接口针脚组、显示屏接口针脚组、测试按键接口针脚和状态指示灯接口针脚，甚至智能模组通信接口针脚组；所述多路串行数据经由PCB走线(例如以差分信号对走线形式)传送至所述多路串行数据传输针脚组；网络变压器组235连接所述多路以太网接口针脚组。相应地，在转接卡21上对应设置有连接接插件组211的网口组214、显示屏接口215例如LCD屏接口、测试按键接口216(或测试按键)和状态指示灯接口217(或状态指示灯)，甚至智能模组通信接口218例如UART接口。本实施例中，接插件组211和接插件组233具有相同的针脚定义。

承上述，当所述多路串行数据为8路时，相对应地，所述多路串行数据传输针脚组包括8路串行数据传输针脚组，而当每一路串行数据为一对串行差分信号时需要连接2根针脚，则8路串行数据传输针脚组包括8*2也即16根针脚。显示屏接口针脚组例如包括按键信号针脚、背光控制信号针脚、扫描卡与LCD屏通信的I2C信号针脚、使能信号针脚等。

进一步地，网络变压器组235和网络PHY芯片组237例如分别包括两个网络变压器和两个网络PHY芯片，两个网络PHY芯片例如是两个千兆网PHY芯片、且分别与两个网络变压器一一对应连接。扫描卡23例如通过两路千兆网络完成与前端控制器(例如带有发送卡功能)及级联的其他扫描卡的通信，千兆网络信号首先经过网络变压器组235、然后经过网络PHY芯片组237、由网络PHY芯片组237转换成媒体独立接口信号例如RGMII信号后与可编程逻辑器件231通信。所述多路以太网接口针脚组例如包括两路以太网接口针脚组，每一路例如包含用于与前端控制器或其它扫描卡通信的四对差分信号针脚、和一对可连接到显示屏外壳上的外壳地针脚组。接插件组211和接插件组233例如分别包括两个60针脚连接器。具体地，接插件组211的两个60针脚连接器例如为成对设置的两个接插件公座，接插件组233的两个60针脚连接器例如为成对设置的两个接插件母座。从而转接板21和扫描卡23之间通过两个接插件公座与对应的两个接插件母座插接形成连接和固定。

另外，值得说明的是，在接插件组211以及第二接插件组233的信号针脚功能分配规则上，同类功能信号引脚分配到一起，方便布线。并且优选地，每一路以太网接口针脚组中的每相邻两对差分信号针脚组之间设置有空接针脚，以避免差分对间互相干扰，因为这些信号为高速信号，易受干扰；再者，为了提升多路串行数据的信号输出可靠性，可以是每一路串行数据传输针脚组和与其相邻的另一路串行数据传输针脚组之间设置接地引脚，当然也并不限于此，只是按照固定规律设置该种接地引脚有利于降低布线难度。

第三实施例

如图3a所示，本发明第三实施例提供的一种显示控制系统30，包括：前端控制器31、包含多个显示单元板331的显示屏33、以及显示控制卡35。其中，显示控制卡35的具体结构和功能可参见前述第一或第二实施例中的显示控制卡10/20的结构和功能，故在此不再赘述。前端控制器31用于接收视频信号、并对所述视频信号进行视频处理后输出所述图像数据至显示控制卡35，每一个显示单元板331例如通过包含串行传输通道的单一线缆(例如屏蔽双绞线缆，STP线缆)连接显示控制卡35的一个串行传输接口以接收一路串行数据。

多个显示单元板331例如与多个串行传输接口351中的部分或全部一一对应连接。例如，多个串行传输接口351的数目可以为八个，多个显示单元板331的数目可以为大于等于1且小于等于8的任意自然数。当多个显示单元板331的数目为n且n<8时，则n个显示单元板分别与n个也即多个串行传输接口351中的部分串行传输接口一一对应连接；当多个显示单元板331的数目为8时，则八个显示单元板分别与八个也即多个串行传输接口351中的全部串行传输接口一一对应连接。

如图3b所示，每一个显示单元板例如331包括多个像素单元3311、行译码器电路3313和列驱动电路3315，甚至还包括行放电电路3317。其中，行译码器电路3313例如包括行译码器33131像3-8译码器，和行选择开关阵列33133；列驱动电路3315例如包括多个恒流源驱动芯片，像MBI5025系列芯片等；行放电电路3317用于对行线上的寄生电容放电。其中，行译码器33131通过行选择开关阵列33133连接多条行线L1～Lm，行选择开关阵列33133连接电源电压VCC且包括多个开关元件例如PMOS管，行选择开关阵列33133中的各个PMOS管分别连接多条行线L1～Lm。列驱动电路3315的多个电流输出端口分别连接多条列线C1～Cn。行放电电路3317连接多条行线L1～Lm。多个像素单元3311连接多条行线L1～Lm和多条列线C1～Cn；每一个像素单元例如包括至少一个发光元件，具体地，每一个像素单元可以包括红色发光元件、绿色发光元件和蓝色发光元件中的任意一种或多种颜色的发光元件的组合；当然，各个发光元件的颜色并不限于RGB三原色，也可以是四原色例如RGBY或者是其他多种颜色。

综上所述，本发明第三实施例通过显示控制卡35中的扫描卡上设置的可编程逻辑器件对输入的图像数据进行图像处理以及对图像处理得到的数据进行压缩编码处理得到多路串行数据，通过在显示控制卡35中的转接卡上设置的接插件组以及在扫描卡上设置的与接插件组成对设置的接插件组来完成转接卡和扫描卡之间数据的传输，可以减少传输信号线的数量，进而减小接插件组之间所必须包括的针脚数目，最终减小包含扫描卡和转接卡的显示控制卡35的尺寸，同时提高信号传输的稳定性和抗干扰性、EMC性能和带宽利用率，便于拆装和维护。此外，将网络变压器集成到了扫描卡上，不再需要将网络变压器放在转接卡上，降低了客户的布线难度。

另外值得一提的是，本发明的技术方案并不局限于本发明第一、第二及第三实施例中采用的差分传输方式，也可以替换成采用单端信号的串行传输方式，其同样可以实现高速串行传输数据的功能。

最后，值得一提的是，前述第一、第二及第三实施例中的可编程逻辑器件，其可以是单个可编程逻辑器件例如FPGA的形式，也可以是分别由两个及以上的可编程逻辑器件例如FPGA所构成的可编程逻辑器件组的形式。

第四实施例

图4a为本发明第四实施例提供的一种显示控制系统40的结构示意图。如图4a所示，显示控制系统40包括：显示控制卡410和显示单元板420。其中，显示控制卡410例如包括可编程逻辑器件411、微控制器412、多个串行传输接口413和通讯模组414。微控制器412用于从存储介质中读取可执行的程序加载到可编程逻辑器件411上执行，通讯模组414用于通过网络从例如上位机获得视频源信号、再将其发送给可编程逻辑器件411处理，可编程逻辑器件411例如通过加载的算法逻辑实现对输入的图像数据进行图像处理得到多组显示数据并本地产生显示控制信号，再对所述多组显示数据和显示控制信号进行串化等压缩编码处理得到多路串行数据，而每一个串行传输接口413负责将一路串行数据通过串行传输通道430输出给各自对应连接的显示单元板420。

具体地，输入的图像数据可以是可编程逻辑器件411接收的经由上位机通过前端控制器例如发送卡发送来的图像数据。图像处理例如为对图像数据完成伽玛变换、灰度抽取甚至校正例如亮度或亮色度校正等处理。此处，灰度抽取例如是Bit分离等操作，也就是说灰度抽取典型地是校正处理后的灰度数据按照每一Bit进行分离操作以将灰度数据转变成按照不同Bit给予不同实现权重的方式。显示控制信号例如包括行扫描信号、时钟信号、锁存信号和使能控制信号(本发明实施例并不局限于此，还可以根据需要生成其他控制信号，例如行消隐信号)。多组显示数据例如包括多组RGB数据，也可以是其他显示数据，根据显示单元板420的显示需要设置，例如RGBY数据，RGBW数据。此外，本实施例中的可编程逻辑器件411具体是在对输入的多组显示数据和显示控制信号等并行数据串化处理后得到了多路串行数据。

另外，如图4d所示，通讯模组414例如包括网络变压器414a、网口414b和PHY芯片414c。网络变压器414a连接在网口414b和PHY芯片414c之间。网口414b例如是RJ45接口或其它类型接口。

承上述，如图4b所示，本实施例中的可编程逻辑器件411具体可包括数据输入模块4111、图像处理模块4112、串化处理模块4113和数据输出模块4114。其中，数据输入模块4111主要用于接收通讯模组414输入的图像数据，该图像数据例如是经由上位机通过发送卡发送来的图像数据；图像处理模块4112主要用于将输入的图像数据进行图像处理得到多组显示数据并产生显示控制信号；串化处理模块4113用于对所述多组显示数据和所述显示控制信号进行串化处理得到多路串行数据；数据输出模块4114用于输出所述多路串行数据至多个串行传输接口413。此外，值得一提的是，在多个串行传输接口413和显示单元板420分别为多个的情形，多个显示单元板420与多个串行传输接口413中的部分或全部一一对应连接。

承上述，单个显示单元板420(如图4a所示)例如包括串行传输接口421、接收端处理器422、显示驱动电路423和像素单元424。

串行传输接口421例如通过串行传输通道430连接显示控制卡410上的一个串行传输接口413，且一路路串行数据通过串行传输接口413传输至串行传输接口421。

另外，串行传输通道430例如为一对或多对串行差分信号的传输通道。串行传输接口421以及多个串行传输接口413例如分别为单物理接口结构，包括单通道串行差分信号接口或者多通道串行差分信号接口，其中，单通道串行差分信号接口例如为USB接口，多通道串行差分信号接口例如为SATA接口；此处值得一提的是，在本发明实施例中，对于SATA接口，其两对串行差分信号接口分别既可以作为数据发送端口，又可以作为数据接收端口。此外，显示控制卡410通过单一线缆例如USB线缆或SATA线缆连接单个串行传输接口413，串行传输通道430包含在所述单一线缆内。

如图4c所示，接收端处理器422的两端分别连接串行传输接口421和显示驱动电路423，用于对串行数据的解串处理(或称并化处理)以转换为并行数据。具体地，如图4c所示，接收端处理器422包括接收模块4221、解串处理模块4223和输出模块4224。其中，接收模块4221用于从串行传输接口421接收一路串行数据；解串处理模块4223用于对所述一路串行数据进行解串处理、以转换成并行的多组显示数据和显示控制信号；输出模块4224用于输出所述并行的多组显示数据和显示控制信号至显示驱动电路423以驱动控制多个像素单元424。

显示驱动电路423例如包括行译码器电路和列驱动电路，甚至包括行放电电路。其中，行译码电路例如包括行译码器像3-8译码器和行选择开关阵列；列驱动电路例如包括多个恒流源驱动芯片，像MBI5025系列芯片等；行放电电路用于对行线上的寄生电容放电。

像素单元424连接显示驱动电路423，且其数量通常为多个。每一个像素单元424包括至少一个发光元件4241。具体地，每一个像素单元424例如可以包括红色发光元件、绿色发光元件和蓝色发光元件中的任意一种或多种颜色的发光元件的组合；当然，各个发光元件4241的颜色并不限于RGB三原色，也可以是四原色例如RGBY或者是其他多种颜色。更具体地，多个像素单元424例如以行列方式排布、并通过多条行线连接所述行译码电路以及通过多条列线连接所述列驱动电路，而行放电电路则例如连接所述多条行线以对各条行线上的寄生电容放电。

在本实施例中，显示控制卡410的可编程逻辑器件411可以将32组显示数据及相应的显示控制信号串化处理成8路串行数据，相当于将原有的可编程逻辑器件411处理32组显示数据及相应的显示控制信号时至少需要的105个引脚减少到了只需要24个引脚；在此基础上，保持原有的可编程逻辑器件411的引脚数目不变，可再增加处理32组显示数据及相应的显示控制信号，也仅需再占用24个引脚，相当于不增加成本的情况下，提升了显示控制卡410一倍的处理能力，因此能够提高系统的带载能力，节约升级成本。

综上所述，本发明第四实施例通过显示控制卡410上的可编程逻辑器件411内部的算法逻辑将显示数据以及显示控制信号进行分组串化等压缩编码得到一路或多路串行数据例如串行差分信号数据，再通过单物理接口结构例如USB接口或SATA接口发送给显示单元板420，显示单元板420接收到串行差分信号数据后，通过接收端处理器422将其解串处理后恢复出原并行的多组显示数据及显示控制信号，再通过显示驱动电路423控制多个像素单元424的亮暗状态及亮暗程度。本发明实施例可以减少传输信号线的数量，同时提高信号的稳定性和抗干扰性，提高EMC性能和带宽利用率。

第五实施例

本发明第五实施例提供的显示控制系统，包括显示控制卡和显示单元板520。本实施例中的显示控制卡可参考前述第四实施例中的410，故其结构及功能细节在此不再赘述。

具体地，如图5a所示，单个显示单元板520例如包括串行传输接口521、接收端处理器522、显示驱动电路523、像素单元524和智能模组525。

串行传输接口521例如通过串行传输通道530连接显示控制卡上的串行传输接口，且串行数据通过显示控制卡上的一个串行传输接口传输至串行传输接口521。

接收端处理器522的两端分别连接串行传输接口521和显示驱动电路523，用于对串行数据的解串处理以转换为并行的显示数据和显示控制信号。

显示驱动电路523例如包括行译码器电路和列驱动电路，甚至包括行放电电路。其中，行译码电路例如包括行译码器像3-8译码器和行选择开关阵列；列驱动电路例如包括多个恒流源驱动芯片，像MBI5025系列芯片等；行放电电路用于对行线上的寄生电容放电。

像素单元524连接显示驱动电路523，且其数量通常为多个。每一个像素单元524包括至少一个发光元件5241。具体地，每一个像素单元524例如可以包括红色发光元件、绿色发光元件和蓝色发光元件中的任意一种或多种颜色的发光元件的组合；当然，各个发光元件5241的颜色并不限于RGB三原色，也可以是四原色例如RGBY或者是其他多种颜色。更具体地，多个像素单元524例如以行列方式排布、并通过多条行线连接所述行译码电路以及通过多条列线连接所述列驱动电路，而行放电电路则例如连接所述多条行线以对各条行线上的寄生电容放电。

智能模组525连接串行传输接口521，以用于通过串行传输通道530在显示控制卡输出串行数据的正向传输的间隙与显示控制卡上的可编程逻辑器件进行数据双向交互。如图5b所示，所述正向传输的间隙包括显示控制卡的串行传输接口输出的一路串行数据(例如包括RGB数据)中的黑场时隙，而智能模组数据则例如是在黑场时隙内传输。另外，智能模组525例如为MCU,或者其他处理器例如ARM、CPU、CPLD或FPGA等具有数据或指令处理能力的芯片，通常与其他电路或芯片配合用于实现对显示单元板上某些或全部模块的状态或信息的监测。再者，智能模组525例如可以用来监测显示单元板520上的电压、温度等物理参量，还可以连接显示驱动电路523以获取显示单元板520进行点检时的点检结果；此处的点检例如是对像素单元524中的各个发光元件5241逐一进行检测以判断其是否能正常点亮。

综上所述，本发明第五实施例提供的智能模组525通过串行传输接口521以及串行传输通道530，在显示控制卡的串行传输接口输出串行数据的正向传输的间隙向显示控制卡上的可编程逻辑器件上传数据或从可编程逻辑器件接收数据。本发明实施例可以减少传输信号线的数量，提高带宽利用率，并实现显示控制系统的智能性。

第六实施例

本发明第六实施例提供的显示控制系统，包括显示控制卡610和显示单元板620。

具体地，参见图6，显示控制卡610例如包括：设置有可编程逻辑器件611和微控制器612的扫描卡615，以及设置有多个串行传输接口613、通讯模组614、多路选择器618和多个差分信号收发器619的转接卡617。转接卡617上例如还设置有接插件组616。通讯模组614用于接收输入的图像数据、并将该图像数据通过接插件组616发送至设置在扫描卡615上的可编程逻辑器件611以供处理。可编程逻辑器件611用于对多组显示数据和显示控制信号进行串化等压缩编码处理得到一路或多路串行数据后、通过接插件组616传送至相应的串行传输接口613以供输出。扫描卡615通过接插件组616固定在转接卡617上。进一步地，扫描卡615可以通过金手指结构与转接卡617上的接插件组616相连。此外，通讯模组614例如包括设置在转接卡617上的网口，而与该网口连接的网络变压器和PHY芯片则可以设置在扫描卡615上。

多个串行传输接口613分别通过差分信号收发器619及多路选择器618与接插件组616连接，由多路选择器618实现由多路差分信号收发器619分别与多个串行传输接口613连接所构成的多个信号传输通道的选择，最终实现与被选择的一个信号传输通道相连的单元显示板520上设置的智能模组525进行通信。

对应的，单个显示单元板520例如包括串行传输接口621、接收端处理器622、显示驱动电路623、像素单元624、智能模组625和差分信号收发器626。其中，智能模组625通过差分信号收发器626与串行传输接口621连接。

智能器件625例如通过差分信号收发器626、串行传输接口621及串行传输通道630连接串行传输接口613。相应地，可编程逻辑器件611和智能模组625进行数据交互的路径则包括接插件组616、多路选择器618、差分信号收发器619、串行传输接口613、串行传输通道630、串行传输接口621和差分信号收发器626。

更详细地，多路差分信号收发器619中的每一路和差分信号收发器626例如为SP485芯片，SP485芯片是符合RS-485协议的半双工收发器，其采用双极型CMOS设计，功耗低，可实现最高5Mbps的传输速率，满足RS-485通信的要求。

另外，本实施例的串行传输通道630并不局限于采用串行差分传输方式，也可以替换成采用单端信号的串行传输方式，其同样可以实现高速串行传输数据的功能。

最后值得一提的是，第六实施例中的可编程逻辑器件，其可以是单个可编程逻辑器件例如FPGA的形式，也可以是分别由两个及以上的可编程逻辑器件例如FPGA所构成的可编程逻辑器件组的形式。此外，前述实施例中的显示控制卡并不限于由扫描卡和转接卡等分离部件构成的多电路板结构，也可以是扫描卡上的所有元件和转接卡上的所有元件整合在同一块电路板上的单电路板结构。

第七实施例

如图7a所示，本发明第七实施例提供一种显示控制系统70，包括：显示控制卡710和显示单元板720。

其中，显示控制卡710用于输出多路串行数据，例如图7b所示，显示控制卡710包括：可编程逻辑器件711和至少一个串行传输接口713。

具体地，可编程逻辑器件711用于对多组显示数据和显示控制信号进行串化处理(例如通过内部的算法逻辑)得到多路串行数据，而所述至少一个串行传输接口713负责将多路串行数据通过串行传输通道730输出给显示单元板720。

更具体地，如图7c所示，可编程逻辑器件711包括：数据输入模块7111、图像处理模块7112、串化处理模块7113和数据输出模块7114。其中，数据输入模块7111用于接收输入的图像数据；图像处理模块7112用于将输入的图像数据进行图像处理得到多组显示数据并产生显示控制信号；串化处理模块7113用于对所述多组显示数据和所述显示控制信号进行串化处理得到多路串行数据；数据输出模块7114用于输出所述多路串行数据至所述至少一个串行传输接口713。

此处，输入的图像数据例如是可编程逻辑器件711接收的经由上位机通过发送卡发送来的图像数据；图像处理例如为对图像数据完成伽玛变换、灰度抽取甚至校正例如亮度或亮色度校正等。此处，灰度抽取例如是Bit分离等操作，也就是说灰度抽取典型地是校正处理后的灰度数据按照每一Bit进行分离操作以将灰度数据转变成按照不同Bit给予不同实现权重的方式。显示控制信号例如包括行扫描信号、时钟信号、锁存信号和使能控制信号(本发明实施例并不局限于此，还可以根据需要生成其他控制信号，例如行消隐信号)。多组显示数据例如包括多组RGB数据，也可以是其他显示数据，根据显示单元板200的显示需要设置，例如RGBY数据，RGBW数据。

具体地，所述至少一个串行传输接口713连接可编程逻辑器件110以接收多路串行数据，且每一个串行传输接口713通过单一线缆连接显示单元板720的串行传输接口721。

需要说明的是，所述串行传输接口721和所述至少一个串行传输接口713分别可以为串行差分信号接口，所述单一线缆可以为适于连接SATA接口的屏蔽双绞线缆(STP线缆)。

进一步具体地，如图7e所示，显示控制卡710包括转接卡714和扫描卡715。转接卡714上设置有接插件组7141，扫描卡715通过接插件组7141固定在转接卡714上。可编程逻辑器件711设置在扫描卡715上，所述至少一个串行传输接口713设置在转接卡714上且连接至接插件组7141。本实施例中的接插件组7141可以是仅包含一个接插件，又或者是包含一对接插件；而当接插件组7141仅包含一个接插件时，扫描卡715可以通过金手指结构与转接卡714上的接插件组7141相连。

承上述，显示单元板720可以包括：串行传输接口721、显示驱动电路723、多个接收端处理器722和多个像素单元724。

具体地，串行传输接口721通过包含多路串行传输通道730的单一线缆连接显示控制卡710，其例如是具有双串行差分通道的SATA接口等。

显示驱动电路723可以包括行译码器电路和列驱动电路，甚至包括行放电电路。其中，行译码电路例如包括行译码器像3-8译码器和行选择开关阵列；列驱动电路例如包括多个恒流源驱动芯片，像MBI5025系列芯片等；行放电电路用于对行线上寄生电容放电。

多个接收端处理器722连接在串行传输接口721和显示驱动电路723之间，其中每一个接收端处理器722用于对通过所述多路串行传输通道730(多路串行传输通道730可以为多对串行差分信号的传输通道)中相应的一路串行输出通道输入的一路串行数据(例如对应4组或6组RGB数据)进行解串处理、以转换成并行的多组显示数据和显示控制信号并传送至显示驱动电路723。更具体地，如图7d所示，接收端处理器722例如包括：接收模块7221、解串处理模块7222和7输出模块223，其中接收模块7221用于从串行传输接口721接收通过所述多路串行传输通道730中相应的一路串行输出通道输入的一路串行数据；解串处理模块7222用于对通过所述多路串行传输通道730中相应的一路串行输出通道输入的一路串行数据进行解串处理、以转换成并行的多组显示数据和显示控制信号；输出模块7223用于输出所述并行的多组显示数据和显示控制信号至显示驱动电路723。

多个像素单元724连接显示驱动电路723、且每一个像素单元724例如包括至少一个发光单元7241，多个像素单元724接受显示驱动电路723的控制，从而显示驱动电路723可以根据并行的多组显示数据和显示控制信号驱动控制多个像素单元724。再者，单个像素单元724可以包括红色发光元件、绿色发光元件和蓝色发光元件中的任意一种或多种颜色的发光元件的组合；当然，各个发光元件的颜色并不限于RGB三原色，也可以是四原色例如RGBY或者是其他多种颜色。再者，多个像素单元724例如以行列方式排布、并通过多条行线连接所述行译码电路以及通过多条列线连接所述列驱动电路，而行放电电路则例如连接所述多条行线以对各条行线上的寄生电容放电。

进一步具体地，如图7f所示，显示单元板720还包括：电平转换器725，连接在多个接收端处理器722和显示驱动电路723之间、且用于进行电平转换以向显示驱动电路723输出TTL电平信号；例如用于将LVCMOS电平转换成TTL电平。

本实施例由于重新设计了显示控制卡710和显示单元板720，并在两者之间采用多路串行传输通道730进行连接，本实施例的显示控制系统所需的传输信号线较少、且具有较高的带宽利用率，并且在传输信号时具有较高稳定性、抗干扰性和电磁兼容性能。此外，本实施例通过在显示控制卡710的可编程逻辑器件711上集成了串化处理功能，配合显示单元板720的接收端处理器722上的解串处理功能，从而避免在显示控制卡710专门设置用于串化处理的芯片，由此降低了显示控制系统的制造成本。再者，显示单元板720上多个接收端处理器722的设置，可以在不增加显示控制卡上串行传输接口的数量前提下，提高传输数据量大和带载能力。

第八实施例

图8a为本发明第八实施例提供的一种显示控制系统的结构示意图。如图8a所示，显示控制系统80包括：显示控制卡810和显示单元板820。

其中，显示控制卡810例如包括可编程逻辑器件811和多个串行传输接口813，可编程逻辑器件811连接多个串行传输接口813且用于接收经由上位机通过前端控制器例如发送卡发送来的图像数据、对接收到的图像数据进行图像处理得到多组显示数据和显示控制信号、并对所述多组显示数据和所述显示控制信号进行串化等压缩编码处理以得到多路串行数据。可编程逻辑器件811将得到的多路串行数据分别传送至多个串行传输接口813以供输出。

具体地，所述多组显示数据例如包括多组RGB数据(比如32组RGB数据、16组RGB数据、8组RGB数据等)，也可以是其他显示数据，根据显示单元板820的显示需要设置，例如RGBY数据，RGBW数据。此处，显示控制信号例如包括行扫描信号、时钟信号、锁存信号和使能控制信号(本发明实施例并不局限于此，还可以根据需要生成其他控制信号，例如行消隐信号)。

值得一提的是，本实施例中的可编程逻辑器件811，其可以是单个可编程逻辑器件例如FPGA的形式，也可以是分别由两个及以上的可编程逻辑器件例如FPGA所构成的可编程逻辑器件组的形式。

如图8b所示，显示控制系统80中的显示单元板820的数量为多个，多个显示单元板820与多个串行传输接口813中的部分或全部一一对应连接。例如，串行传输接口813的数目可以为8个，显示单元板820的数目可以为大于或等于1且小于或等于8的任意自然数。当显示单元板820的数目为n且n<8时，则n个显示单元板820分别与n个串行传输接口813一一对应连接，即部分一一对应连接；当显示单元板820的数目为8时，则八个显示单元板820分别与八个串行传输接口813一一对应连接，即全部一一对应连接。

承上述，如图8a所示，每一个显示单元板820例如包括串行传输接口821、接收端处理器822、显示驱动电路823、像素单元824、智能模组825以及差分信号收发器826。

串行传输接口821例如通过串行传输通道830a连接显示控制卡810上的多个串行传输接口813的一个串行传输接口813以接收一路串行数据。

接收端处理器822用于完成串行数据和并行数据之间的转换。接收端处理器822连接在串行传输接口821和显示驱动电路823之间，对通过串行传输接口821输入的一路串行数据进行解码处理以恢复出相对应的并行的多组显示数据及显示控制信号后传送至显示驱动电路823来驱动控制多个像素单元824。接收端处理器822例如采用DS92LV2422等解串器芯片，但本发明实施例并不以此为限。

显示驱动电路823例如包括行译码器电路和列驱动电路，甚至包括行放电电路。其中，行译码电路例如包括行译码器像3-8译码器和行选择开关阵列；列驱动电路例如包括多个恒流源驱动芯片，像MBI5025系列芯片等；行放电电路用于对行线上的寄生电容放电。

像素单元824连接显示驱动电路823，且其数量通常为多个。每一个像素单元824包括至少一个发光元件。具体地，每一个像素单元824例如可以包括红色发光元件、绿色发光元件和蓝色发光元件中的任意一种或多种颜色的发光元件的组合；当然，各个发光元件的颜色并不限于RGB三原色，也可以是四原色例如RGBY或者是其他多种颜色。更具体地，多个像素单元824例如以行列方式排布、并通过多条行线连接所述行译码电路以及通过多条列线连接所述列驱动电路，而行放电电路则例如连接所述多条行线以对各条行线上的寄生电容放电。

智能模组825通过串行传输接口821及串行传输通道830b连接一个串行传输接口813。智能模组825例如为MCU，或者其他处理器例如ARM、CPU、CPLD或FPGA等具有数据或指令处理能力的芯片，通常与其他电路或芯片配合用于实现对显示板上某些或全部模块的状态或信息的监测。另外，显示单元板820还包括差分信号收发器826。智能模组825通过差分信号收发器260连接串行传输接口821。更进一步地，差分信号收发器826例如为SP485芯片，SP485芯片是符合RS-485协议的半双工收发器，其采用双极型CMOS设计，功耗低，可实现最高5Mbps的传输速率，满足RS-485通信的要求。

串行传输通道830a和串行传输通道830b例如为串行差分信号传输通道。串行传输接口821以及多个串行传输接口813中的每一个串行传输接口813为单物理接口结构，例如为SATA接口，SATA接口具备较强的纠错能力、较高的数据传输可靠性、结构简单、支持热插拔，而且值得一提的是，本发明实施例的SATA接口中的两对差分信号传输通道既可以作为数据发送通道，又可以作为数据接收通道。进一步地，显示单元板820通过单一线缆连接显示控制卡810上的一个串行传输接口813，且串行传输通道830a和串行传输通道830b位于单一线缆内，例如单条STP线缆内。串行传输通道830a为单向串行传输通道，串行传输通道830b为双向串行传输通道。值得一提的是，本发明实施例并不限于使用SATA接口，也可以采用其他多对差分信号线接口，只是在实际使用中可能会使得这多对差分信号线中的部分对差分信号线闲置或作为扩展通道，以便于整个显示控制系统的功能扩展。

另外，在本发明其它实施例中，显示单元板820还包括电平转换器(图8a及8b中未示出)。电平转换器连接在接收端处理器822和显示驱动电路823之间。举例来说，电平转换器例如是将低压CMOS电平(LVCMOS)信号转换成TTL电平信号并发送给显示驱动电路823。

综上所述，本发明第八实施例通过显示控制卡810对输入的图像数据进行图像处理得到多组显示数据并本地产生显示控制信号，再对所述多组显示数据连同所述显示控制信号进行分组串化等压缩编码处理为多路串行数据以供输出，之后通过多个串行传输接口分别发送给对应的显示单元板；每一个显示单元板各自接收一路串行数据，通过接收端处理器将其解码后恢复出相对应的并行的多组显示数据和显示控制信号，再通过显示驱动电路点亮各个像素单元。另外，智能模组通过差分信号收发器、串行传输接口、串行传输通道连接至显示控制卡，实现了显示单元板与显示控制卡之间的双向通信。本实施例可以减少传输信号线的数量，同时提高信号的稳定性和抗干扰性。

此外，可以理解的是，前述各个实施例仅为本申请的示例性说明，在技术特征不冲突、结构不矛盾、不违背本申请的发明目的前提下，各个实施例的技术方案可以任意组合、搭配使用。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和/或方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元/模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多路单元或模块可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元/模块可以是或者也可以不是物理上分开的，作为单元/模块显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多路网络单元上。可以根据实际的需要选择其中的部分或者全部单元/模块来实现本实施例方案目的。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (15)

1.一种显示控制系统，其特征在于，包括：

显示控制卡，包括：

可编程逻辑器件，用于对输入的图像数据进行图像处理得到显示数据和显示控制信号、并对所述显示数据和显示控制信号进行分组串化处理得到多路串行数据；

至少一个第一串行传输接口，连接所述可编程逻辑器件以用于输出所述多路串行数据；

显示单元板，包括：

第二串行传输接口，通过单一线缆连接所述至少一个第一串行传输接口中的一个目标串行传输接口；

显示驱动电路；

像素单元，连接所述显示驱动电路；

接收端处理器，连接在所述第二串行传输接口和所述显示驱动电路之间，用于通过所述第二串行传输接口接收所述多路串行数据中的至少一路串行数据、且对所述至少一路串行数据进行解串处理以得到相对应的并行显示数据和显示控制信号传送至所述显示驱动电路来驱动控制所述像素单元；

其中，所述显示单元板还包括：

智能模组，连接所述第二串行传输接口、且用于在所述目标串行传输接口通过所述单一线缆中的一路串行传输通道输出一路所述串行数据的正向传输间隙与所述可编程逻辑器件进行数据交互。

2.如权利要求1所述的显示控制系统，其特征在于，所述显示控制卡包括：

设置有所述至少一个第一串行传输接口的转接卡，其中所述转接卡还设置有第一接插件组，所述第一接插件组连接所述至少一个第一串行传输接口；以及

设置有所述可编程逻辑器件的扫描卡，其中所述扫描卡还设置有第二接插件组，所述第二接插件组连接所述可编程逻辑器件，所述扫描卡通过所述第二接插件组插接所述第一接插件组以固定在所述转接卡上，所述多路串行数据通过所述第二接插件组和所述第一接插件组传送至所述至少一个第一串行传输接口。

3.如权利要求2所述的显示控制系统，其特征在于，所述扫描卡还设置有网络变压器组和与所述可编程逻辑器件连接的网络PHY芯片组，所述网络变压器组连接在所述网络PHY芯片组和所述第二接插件组之间；所述第二接插件组设置有多路串行数据传输针脚组和多路以太网接口针脚组；所述多路串行数据通过PCB走线传送至所述多路串行数据传输针脚组；所述网络变压器组连接所述多路以太网接口针脚组。

4.如权利要求3所述的显示控制系统，其特征在于，所述第二接插件组包括2个60针脚连接器。

5.如权利要求1所述的显示控制系统，其特征在于，所述可编程逻辑器件包括：

数据输入模块，用于接收输入的图像数据；

图像处理模块，用于将所述图像数据进行图像处理得到所述显示数据并产生所述显示控制信号；

串化处理模块，用于对所述显示数据和所述显示控制信号进行分组串化处理得到所述多路串行数据；

数据输出模块，用于将所述多路串行数据输出至所述至少一个第一串行传输接口。

6.如权利要求1所述的显示控制系统，其特征在于，所述接收端处理器包括：

接收模块，用于从所述第二串行传输接口接收所述至少一路串行数据；

解串处理模块，用于对所述至少一路串行数据进行解串处理、以转换成所述相对应的并行显示数据和显示控制信号；

输出模块，用于输出所述相对应的并行显示数据和显示控制信号至所述显示驱动电路。

7.如权利要求1所述的显示控制系统，其特征在于，所述显示单元板还包括：智能模组，连接所述第二串行传输接口；所述单一线缆包含单向串行传输通道和双向串行传输通道，所述单向串行传输通道用于供所述目标串行传输接口向所述第二串行传输接口传送一路所述串行数据，所述双向串行传输通道用于供所述智能模组和所述可编程逻辑器件进行数据交互。

8.如权利要求1或7所述的显示控制系统，其特征在于，所述显示单元板还包括：

差分信号收发器，连接在所述第二串行传输接口和所述智能模组之间。

9.如权利要求1所述的显示控制系统，其特征在于，所述至少一个第一串行传输接口为多个第一串行传输接口，所述显示控制卡还包括：

多路选择器，连接所述可编程逻辑器件；以及

多路第一差分信号收发器，其中所述多个第一串行传输接口还分别通过所述多路第一差分信号收发器连接所述多路选择器；

所述显示单元板还包括：

第二差分信号收发器；以及

所述智能模组，通过所述第二差分信号收发器连接所述第二串行传输接口。

10.如权利要求1所述的显示控制系统，其特征在于，所述显示单元板的所述接收端处理器为多个，且多个所述接收端处理器连接同一个所述第二串行传输接口；所述单一线缆包括多路串行传输通道，从而所述显示单元板上的每一个接收端处理器用于接收通过所述单一线缆的所述多路串行传输通道中的一路对应串行传输通道传输的一路所述串行数据。

11.如权利要求1所述的显示控制系统，其特征在于，所述显示控制系统还包括：前端控制器，用于接收视频信号、并对所述视频信号进行视频处理后输出所述图像数据至所述显示控制卡。

12.如权利要求1所述的显示控制系统，其特征在于，所述显示单元板还包括：

电平转换器，连接在所述接收端处理器和所述显示驱动电路之间。

13.一种显示单元板，其特征在于，包括：

串行传输接口，通过单一线缆中的多路串行传输通道分别接收多路串行数据；

显示驱动电路；

多个接收端处理器，连接在所述串行传输接口和所述显示驱动电路之间，其中每一个接收端处理器用于对通过所述多路串行传输通道中相应的一路串行输出通道接收的一路所述串行数据进行解串处理、以转换成并行的显示数据和显示控制信号并传送至所述显示驱动电路；

多个像素单元，连接所述显示驱动电路且每一个所述像素单元包括至少一个发光单元，其中所述显示驱动电路用于根据所述并行的显示数据和显示控制信号驱动控制所述多个像素单元；

其中，所述显示单元板还包括：

智能模组，连接所述串行传输接口、且用于在所述串行传输接口通过所述单一线缆中的一路串行传输通道输出一路串行数据的正向传输间隙与显示控制卡进行数据交互；以及

差分信号收发器，连接在所述串行传输接口和所述智能模组之间。

14.如权利要求13所述的显示单元板，其特征在于，所述接收端处理器包括：

接收模块，用于从所述串行传输接口接收通过所述多路串行传输通道中相应的一路串行输出通道输入的一路所述串行数据；

解串处理模块，用于对通过所述多路串行传输通道中相应的一路串行输出通道输入的一路所述串行数据进行解串处理、以转换成所述并行的显示数据和显示控制信号；

输出模块，用于输出所述并行的显示数据和显示控制信号至所述显示驱动电路。

15.如权利要求13或14所述的显示单元板，其特征在于，所述显示单元板还包括：

电平转换器，连接在所述多个接收端处理器和所述显示驱动电路之间、且用于进行电平转换以向所述显示驱动电路输出TTL电平信号。

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