CN113316852A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN113316852A
CN113316852A CN202080007233.8A CN202080007233A CN113316852A CN 113316852 A CN113316852 A CN 113316852A CN 202080007233 A CN202080007233 A CN 202080007233A CN 113316852 A CN113316852 A CN 113316852A
Authority
CN
China
Prior art keywords
semiconductor device
trench
gate
region
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080007233.8A
Other languages
English (en)
Inventor
原田祐一
野口晴司
小宫山典宏
伊仓巧裕
樱井洋辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN113316852A publication Critical patent/CN113316852A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种半导体装置，具备与栅电极电连接的多个栅极沟槽部、以及与发射电极电连接的多个虚设沟槽部，所述半导体装置具备：第一沟槽组，其包括一个栅极沟槽部、以及与所述栅极沟槽部相邻并且彼此相邻的两个虚设沟槽部；以及第二沟槽组，其包括彼此相邻的两个栅极沟槽部。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
以往，在沟槽栅型的IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)或纵型MOSFET(metal-oxide-semiconductor field effect transistor：金属-氧化物-半导体场效晶体管)中重复了相对于栅极沟槽部以一定的比例设置虚设沟槽部的构造(例如，参照专利文献1和专利文献2)。
现有技术文献
专利文献
专利文献1：国际公开第2015/162811号册
专利文献2：国际公开第2017/033315号册
发明内容
技术问题
在半导体装置的开关时，抑制噪音的产生。
技术方案
在本发明的第一方式中，提供一种半导体装置，其具备与栅电极电连接的多个栅极沟槽部、以及与发射电极电连接的多个虚设沟槽部，所述半导体装置具备：第一沟槽组，其包括一个栅极沟槽部、以及与所述栅极沟槽部相邻而设置并且彼此相邻的两个虚设沟槽部；以及第二沟槽组，其包括彼此相邻的两个栅极沟槽部。
第二沟槽组可以包括连续相邻的三个以上的虚设沟槽部。
第二沟槽组可以具有包含彼此相邻的两个栅极沟槽部以及连续相邻的四个虚设沟槽部，并且两个栅极沟槽部与四个虚设沟槽部相邻的构造。
第一沟槽组和第二沟槽组彼此相邻。
半导体装置可以具备：多个所述第一沟槽组；以及多个所述第二沟槽组。多个第一沟槽组的数量与多个第二沟槽组的数量的比可以是1：1。
半导体装置可以具备：第一导电型的发射区；作为与第一导电型不同的极性的第二导电型的基区；第一导电型的漂移区，其设置在基区的下方，并且具有比发射区低的掺杂浓度；以及第一导电型的蓄积区，其设置在基区和漂移区之间，并且具有比漂移区高的掺杂浓度。
半导体装置可以具备台面部，所述台面部被多个栅极沟槽部或多个虚设沟槽部中的至少两个夹持，所述台面部具有：第一导电型的发射区；以及作为与第一导电型不同的极性的第二导电型的基区。基区和发射区可以在与台面部接触的沟槽部的延伸方向上交替地配置。
半导体装置可以具备台面部，所述台面部被多个栅极沟槽部或多个虚设沟槽部中的至少两个夹持，所述台面部具有：第一导电型的发射区；以及作为与第一导电型不同的极性的第二导电型的基区。两个发射区可以与沟槽部接触而延伸，并且夹持基区，该沟槽部与台面部接触。
应予说明，上述发明内容并没有列举本发明的全部特征。另外，这些特征的子组合也能够另外成为发明。
附图说明
图1A是实施例的半导体装置100的截面图的一例。
图1B是实施例的半导体装置100的截面图的其他例。
图1C是半导体组装体150的电路图的一例。
图1D是将第一沟槽组110和第二沟槽组120的静电电容Cies进行比较的图。
图2A是比较例1的半导体装置200的截面图。
图2B是表示半导体装置200的电压Vak相对于时间t的变化的图。
图3A是比较例2的半导体装置300的截面图。
图3B是表示半导体装置300的电压Vak相对于时间t的变化的图。
图4是表示半导体装置100的电压V相对于时间t的变化的图。
图5是半导体装置100的台面部60的俯视图的一例。
图6是半导体装置100的台面部60的俯视图的其他例。
符号说明
10···半导体基板、12···发射区、14···基区、16···蓄积区、18···漂移区、22···集电区、30···虚设沟槽部、32···虚设绝缘膜、34···虚设导电部、40···栅极沟槽部、42···栅极绝缘膜、44···栅极导电部、50···栅电极、52···发射电极、54···导电体、55···导电体、56···层间绝缘膜、60···台面部、62···台面部、64···台面部、78···半导体芯片、80···下臂部分、82···上臂部分、100···半导体装置、110···第一沟槽组、120···第二沟槽组、150···半导体组装体、200···半导体装置、300···半导体装置
具体实施方式
以下，虽然通过发明的实施方式对本发明进行说明，但是以下的实施方式并不限定权利要求所涉及的发明。另外，实施方式中所说明的特征的全部组合未必是发明的技术方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”或“正”，将另一侧称为“下”或“背”。在基板、层或其他部件的两个主表面之中，将一个表面称为上表面，将另一个表面称为下表面。“上”、“下”、“正”、以及“背”的方向不限于重力方向、或半导体装置实际安装时向基板等安装的方向。
在本说明书中，有时使用X轴、Y轴以及Z轴的直角坐标轴来说明技术事项。在本说明书中，将与半导体基板的上表面平行的面设为XY面，将半导体基板的深度方向设为Z轴。另外，XYZ系成为右手系。应予说明，在本说明书中，将沿Z轴方向观察半导体基板的情况称为俯视。
在各实施例中，虽然示出了将第一导电型设为N型，并将第二导电型设为P型的例子，但是也可以将第一导电型设为P型，并将第二导电型设为N型。在该情况下，各实施例中的基板、层、区域等的导电型分别为相反的极性。
在本说明书中，掺杂浓度是指施主化或受主化了的杂质的浓度。在本说明书中，有时将施主与受主的浓度差作为掺杂浓度。另外，有时将掺杂区域中的掺杂浓度分布的峰值作为该掺杂区域中的掺杂浓度。
在本说明书中，前缀有N或P的层或区域分别表示电子或空穴为多数载流子。另外，标记于N或P的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。
图1A是实施例的半导体装置100的截面图的一例。半导体装置100可以是IGBT，也可以是纵型MOSFET。半导体装置100具备半导体基板10。本例的半导体基板10具备包括虚设沟槽部30和栅极沟槽部40的沟槽组、以及作为沟槽组彼此之间的掺杂剂扩散区域的台面部。本例的沟槽组具有第一沟槽组110和第二沟槽组120。
虚设沟槽部30具有虚设绝缘膜32和虚设导电部34。虚设导电部34与发射电极52电连接，并且被设定为发射极电位Ve。发射极电位Ve可以设定为接地电位。
栅极沟槽部40具有栅极绝缘膜42和栅极导电部44。栅极导电部44与栅电极50电连接，并且被设定为栅极电位Vg。作为一例，栅极电位Vg可以是比发射极电位Ve高的电位。
本例的半导体基板10的台面部包括台面部60、台面部62、或台面部64。台面部60是半导体基板10的正面的栅极沟槽部40彼此之间所夹持的区域。台面部62是半导体基板10的正面的栅极沟槽部40和虚设沟槽部30之间所夹持的区域。台面部64是半导体基板10的正面的虚设沟槽部30彼此之间所夹持的区域。
半导体基板10的台面部60、台面部62、或台面部64从上表面侧起具有第一导电型的发射区12、第二导电型的基区14、以及设置在基区14的下方的第一导电型的漂移区18和第二导电型的集电区22。在半导体装置100不是IGBT而是纵型MOSFET的情况下，半导体基板10不具有集电区22。
本例的台面部60、台面部62、或台面部64具有设置在基区14和漂移区18之间的第一导电型的蓄积区16。通过设置蓄积区16，从而能够提高向基区14的载流子的IE效应(Injection Enhancement effect：注入增强效应)。其中，如图1B的实施例的半导体装置100的截面图的其他例所示，蓄积区16可以被省略。
发射区12是设置在半导体基板10的正面侧的第一导电型的区域。作为一例，发射区12具有N+型的极性。
基区14是与发射区12的下方接触而设置的第二导电型的区域。作为一例，基区14具有P-型的极性。基区14可以在半导体基板10的正面露出。在栅极导电部44被设定为栅极电位Vg的情况下，在基区14，电子被向栅极沟槽部40侧吸引。在基区14的与栅极沟槽部40接触的区域形成有N型的沟道，作为晶体管而驱动。
在发射区12的上表面配置有导电体54，并且与发射电极52连接。在栅极导电部44的上表面配置有层间绝缘膜56。层间绝缘膜56与导电体54和栅极导电部44绝缘。
在半导体基板10的下表面设置有导电体55，并且可以与外部的电极连接。在半导体装置100是IGBT的情况下，导电体55设置在集电区22的下表面，并且可以与集电极连接。
第一沟槽组110具有一个栅极沟槽部40，并且具有多个连续相邻的虚设沟槽部30。第一沟槽组110所具有的多个虚设沟槽部30可以是具有一个栅极沟槽部40以及与其相邻设置并且彼此相邻的两个虚设沟槽部30的1G2E沟槽组。在第一沟槽组110，在栅极导电部44施加栅极电位Vg时，对虚设沟槽部30和栅极沟槽部40之间所夹持的台面部62与栅极导电部44之间的静电电容Cies进行充电。对与栅极沟槽部40的表面积成比例的整个静电电容Cies进行充电，应充电的静电电容Cies大。
第二沟槽组120包括彼此相邻的两个栅极沟槽部40，并且包括多个虚设沟槽部30。在第二沟槽组120，两个栅极沟槽部40与多个虚设沟槽部30相邻。第二沟槽组120可以包括连续相邻的连续相邻的三个以上的所述虚设沟槽部。
特别地，第二沟槽组120可以包括与彼此相邻的两个栅极沟槽部40相邻而设置的、连续相邻的四个虚设沟槽部30。在第二沟槽组120中，在多个虚设沟槽部30是四个时，称为2G4E沟槽组。在第一沟槽组110是1G2E沟槽组并且第二沟槽组120是2G4E沟槽组的情况下，各个区域的耐压等特性被确保为相同。
半导体基板10的包括第二沟槽组120的区域具有在栅极沟槽部40彼此相邻的台面部60。在与台面部60相邻的沟槽部的栅极导电部44两者都施加有栅极电位Vg。因此，容易产生栅极导电部44和台面部60之间的电位差。即，在第二沟槽组120，导通时的栅极导电部44与发射区12之间的静电电容Cies变得比第一沟槽组110的静电电容Cies小。
半导体装置100具有多个第一沟槽组110、以及多个第二沟槽组120。通过调整多个第一沟槽组110的数量与多个第二沟槽组的数量的比，从而能够调整静电电容Cies，并且能够调整在半导体装置100的开关时变化的电位V相对于时间t的倾斜度dV/dt。
半导体装置100的耐压和开关特性等特性依赖于虚设沟槽部30与栅极沟槽部40的个数的比。在将第一沟槽组110设为1G2E沟槽组的情况下，通过将第二沟槽组120设为2G4E沟槽组，从而能够在确保半导体装置100的整体性能的同时，调整电位V相对于时间t的倾斜度dV/dt。
多个第一沟槽组110与多个第二沟槽组120以预定的比率设置。作为一例，多个第一沟槽组110的数量与多个第二沟槽组的数量的比可以是1：1。在多个第一沟槽组110的数量与多个第二沟槽组的数量的比是1：1时，能够在半导体装置100的开关时遍及电压的整个区域而降低dV/dt。其中，多个第一沟槽组110的数量与多个第二沟槽组的数量的比不限于1：1，也可以是1：3至3：1。
在本例中，多个第一沟槽组110和多个第二沟槽组120交替地配置。即，半导体装置100包括第一沟槽组110和第二沟槽组120彼此相邻的构造。其中，第一沟槽组110和第二沟槽组120只要满足预定的排列比而排列即可，不限于交替地配置。
图1C是半导体组装体150的电路图的一例。将三个半导体组装体150并联连接，而能够构成作为驱动车辆的马达的车载用单元的一部分的、具有三相的驱动电流U、V、W相的三相交流逆变电路。
对U相的情况进行说明。在半导体组装体150串联地连接有两个半导体芯片78。半导体装置100可以由包括半导体芯片78的电路元件构成。
半导体组装体150内的半导体芯片中的半导体芯片78-2可以构成下臂部分80。另一方面，半导体组装体150内的半导体芯片中的半导体芯片78-1可以构成上臂部分82。此外，半导体组装体150所具有的一组下臂部分80和上臂部分82可以构成桥臂。
在下臂部分80，半导体芯片78-2的发射电极可以与输入端子N1电连接，半导体芯片78-2的集电极可以与输出端子U电连接。在上臂部分82，半导体芯片78-1的发射电极可以与输出端子U电连接，半导体芯片78-1的集电极可以与输入端子P1电连接。下臂部分80和上臂部分82可以通过输入到半导体芯片78的控制电极焊盘的信号而交替地开关。
输入端子P1可以与外部电源的正极连接。输入端子N1可以与外部电源的负极连接。输出端子U、V以及W可以分别与负载连接。
在半导体模块中，半导体芯片78可以是RC-IGBT半导体芯片。在RC-IGBT半导体芯片中，IGBT和续流二极管(FWD)一体地形成。在RC-IGBT半导体芯片中，IGBT和FWD可以反向并联连接。半导体芯片78可以分别包括MOSFET或IGBT等晶体管与二极管的组合。半导体装置100可以是半导体芯片78。
将半导体芯片78-1和半导体芯片78-2之间的关系称为配置为对置臂的关系。在配置于半导体芯片78-2的晶体管部导通的情况下，在与配置于对置臂的半导体芯片78-1的二极管部之间流通有反向恢复电流。
在反向恢复电流的时间变化大的情况下，在半导体芯片78-1的二极管部产生的辐射噪音的绝对值也变大。在该情况下，在流通于配置在半导体芯片78-2的晶体管部的电流中流入大的浪涌电流。例如，在具有1200V的高耐压的IGBT模块中，在30～40MHz的高频的开关动作中产生反向恢复时的大的辐射噪音。
因此，半导体组装体150中的晶体管部导通的情况下的电压的时间变化dV/dt越小，辐射噪音变得越小，提高了电路保护和电路的可靠性。在半导体装置100中，通过使用以预定的比率设置在半导体基板10的正面的第一沟槽组110和第二沟槽组120这两者，从而能够在开关动作中的从低电压侧到高电压侧为止的宽范围内降低dV/dt。
图1D是将第一沟槽组110和第二沟槽组120的静电电容Cies进行比较的图。第一沟槽组110的静电电容Cies比第二沟槽组120的静电电容Cies大。
在半导体装置100导通时，在低电压侧，静电电容Cies成为确定半导体装置100的驱动速度的基准。在半导体装置100的开关动作时，静电电容Cies的电容在栅极-发射极间电压即将稳定之前的高电压侧的时间点变小。即，在高电压侧的区域，相对于邻接的栅极沟槽部40，连续设置的虚设沟槽部30的个数的影响更大。由于连续设置的虚设沟槽部30的数量对半导体装置100的性能的影响也很大，所以可以基于针对半导体装置100的期望的性能来确定连续设置的虚设沟槽部30的数量。
图2A是比较例1的半导体装置200的截面图的一例。半导体装置200具有第一沟槽组110，不具有第二沟槽组120。
在半导体装置200，重复地设置有第一沟槽组110。在重复有第一沟槽组110的构成中，与一个栅极沟槽部40相邻的两侧的沟槽部成为虚设沟槽部30。即，栅极沟槽部40与虚设沟槽部30的对置面积大。
由于栅极沟槽部40与虚设沟槽部30的对置面积大，所以用于驱动开关元件的静电电容Cies增大。因此，在导通时，dV/dt在驱动第一沟槽组110时的低电压侧变小。
图2B是表示半导体装置200的电流Iak和电压Vak相对于时间t的变化的图。并且示出了流通在开关时的半导体装置200与二极管部的阳极(a)和阴极(k)之间的电流Iak和阳极-阴极间的电压Vak的时间变化，该二极管部为设置在与半导体装置200所包含的芯片对置的臂的芯片的二极管部。
若在栅极导电部44缓缓地施加电压，则流通于IGBT的对置臂间的电压Vak上升，电流Iak降低，在之后稳定为固定值。电压Vak的倾斜度dV/dt根据时间而变化。
在第一沟槽组110，开关开始时的电压Vak相对于时间t的变化dV/dt小。另一方面，电压Vak成为高电压并稳定之前的电压Vak相对于时间t的变化dV/dt大。
若dV/dt取大的值，则电压变化的噪音的绝对值也变大。在具有第一沟槽组110的半导体装置200，在高电压且电压稳定之前的时间点取比半导体装置100大的dV/dt的值。
图3A是比较例2的半导体装置300的截面图。半导体装置300的半导体基板10具有第二沟槽组120，不具有第一沟槽组110。
在半导体装置300重复地设置有第二沟槽组120。特别是在半导体装置300重复地设置有2G4E沟槽组。在第二沟槽组120中，在栅极沟槽部40彼此相邻的台面部60，与台面部60邻接的沟槽部这两者被设定为栅极电位Vg。即，栅极导电部44与台面部60之间的电位差变大，在基区14容易形成N型沟道。该情况对应于半导体装置300驱动时的栅极导电部44和发射区12之间的静电电容Cies小的情况。
图3B是表示半导体装置300的电流Iak和电压Vak相对于时间t的变化的图。并且示出了流通在开关时的半导体装置300与二极管部之间的电流Iak和半导体装置200的发射极-集电极(漏极-源极)间的电压Vak的时间变化，该二极管部为设置在与半导体300所包含的芯片对置的臂的芯片的二极管部。
若与半导体装置200同样地，在栅极导电部44缓缓地施加电压，则流通于IGBT的对置臂间的电压Vak上升，电流Iak降低，在之后稳定为固定值。具有第二沟槽组120的半导体装置300相对于仅具有第一沟槽组110的半导体装置200，在低电压侧具有大的dV/dt，在高电压侧具有小的dV/dt。
因为半导体装置300的静电电容Cies小，所以在导通时的低电压时的dV/dt变大。另一方面，在驱动后稳定为高电压的情况下，由于具有虚设沟槽部30与栅极沟槽部40之间的台面部62、以及栅极沟槽部40彼此之间的台面部60，所以dV/dt的值因静电电容Cies差而下降。
图4是表示半导体装置100的电流Iak和电压Vak相对于时间t的变化的图。并且示出了半导体装置100的导通时的电压Vak的时间变化。
半导体装置100具有结合了半导体装置200的低电压侧的特性、以及半导体装置300的高电压侧的特性而成的特性。即，在低电压侧和高电压侧都具有小的dV/dt的值。
因为半导体装置100的dV/dt小，所以在半导体装置100中，在电压Vak和电流Iak产生的噪音的绝对值也变小。因此，在半导体装置100中，能够对元件给予充分的保护，并且能够构成可靠性高的电路。
图5是半导体装置100的台面部60的俯视图的一例。在本例中示出了被栅极沟槽部40彼此所夹持的台面部60的构成。其中，台面部62或台面部64可以具有同样的构成。即，被多个栅极沟槽部40或多个虚设沟槽部30中的至少两个夹持的台面部可以具有同样的构成。
本例的基区14和发射区12在与台面部60接触的两个栅极沟槽部40的延伸方向上交替地配置。在半导体装置100是IGBT的情况下，通过半导体基板10的上表面的台面部60的构成来抑制IGBT的锁止。
图6是半导体装置100的台面部60的俯视图的其他例。在本例中示出了被栅极沟槽部40彼此夹持的台面部60的构成。其中，台面部62或台面部64可以具有同样的构成。即，被多个栅极沟槽部40或多个虚设沟槽部30中的至少两个夹持的台面部可以具有同样的构成。
本例的发射区12与两个栅极沟槽部40接触而延伸，该两个栅极沟槽部40与台面部60接触。发射区12夹持基区14而配置。本例的台面部60的构造被称为基础构造。
以上，虽然利用实施方式对本发明进行了说明，但是本发明的技术范围不限于上述实施方式所记载的范围。对本领域技术人员来说，能够对上述实施方式施加多种变更或改良是显而易见的。根据权利要求书的记载可知，施加了这样的变更或改良的方式也能够包括在本发明的技术范围内。
应当注意，权利要求书、说明书及附图中示出的装置、系统、程序及方法中的动作、过程、步骤和阶段等各处理的执行顺序只要未特别明示“早于”、“预先”等，另外，未在后续处理中使用之前的处理结果，则可以以任意顺序来实现。关于权利要求书、说明书及附图中的动作流程，即使为方便起见使用“首先”、“接下来”等进行了说明，也并不意味着必须以这一顺序来实施。

Claims (8)

1.一种半导体装置，其特征在于，具备与栅电极电连接的多个栅极沟槽部、以及与发射电极电连接的多个虚设沟槽部，
所述半导体装置具备：
第一沟槽组，其包括一个栅极沟槽部、以及与所述栅极沟槽部相邻地设置并且彼此相邻的两个虚设沟槽部；以及
第二沟槽组，其包括彼此相邻的两个所述栅极沟槽部。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第二沟槽组包括连续相邻的三个以上的所述虚设沟槽部。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述第二沟槽组具有：
彼此相邻的两个所述栅极沟槽部；以及
连续相邻的四个所述虚设沟槽部，
两个所述栅极沟槽部与四个所述虚设沟槽部相邻。
4.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
所述第一沟槽组和所述第二沟槽组彼此相邻。
5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述半导体装置具备：
多个所述第一沟槽组；以及
多个所述第二沟槽组，
多个所述第一沟槽组的数量与多个所述第二沟槽组的数量的比是1：1。
6.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
所述半导体装置具备：
第一导电型的发射区；
作为与第一导电型不同的极性的第二导电型的基区；
第一导电型的漂移区，其设置在所述基区的下方，并且具有比所述发射区低的掺杂浓度；以及
第一导电型的蓄积区，其设置在所述基区和所述漂移区之间，并且具有比所述漂移区高的掺杂浓度。
7.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
所述半导体装置具备台面部，
所述台面部被所述多个栅极沟槽部或所述多个虚设沟槽部中的至少两个夹持，
所述台面部具有：
第一导电型的发射区；以及
作为与第一导电型不同的极性的第二导电型的基区，
所述基区和所述发射区在与所述台面部接触的沟槽部的延伸方向上交替地配置。
8.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
所述半导体装置具备台面部，
所述台面部被所述多个栅极沟槽部或所述多个虚设沟槽部中的至少两个夹持，
所述台面部具有：
第一导电型的发射区；以及
作为与第一导电型不同的极性的第二导电型的基区，
两个所述发射区与沟槽部接触而延伸，并且夹持所述基区，该沟槽部与所述台面部接触。
CN202080007233.8A 2019-07-31 2020-05-25 半导体装置 Pending CN113316852A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019-141434 2019-07-31
JP2019141434 2019-07-31
PCT/JP2020/020523 WO2021019882A1 (ja) 2019-07-31 2020-05-25 半導体装置

Publications (1)

Publication Number Publication Date
CN113316852A true CN113316852A (zh) 2021-08-27

Family

ID=74230657

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080007233.8A Pending CN113316852A (zh) 2019-07-31 2020-05-25 半导体装置

Country Status (5)

Country Link
US (1) US20210320195A1 (zh)
JP (1) JP7151902B2 (zh)
CN (1) CN113316852A (zh)
DE (1) DE112020000200T5 (zh)
WO (1) WO2021019882A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7319601B2 (ja) * 2019-11-01 2023-08-02 株式会社東芝 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3961946B2 (ja) 1997-03-14 2007-08-22 株式会社東芝 半導体装置
JP2002016252A (ja) 2000-06-27 2002-01-18 Toshiba Corp 絶縁ゲート型半導体素子
JP5359182B2 (ja) 2008-01-28 2013-12-04 富士電機株式会社 半導体装置
JP4950934B2 (ja) 2008-04-14 2012-06-13 株式会社東芝 絶縁ゲート型半導体装置
CN110364435B (zh) 2014-04-21 2023-06-09 三菱电机株式会社 半导体装置的制造方法
DE112015006832T5 (de) 2015-08-26 2018-06-07 Mitsubishi Electric Corporation Halbleiteranordnung
JP6668804B2 (ja) * 2016-02-16 2020-03-18 富士電機株式会社 半導体装置
JP6835568B2 (ja) 2016-12-22 2021-02-24 ルネサスエレクトロニクス株式会社 トレンチゲートｉｇｂｔ

Also Published As

Publication number Publication date
JP7151902B2 (ja) 2022-10-12
US20210320195A1 (en) 2021-10-14
JPWO2021019882A1 (ja) 2021-11-18
WO2021019882A1 (ja) 2021-02-04
DE112020000200T5 (de) 2021-09-09

Similar Documents

Publication Publication Date Title
US10192978B2 (en) Semiconductor apparatus
US10199484B2 (en) Semiconductor device and manufacturing method thereof
US8120098B2 (en) Semiconductor device and power converter using the same
US20180277668A1 (en) Semiconductor device and method of manufacturing the same
JP6668804B2 (ja) 半導体装置
US20120273897A1 (en) Semiconductor Device and Electric Power Conversion Device Using Same
JPH04291767A (ja) 伝導度変調型ｍｏｓｆｅｔ
US20230106654A1 (en) Semiconductor device and method of manufacturing semiconductor device
US9412854B2 (en) IGBT module and a circuit
US11973132B2 (en) Semiconductor device comprising insulated gate bipolar transistor (IGBT), diode, and well region
JPH03194974A (ja) Ｍｏｓ型半導体装置
US20210320195A1 (en) Semiconductor device
US20170170310A1 (en) Semiconductor device and manufacturing method of the semiconductor device
CN104078494A (zh) 功率半导体设备及其制作方法
JP3671751B2 (ja) 半導体装置およびその使用方法
US5440164A (en) MOS/bipolar device
JP6658955B2 (ja) 半導体装置
US11631666B2 (en) Semiconductor device
CN115117161A (zh) 半导体装置
CN107026203B (zh) 半导体器件及其制造方法
CN107579109B (zh) 半导体器件及其制造方法
CN112750902B (zh) 一种高抗短路能力的沟槽栅igbt
EP4231352A1 (en) Semiconductor device including substrate layer with floating base region and gate driver circuit
JP7434848B2 (ja) 半導体装置
US9147757B2 (en) Power semiconductor device and method for manufacturing the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination