CN113314394B - 一种半导体衬底及半导体结构的制备方法 - Google Patents

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Abstract

本发明涉及一种半导体衬底及半导体结构的制备方法。一种半导体结构的制备方法，包括：在硅衬底上外延锗缓冲层，在所述锗缓冲层表面生长第一绝缘层；图形化刻蚀所述第一绝缘层，形成多个凹槽；外延生长Ge1‑x‑ySnxSiy层，0≤x<0.5,0≤y≤1；外延III‑V材料层；提供支撑衬底，在所述支撑衬底生长第二绝缘层；将所述支撑衬底与上文得到的半导体衬底键合，并且所述第二绝缘层与所述III‑V材料层相邻；去除所述硅衬底、所述锗缓冲层、所述第一绝缘层和所述Ge1‑x‑ySnxSiy层。本发明能够生长出高质量的III‑V材料层，利用其制作的器件可靠性高。

Description

一种半导体衬底及半导体结构的制备方法
技术领域
本发明涉及半导体生产工艺领域，特别涉及一种半导体衬底及半导体结构的制备方法。
背景技术
Si基III-V材料的生长一直是困扰业界多年的难题。III-V材料包含了大部分发光材料，如果可以在Si基进行高质量生长可以实现光电材料成本的大幅度减小，同时有望实现光电子和微电子在同一芯片集成这一具有伟大前景的集成模式。
但是目前已知的方法并不能可以实现高质量III-V材料生长，常规方法是在Si基先外延锗缓冲层，然后在锗缓冲层上再外延晶格相对匹配的III-V材料，目前此种方法的位错和缺陷较多，无法实现高质量III-V材料的生长，因此也无法制备高性能III-V光电器件。
为此，提出本发明。
发明内容
本发明的目的在于提供一种半导体结构的制备方法，该方法能够生长出高质量的III-V材料层，利用其制作的器件可靠性高。
为了实现以上目的，本发明提供了以下技术方案。
一种半导体衬底的制备方法，包括：
在硅衬底上外延锗缓冲层，
在所述锗缓冲层表面生长第一绝缘层；
图形化刻蚀所述第一绝缘层，形成多个凹槽；
外延生长Ge1-x-ySnxSiy层，0≤x<0.5,0≤y≤1；
外延III-V材料层。
一种半导体结构的制备方法，包括：
利用上文所述的制备方法制得半导体衬底；
提供支撑衬底，在所述支撑衬底生长第二绝缘层；
将所述支撑衬底与所述半导体衬底键合，并且所述第二绝缘层与所述III-V材料层相邻；
去除所述硅衬底、所述锗缓冲层、所述第一绝缘层和所述Ge1-x-ySnxSiy层。
与现有技术相比，本发明达到了以下技术效果：
(1)在硅衬底上形成锗缓冲层和第一绝缘层，然后图形化第一绝缘层，之后生长的Ge1-x-ySnxSiy层，如此，Ge1-x-ySnxSiy层的大部分位错和缺陷就可以被限制在第一绝缘层的图形区域内，因此Ge1-x-ySnxSiy层本身质量高，在其上生长的III-V材料层也必然具有较高的质量。同时调整Ge1-x-ySnxSiy的各元素比例(即x、y值)就可以实现晶格常数和带隙的连续调节，最终实现与不同III-V材料的匹配生长。本发明与直接在锗缓冲层上生长的III-V材料相比，在晶格匹配生长上具有很大优势，同时也为制备高质量高组分部分应变释放的III-VOI提供可能；因此也为制备高质量III-V材料量子阱结构提供基础。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。
图1至图5为本发明制备半导体衬底时不同阶段的结构示意图；
图6至图8为本发明制备一种半导体结构时不同阶段的结构示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
为了在衬底上生长出高质量和应变释放性能的III-V材料层，本发明提供了以下方法。
第一步，如图1所示，在硅衬底101上外延锗缓冲层102，该锗缓冲层102的生长方式可以高低温生长法，缓冲法等。
第二步，如图2所示，生长第一绝缘层103；该第一绝缘层103可以是氧化物、氮化物等绝缘材料，例如常见的氮化硅、氧化硅、氧化铝等。生长方法包括但不限于APCVD、UHVCVD、LPCVD、RTCVD、PECVD或氧化生长等。
第三步，如图3所示，图形化刻蚀所述第一绝缘层103，形成多个凹槽103a。通常采用光刻和刻蚀结合，刻蚀可以结合CMP、湿法腐蚀、干法刻蚀、原子层腐蚀(ALE)(干法或湿法)、气体氧化+湿法腐蚀等手段。这一步形成的凹槽可容纳Ge1-x-ySnxSiy层的位错和缺陷。凹槽的轮廓形状不受限、分布不受限，形状包括但不限于长方体、圆柱、圆台或圆锥状，分布优选均匀、等间距分布。
第四步，如图4所示，外延生长Ge1-x-ySnxSiy层104(0≤x<0.5,0≤y≤1)。该层中锗、锡、硅的不同比例匹配不同的III-V材料，这是因为通过改变x和y可以实现晶格常数和带隙的连续调节，从而实现与III-V材料的匹配生长。另外，Ge1-x-ySnxSiy层的位错和缺陷被限制在第一绝缘层的凹槽图形内，因此具有较高的质量，为生长高质量的III-V材料提供先决条件。
第五步，如图5所示，外延III-V材料层105。III-V材料主要指化学元素周期表中的III族元素硼、铝、镓、铟、铊和V族元素氮、磷、砷、锑、铋组成的化合物，常见的是两元或三元组成的化合物，之间的摩尔比根据需要任意调节，最为常见的是In1-x-yGaxAsy，此处的x、y可在0～1之间任意调整。其生长方法可以是外延生长、化学沉积等。
第六步，如图6所示，提供支撑衬底201，该支撑衬底可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，例如绝缘体上硅(silicon-on-insulator，SOI)、体硅(bulk silicon)、锗硅等，或者是已经在上述基础衬底上制作出电路等结构的衬底。在支撑衬底上生长第二绝缘层202；该第二绝缘层202可以是氧化物、氮化物等绝缘材料，例如常见的氮化硅、氧化硅、氧化铝等。生长方法包括但不限于APCVD、UHVCVD、LPCVD、RTCVD、PECVD或氧化生长等。
第三步，键合。将上文图5所示的半导体衬底与图6所示的支撑衬底键合，使所述第二绝缘层202与III-V材料层105相邻，如图7所示。在键合之前还可以对两个衬底进行预处理，例如磨抛等。
第四步，去除所述硅衬底101、所述锗缓冲层102、所述第一绝缘层103和所述Ge1-x- ySnxSiy层104，得到如图8所示的结构。去除的手段不限，包括但不限于磨抛、湿法腐蚀、干法刻蚀和CMP之间的任意组合等。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (5)

1.一种半导体衬底的制备方法，其特征在于，包括：
在硅衬底上外延锗缓冲层，
在所述锗缓冲层表面生长第一绝缘层；
图形化刻蚀所述第一绝缘层，形成多个凹槽；
外延生长Ge1-x-ySnxSiy层，0＜x<0.5,0＜y＜1；
外延III-V材料层，所述III-V材料为In1-x-yGaxAsy，In1-x-yGaxAsy中的x、y可在0～1之间任意调整。
2.根据权利要求1所述的制备方法，其特征在于，所述凹槽的轮廓呈长方体、圆柱、圆台或圆锥状。
3.一种半导体结构的制备方法，其特征在于，包括：
利用权利要求1-2任一项所述的制备方法制得半导体衬底；
提供支撑衬底，在所述支撑衬底生长第二绝缘层；
将所述支撑衬底与所述半导体衬底键合，并且所述第二绝缘层与所述III-V材料层相邻；
去除所述硅衬底、所述锗缓冲层、所述第一绝缘层和所述Ge1-x-ySnxSiy层。
4.根据权利要求3所述的制备方法，其特征在于，所述第二绝缘层为氧化硅，氮化硅或者氧化硅/氮化硅的混合材料。
5.根据权利要求3所述的制备方法，其特征在于，所述支撑衬底为硅衬底。
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