CN113299674A - 阵列基板 - Google Patents

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Abstract

本申请公开了一种阵列基板，该阵列基板包括一半导体层，该半导体层定义有有源区和感光区，该有源区包括沟道区，该感光区包括P型半导体区、N型半导体区以及设置于所述P型半导体区与所述N型半导体区之间的I型半导体区。该阵列基板将PIN光电二极管和有源区集成于同一半导体层上以达到降低生产成本、提高显示面板电子元器件集成度的目的，并在与I型半导体区相对应的位置处引入栅极电流以达到提高感光灵敏度的目的。该阵列基板的制备方法适用于工业化生产，有利于控制生产成本。

Description

阵列基板
技术领域
本申请涉及显示技术领域，尤其涉及一种阵列基板。
背景技术
随着显示技术的迅猛发展，市场对显示面板的要求日益提升，显示面板不仅需要满足高分辨率、宽视角和高对比度等基本显示要求，而且需要具有一些独特的功能以满足多样化的应用场景，以提高使用者的体验感，从而增加显示面板在市场上的竞争力。
目前，市场上已出现装载有感光传感器的显示面板，其能够实现指纹识别、环境光监测、紫外探测、脉搏测量等多种重要应用场景，而感光传感器是实现光信号转换为可以直接读取的电信号的关键模块。感光传感器通常以外挂的形式装载于显示面板上，具有增加制造成本、降低电子元件集成度、灵敏度低、美观性差的缺点。
因此，迫切需要研发一种显示面板，能够改变感光传感器外挂于显示面板的装载形式。
发明内容
本申请提供了一种阵列基板，该阵列基板能够应用于显示面板中，以改变现有技术中感光传感器外挂于显示面板的装载形式。
本申请的技术方案如下所述：
一种阵列基板，该阵列基板包括：
一基板；以及
一半导体层，设置于所述基板上；
其中，所述半导体层定义有有源区和感光区，所述有源区包括沟道区，所述感光区包括横向排列的P型半导体区、N型半导体区以及I型半导体区，所述I型半导体区设置于所述P型半导体区与所述N型半导体区之间。
进一步的，所述阵列基板还包括：栅极层，设置于所述基板上，且所述栅极层在所述基板上的正投影覆盖所述沟道区在基板上的正投影。
进一步的，所述阵列基板还包括：
一第一导电层，设置于所述半导体层上，所述第一导电层包括分别与所述半导体层相连的源极和漏极；以及
一第二导电层，设置于所述第一导电层上，所述第二导电层包括调节电极，所述调节电极在所述基板上的正投影覆盖所述I型半导体区在所述基板上的正投影。
进一步的，所述阵列基板还包括一遮光层，所述遮光层设置于所述基板和所述半导体层之间；所述遮光层包括间隔设置的第一遮光层和第二遮光层，所述第一遮光层在所述基板上的正投影覆盖所述沟道区在所述基板上的正投影，且所述第二遮光层在所述基板上的正投影覆盖所述I型半导体区在所述基板上的正投影；
所述第二导电层还包括辅助调节电极，所述辅助调节电极与所述第二遮光层相连。
作为替代性实施方案，所述阵列基板还包括：
一遮光层，设置于所述基板和所述半导体层之间，所述遮光层包括间隔设置的第一遮光层和第二遮光层，所述第一遮光层在所述基板上的正投影覆盖所述沟道区在所述基板上的正投影，且所述第二遮光层在所述基板上的正投影覆盖所述I型半导体区在所述基板上的正投影；
一第一导电层，设置于所述半导体层上，所述第一导电层包括分别与所述半导体层相连的源极和漏极；以及
一第二导电层，设置于所述第一导电层上，所述第二导电层包括调节电极，所述调节电极与所述第二遮光层相连。
本申请还提供了一种阵列基板，该阵列基板包括：
一基板；
一遮光层，设置于所述基板上；
一缓冲层，设置于所述基板上，并覆盖所述遮光层；
一半导体层，设置于所述缓冲层上，所述半导体层定义有有源区和感光区，所述有源区包括沟道区，所述感光区包括P型半导体区、N型半导体区以及设置于所述P型半导体区和所述I型半导体区之间的I型半导体区；
一栅极绝缘层，设置于所述缓冲层上，并覆盖所述半导体层；
一栅极层，设置于所述栅极绝缘层上，且位置对应于所述沟道区；
一层间绝缘层，设置于栅极绝缘层上，并覆盖所述栅极层；
一第一导电层，设置于所述半导体层上，所述第一导电层包括源极和漏极，所述源极和所述漏极分别与所述半导体层相连；以及
一第二导电层，设置于所述第一导电层上，所述第二导电层包括调节电极，所述调节电极在所述基板上的正投影覆盖所述I型半导体区在所述基板上的正投影。
进一步的，所述遮光层包括间隔设置的第一遮光层和第二遮光层，所述第一遮光层在所述基板上的正投影覆盖所述沟道区在所述基板上的正投影，且所述第二遮光层在所述基板上的正投影覆盖所述I型半导体区在所述基板上的正投影；
所述第二导电层还包括辅助调节电极，所述辅助调节电极与所述第二遮光层相连。
本申请还提供了一种阵列基板，该阵列基板包括：
一基板；
一遮光层，设置于所述基板上，所述遮光层包括间隔设置的第一遮光层和第二遮光层，所述第一遮光层在所述基板上的正投影覆盖所述沟道区在所述基板上的正投影，且所述第二遮光层在所述基板上的正投影覆盖所述I型半导体区在所述基板上的正投影；
一缓冲层，设置于所述基板上，并覆盖所述遮光层；
一半导体层，设置于所述缓冲层上，所述半导体层定义有有源区和感光区，所述有源区包括沟道区，所述感光区包括P型半导体区、N型半导体区以及设置于所述P型半导体区和所述I型半导体区之间的I型半导体区；
一栅极绝缘层，设置于所述缓冲层上，并覆盖所述半导体层；
一栅极层，设置于所述栅极绝缘层上，且位置对应于所述沟道区；
一层间绝缘层，设置于栅极绝缘层上，并覆盖所述栅极层；
一第一导电层，设置于所述半导体层上，所述第一导电层包括分别与所述半导体层相连的源极和漏极；以及
一第二导电层，设置于所述第一导电层上，所述第二导电层包括调节电极，所述调节电极与所述第二遮光层相连。
进一步的，所述第二导电层还包括上部电极，所述阵列基板还包括设置于所述漏极上的下部电极，且所述上部电极在所述基板上的正投影与所述下部电极在所述基板上的正投影至少部分重叠，所述上部电极与所述下部电极之间形成存储电容。
进一步的，所述第一导电层还包括金属走线，所述第二导电层还包括像素电极，所述像素电极与所述金属走线相连。
进一步的，所述有源区还包括第一重掺杂区、第一轻掺杂区、第二轻掺杂区和第二重掺杂区，所述第一轻掺杂区和所述第二轻掺杂区分别设置于于所述沟道区的两侧，所述第一重掺杂区设置于所述第一轻掺杂区远离所述沟道区的一侧，所述第二重掺杂区设置于所述第二轻掺杂区远离所述沟道区的一侧；所述P型半导体区和所述N型半导体区中的一者与所述第二重掺杂区相连。
进一步的，相连于所述第二重掺杂区的所述P型半导体区或所述N型半导体区的材料，与所述第二重掺杂区的材料相同。
可选的，所述有源区和所述感光区间隔设置，且所述有源区和所述感光区之间电性连接。
本申请提供了一种阵列基板，第一方面，该阵列基板的半导体层集成有有源区和感光区，从而改变现有技术中具有感光功能的器件外挂于显示面板的装载形式，具有降低制造成本、提高电子元件集成度的优点。第二方面，感光区包括PIN光电二极管，通过在PIN光电二极管中I型半导体区的上方和/或下方引入电场以调节I型半导体区的费米能级，使得感光区处于完全耗尽的状态，从而减少杂质和自由载流子的扩散，达到提高感光区灵敏度的目的。第三方面，该阵列基板的制备方法符合工业化生产需求，不影响非显示区的开口率；当半导体层的材料为低温多晶硅(Low Temperature Poly-Silicon,LTPS)时，所述制备方法相较于现有的LIPS量产工艺仅增加了一道光罩，有利于控制阵列基板的制造成本。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例中提供的一种阵列基板的俯视图。
图2为本申请一个实施例中阵列基板沿图1中A-A方向剖切的截面示意图。
图3为本申请一个实施例中半导体层的结构示意图。
图4为本申请另一个实施例中阵列基板沿图1中A-A方向剖切的截面示意图。
图5为本申请另一个实施例中阵列基板沿图1中A-A方向剖切的截面示意图。
图6为本申请实施例中提供的阵列基板的制备方法中实施步骤S1后的结构示意图。
图7为本申请实施例提供的阵列基板的制备方法中实施步骤S2和步骤S3后的结构示意图。
图8为本申请实施例提供的阵列基板的制备方法中实施步骤S4、步骤S5和步骤S6后的结构示意图。
图9为本申请实施例提供的阵列基板的制备方法中实施步骤S7和步骤S8后的结构示意图。
图10为本申请实施例提供的阵列基板的制备方法中实施步骤S9后的结构示意图。
图11为本申请实施例提供的阵列基板的制备方法中实施步骤S10后的结构示意图。
图12为本申请实施例提供的阵列基板的制备方法中实施步骤S11和步骤S12后的结构示意图。
图13为本申请实施例提供的阵列基板的制备方法中实施步骤S13后的结构示意图。
图14为本申请实施例提供的阵列基板的制备方法中实施步骤S14后的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“上”、“下”、“水平”、“一侧”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
本申请实施例提供了一种阵列基板，该阵列基板可以应用于多种类型的显示面板中，如液晶显示(Liquid Crystal Display,LCD)面板、有机发光二极管显示(OrganicLight Emitting Display,OLED)面板等。相较于现有技术中装载有感光传感器的显示面板，包含该阵列基板的显示面板改变了将感光传感器外挂于显示面板的装载形式，即将感光传感器集成于阵列基板中，有利于控制生产成本以及提高电子元件的集成度。下面以应用于LCD面板中的阵列基板为例进行说明。
图1示出了本申请实施例中阵列基板的俯视图，图2示出了本申请一个实施例中阵列基板沿图1中A-A方向纵向剖切的截面示意图。如图1和图2所示，该阵列基板1包括：依次设置的一基板2、一遮光层3、一缓冲层4、一半导体层5、一栅极绝缘层6、一栅极层7、一层间绝缘层8、一第一导电层9、一平坦化层10以及一第二导电层13。
具体的，基板2可以是刚性衬底，示例刚性衬底的材料为玻璃。基板2也可以是柔性衬底，柔性衬底的材料可以是聚酰亚胺(PI)、聚醚砜(PES)、聚碳酸脂(PC)、聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、多芳基化合物(PAR)以及玻璃纤维增强塑料(FRP)中的至少一种。
半导体层5的材料例如可以是多晶硅、非晶硅等半导体材料，优选半导体层5的材料为低温多晶硅(Low Temperature Poly-Silicon,LTPS)。半导体层5上集成有有源区51和感光区52，其中，有源区51用于控制薄膜晶体管(Thin-Film Transistor,TFT)的开关；感光区52包括P型半导体区、I型半导体区以及N型半导体区，I型半导体区设置于P型半导体区与N型半导体区之间，P型半导体区、I型半导体区以及N型半导体区三者组成PIN光电二极管，PIN光电二极管通过吸收光辐射而产生光电流，从而实现感光功能。
继续参阅图2，有源区51包括横向排列的第一重掺杂区501、第一轻掺杂区502、沟道区503、第二轻掺杂区504和第二重掺杂区505，且各个掺杂区的掺杂离子类型相同，例如：各个掺杂区的掺杂类型是N型，对应注入的离子可以是硼离子、铟离子等，又如：各个掺杂区的掺杂类型是P型，对应注入的离子可以是磷离子、砷离子等。
继续参阅图2，感光区52与有源区51共用第二重掺杂区505，即感光区52与有源区51为一体化结构，第二重掺杂区505对应为感光区52的P型半导体区或N型半导体区，I型半导体区506为轻掺杂区或未掺杂区，第三重掺杂区507对应为感光区52的P型半导体区或N型半导体区，且第三重掺杂区507与第二重掺杂区505的掺杂离子类型不同。
作为示例，第一重掺杂区501、第一轻掺杂区502、第二轻掺杂区504和第二重掺杂区505的掺杂离子类型均为N型，I型半导体区506为N型轻掺杂区，第三重掺杂区507为P型重掺杂区。
作为示例，第一重掺杂区501、第一轻掺杂区502、第二轻掺杂区504和第二重掺杂区505的掺杂离子类型均为P型，I型半导体区506为未掺杂区，第三重掺杂区507为N型重掺杂区。
作为替代性实施方案，图3示出了本申请一个实施例中半导体层的结构示意图，参阅图3，有源区51和感光区52间隔设置，有源区51包括横向排列的第一重掺杂区501、第一轻掺杂区502、沟道区503、第二轻掺杂区504和第二重掺杂区505，感光区52包括横向排列的第四重掺杂区508、I型半导体区506和第三重掺杂区507。其中，第二重掺杂区505与第四重掺杂区508的掺杂离子类型相同，且第二重掺杂区505与第四重掺杂区508之间电性连接；第四重掺杂区508和第三重掺杂区507的掺杂离子类型不相同。各个掺杂区的掺杂形式可参考上述示例，在此不再赘述。
需要说明的是，半导体层5的其他性质参数，如厚度、各个掺杂区的离子掺杂浓度等不作具体限定，可以依据实际需要自行选择。此外，将图2所示的截面作为纵向截面，优选感光区52的横向截面面积不小于有源区51的横向截面面积，以尽可能提高光电流，从而增强感光区的感光灵敏度。
继续参阅图2，遮光层3设置于所述基板2上，遮光层3为图案化的单层或叠层结构，遮光层3的材料为不透光导电材料，不透光导电材料例如可以是钼(Mo)、铝(Al)、铜(Cu)、钛(Ti)等单种金属，也可以是诸如钼钛镍(MoTiNi)合金之类的合金材料。
缓冲层4设置于所述基板2上，并且完全覆盖所述遮光层3。缓冲层4可以是单层结构或叠层结构，其材料可以是氧化硅(SiOx)、氮化硅(SiNx)以及氮氧化硅(SiOxNy)中的至少一种。
栅极绝缘层6设置于缓冲层4上，并覆盖半导体层5。栅极绝缘层6可以是单层结构或叠层结构，栅极绝缘层6的材料可以是SiOx、SiNx以及SiOxNy中的至少一种。例如栅极绝缘层6例如可以是单层结构，其材料为一氧化硅；又如栅极绝缘层6可以是SiOx层和SiNx层依次交替层叠设置而形成的叠层结构。
栅极层7设置于栅极绝缘层6上，且位置对应所述沟道区503，即栅极层7在基板2上的正投影覆盖沟道区503在基板2上的正投影。栅极层7是单层结构或叠层结构，栅极层7的材料可以是导电金属。需要说明的是，在本申请实施例中栅极层7为顶栅式，栅极层7也可以是底栅式，例如栅极层7可以设置基板2与半导体层5之间。
层间绝缘层8设置于栅极绝缘层6上，并覆盖栅极层7。层间绝缘层8的材料及结构可以参照现有技术，在此不作具体限定。层间绝缘层8上设有贯穿栅极绝缘层6的第一过孔81和第二过孔82，使得第一重掺杂区501局部裸露于第一过孔81中，第三重掺杂区507局部裸露于第二过孔82中。
第一导电层9设置于层间绝缘层8上，第一导电层包括源极91、漏极92以及金属走线93，源极91穿过第一过孔81与第一重掺杂区501相连，漏极92穿过第二过孔82与第三重掺杂区507相连。源极91、漏极92以及金属走线93的材料及结构可以参照现有技术，在此不作具体限定。
平坦化层10设置于所述层间绝缘层8上，并覆盖第一导电层9。平坦化层10上设有第三过孔101，漏极92局部裸露于第三过孔101中。平坦化层10的材料及结构可以参照现有技术，在此不作具体限定。
第二导电层13设置于平坦化层10上。第二导电层13是单层结构或叠层结构，第二导电层13的材料可以是透明的导电材料，例如可以是氧化铟锡(In2O3:Sn,ITO)、氧化铟锌(ZnO:In,IZO)、氧化镓锌(ZnO:Ga,GZO)、氧化铝锌(ZnO:Al,AZO)等透明的金属氧化物。
进一步的，阵列基板1还包括设置于平坦化层10上的下部电极11，其中下部电极11设置于第一导电层9上与漏极92相对应的位置处。下部电极11的材料及结构可以参照第二导电层13。
进一步的，阵列基板1还包括钝化层12，钝化层12设置于平坦化层10上，并覆盖下部电极11。钝化层12上设有贯穿平坦化层10的第四过孔121和第五过孔122，使得金属走线93局部裸露于第四过孔121中，且层间绝缘层8局部裸露于第五过孔122中。钝化层12的材料及结构可以参照现有技术，在此不作具体限定。
在本申请实施例中，第二导电层13包括用于接负电压的调节电极131，调节电极131通过第五过孔122与层间绝缘层8相连，并且调节电极131在基板2上的正投影覆盖I型半导体区506在基板2上的正投影。调节电极131相当于感光区52中PIN光电二极管的栅极，调节电极131用于调节感光区52中I型半导体区506的费米能级，使得感光区52处于完全耗尽的状态，从而减少杂质和自由载流子的扩散，达到提高感光区52灵敏度的目的。调节电极131的性质参数不作限定，可以依据实际需要自行选择，例如：调节电极131的整体厚度为3埃至7000埃，介电常数为3至7。
进一步的，第二导电层13还包括上部电极132，上部电极132的位置对应于下部电极11，上部电极132在基板2上的正投影与下部电极11在基板2上的正投影至少部分重叠，例如上部电极132在基板2上的正投影与下部电极11在基板2上的正投影完全重叠，上部电极132与下部电极11之间形成存储电容。
进一步的，第二导电层13还包括像素电极133，像素电极133通过第四过孔121与金属走线93相连。
上述实施例中阵列基板的优点在于：第一方面，将PIN光电二极管集成于半导体层上，以改变现有感光传感器外挂于显示面板的装载形式，具有降低生产成本、提高显示面板电子元器件集成度的优点；第二方面，增设调节电极以作为感光区中PIN光电二极管的栅极，通过调节电极在PIN光电二极管中I型半导体区的上方引入电场，以调节I型半导体区的费米能级，使得感光区处于完全耗尽的状态，从而减少杂质和自由载流子的扩散，达到提高感光区灵敏度的目的；第三方面，调节电极、上部电极和像素电极可以采用同一道光罩工艺制备，具有节省光罩、简化制备工序的优点。
图4示出了本申请另一个实施例中阵列基板沿图1中A-A方向纵向剖切的截面示意图，其与图2中所示阵列基板的区别之处主要在于：遮光层3的布设不相同，且改变了调节电极131的设置位置，以在PIN光电二极管中I型半导体区的下方引入栅极电流。
具体的，如图4所示，遮光层3包括间隔设置的第一遮光层31和第二遮光层32，其中，第一遮光层31在基板2上的正投影覆盖沟道区503在基板2上的正投影，第二遮光层32在基板2上的正投影覆盖I型半导体区506在基板2上的正投影。
第二导电层13包括调节电极131、上部电极132和像素电极133，上部电极132和像素电极133的结构、功能、位置以及与其他层的连接关系参照上述实施例。调节电极131设置于上部电极132、下部电极11、漏极92以及半导体层5的一侧，并且阵列基板上设有贯穿钝化层12、平坦化层10、层间绝缘层8、栅极绝缘层6以及缓冲层4的第六过孔102，调节电极131通过第六过孔102与第二遮光层32相连，并且调节电极131与第一遮光层31之间未电性导通。
图4所示阵列基板的优点在于：第一方面，将PIN光电二极管集成于半导体层上，以改变现有感光传感器外挂于显示面板的装载形式，具有降低生产成本、提高显示面板电子元器件集成度的优点；第二方面，增设调节电极，并且通过调节电极与第二遮光层之间的电性导通作用，使得第二遮光层作为感光区中PIN光电二极管的栅极，从而在PIN光电二极管中I型半导体区的下方引入电场，以调节I型半导体区的费米能级，使得感光区处于完全耗尽的状态，从而减少杂质和自由载流子的扩散，达到提高感光区灵敏度的目的；第三方面，调节电极、上部电极和像素电极可以采用同一道光罩工艺制备，具有节省光罩、简化制备工序的优点。
图5示出了本申请另一个实施例中阵列基板沿图1中A-A方向纵向剖切的截面示意图，其与图4中所示阵列基板的区别之处主要在于：第二导电层13的布设不相同，第二导电层13包括调节电极131和辅助调节电极134。
具体的，参阅图5，第二导电层13包括调节电极131、上部电极132、像素电极133和辅助调节电极134，其中，上部电极132和像素电极133的结构、功能、位置以及与其他层的连接关系参照图2所示的阵列基板。调节电极131在基板2上的正投影覆盖I型半导体区506在基板2上的正投影；辅助调节电极134设置于上部电极132、下部电极11、漏极92以及半导体层5的一侧，并且阵列基板上设有贯穿钝化层12、平坦化层10、层间绝缘层8、栅极绝缘层6以及缓冲层4的第六过孔102，辅助调节电极134通过第六过孔102与第二遮光层32相连，并且辅助调节电极134与第一遮光层31之间未电性导通。
图5所示阵列基板的特点在于：第一方面，将PIN光电二极管集成于半导体层上，以改变现有感光传感器外挂于显示面板的装载形式，具有降低生产成本、提高显示面板电子元器件集成度的优点；第二方面，增设调节电极和辅助调节电极，通过调节电极在PIN光电二极管中I型半导体区的上方引入电场，并通过辅助调节电极与第二遮光层之间的电性导通作用而在PIN光电二极管中I型半导体区的下方引入电场，即调节电极和第二遮光层均作为感光区中PIN光电二极管的栅极，以调节I型半导体区的费米能级，使得感光区处于完全耗尽的状态，从而减少杂质和自由载流子的扩散，达到提高感光区灵敏度的目的；第三方面，调节电极、辅助调节电极、上部电极和像素电极均可以采用同一道光罩工艺制备，具有节省光罩、简化制备工序的优点。
本申请实施例还提供了一种阵列基板的制备方法，以用于制备上述实施例中的阵列基板，该制备方法能够适用于工业化生产。
以图2中所示的阵列基板为例对制备方法进行详细说明，其中，有源区51包括横向排列的第一重掺杂区501、第一轻掺杂区502、沟道区503、第二轻掺杂区504和第二重掺杂区505；感光区52与有源区51共用第二重掺杂区505；第一重掺杂区501、第一轻掺杂区502、第二轻掺杂区504、第二重掺杂区505以及I型半导体区506的掺杂离子类型为N型，第三重掺杂区507为P型重掺杂区。
下面对所述制备方法进行详细说明，如图6至图14所示，所述制备方法包括如下步骤：
S1、提供一基板2，在所述基板2上制备形成一整面的遮光层材料，然后进行图案化处理，获得具有图案化结构的遮光层3，如图6所示。
具体的，采用化学气相沉积(Chemical Vapor Deposition,CVD)工艺在所述基板上沉积形成一整面的遮光层材料，然后采用黄光工艺对所述遮光层材料进行图形化处理，定义出遮光层图案，形成具有图案化结构的遮光层3。所述黄光工艺为本领域技术人员知晓的常规技术手段，其包括涂覆光刻胶、曝光、显影、干燥等步骤。
作为步骤S1的替代性实施方案，可以采用喷墨印刷(Ink Jet Printing,IJP)工艺在所述基板上打印形成具有图案化结构的遮光层3。
S2、在所述基板2上制备形成一整面的缓冲层材料，并完全覆盖所述遮光层3，以获得缓冲层4。
具体的，采用CVD工艺在所述基板上沉积形成所述缓冲层4；或者，采用IJP工艺在所述基板上打印形成所述缓冲层4。
S3、在所述缓冲层4上制备形成一整面的半导体材料，然后进行图案化处理，获得具有图案化结构的半导体层5。
具体的，采用CVD工艺在所述缓冲层4上沉积形成一整面的半导体材料，然后采用黄光工艺对所述半导体材料进行图形化处理，定义出半导体层图案，形成具有图案化结构的半导体层5。半导体材料示例为低温多晶硅。
作为步骤S3的替代性实施方案，可以采用IJP工艺在所述缓冲层4上打印形成具有图案化结构的半导体层5。
经过步骤S2和步骤S3之后制得的层结构如图7所示。
S4、在所述半导体层5上预定义有源区和感光区，其中，在有源区预定义第一重掺杂区、第一轻掺杂区、沟道区、第二轻掺杂区和第二重掺杂区，在感光区预定义P型半导体区、I型半导体区以及N型半导体区，且N型半导体区与第二重掺杂区相重合。
S5、对所述半导体层5进行第一步离子掺杂操作，以获得第一重掺杂区501和第二重掺杂区505。
具体的，采用离子植入和高温活化方式对预定义的第一重掺杂区501和第二重掺杂区505进行膦离子掺杂操作，以使其转化为N型重掺杂区。所述离子植入和高温活化方式为本领域中LTPS产线工艺的常规技术手段。
S6、在缓冲层4上制备形成一整面的栅极绝缘材料，并覆盖半导体层5，获得栅极绝缘层6。
具体的，采用CVD工艺在所述缓冲层4上沉积形成所述栅极绝缘层6；或者，采用IJP工艺在所述缓冲层4上打印形成所述栅极绝缘层6。
经过步骤S4、步骤S5和步骤S6之后制得的层结构如图8所示。
S7、在所述栅极绝缘层6上制备形成一整面的栅极材料，然后进行图案化处理，获得具有图案化结构的栅极层7，栅极层7的位置对应于预定义的沟道区503。
具体的，采用物理气相沉积(Physical Vapor Deposition,PVD)工艺在所述栅极绝缘层上沉积形成一整面的栅极材料，然后采用黄光工艺对所述栅极材料进行图形化处理，定义出栅极图案，形成具有图案化结构的栅极层7。
作为步骤S7的替代性实施方案，可以采用IJP工艺在所述栅极绝缘层6上打印形成具有图案化结构的栅极层7。
S8、以所述栅极层为自对准，对半导体层5进行第二步离子掺杂操作，以获得第一轻掺杂区502和第二轻掺杂区504，并使得预定义的I型半导体区和第三重掺杂区此时均为与第一轻掺杂区502和第二轻掺杂区504相同的轻掺杂区。
具体的，采用离子植入和高温活化方式对预定义的第一轻掺杂区、第二轻掺杂区、I型半导体区和第三重掺杂区进行膦离子掺杂操作，以使四者转化为N型轻掺杂区。
经过步骤S7和步骤S8之后制得的层结构如图9所示。
S9、对所述半导体层5进行第三步离子掺杂操作，以获得第三重掺杂区507，第三重掺杂区507对应为P型半导体区，第三重掺杂区507与第二重掺杂区505之间的轻掺杂区为I型半导体区，如图10所示。
具体的，采用离子植入和高温活化方式对预定义的第三重掺杂区进行硼离子掺杂操作，以使其转化为P型重掺杂区。
S10、在栅极绝缘层6上制备形成一整面的层间绝缘材料，并覆盖栅极层7，以获得层间绝缘层8，并在所述层间绝缘层8上开设贯穿栅极绝缘层6的第一过孔81和第二过孔82，使得第一重掺杂区501局部裸露于第一过孔81中，以及第三重掺杂区507局部裸露于第二过孔82中，如图11所示。
具体的，用CVD工艺在栅极绝缘层6上沉积形成层间绝缘层8；或者，采用IJP工艺在栅极绝缘层6上打印形成层间绝缘层8。
S11、在层间绝缘层8上制备形成一整面的第一导电材料，然后进行图案化处理，以获得具有图案化结构的第一导电层9，第一导电层9包括源极91、漏极92和金属走线93，源极91穿过第一过孔81与第一重掺杂区501相连，漏极92穿过第二过孔82与第三重掺杂区507相连。
具体的，采用PVD工艺在层间绝缘层8上沉积形成一整面的第一导电材料，然后采用黄光工艺对所述第一导电材料进行图形化处理，定义出源极图案、漏极图案和金属走线图案，形成具有图案化结构的源极91、漏极92和金属走线93。
作为步骤S11的替代性实施方案，可以采用IJP工艺在所述层间绝缘层8上打印形成具有图案化结构的源极91、漏极92和金属走线93。
S12、在层间绝缘层8上制备形成一整面的平坦化层材料，并覆盖第一导电层，以获得平坦化层10，并在平坦化层10上开设第三过孔101，使得漏极92局部裸露于第三过孔101中。
具体的，采用CVD工艺在层间绝缘层8上沉积形成平坦化层10；或者，采用IJP工艺在所述层间绝缘层8上打印形成平坦化层10。
经过步骤S11和步骤S12之后制得的层结构如图12所示。
S13、在平坦化层10上制备形成一整面的下部电极材料，然后进行图案化处理，以获得具有图案化结构的下部电极11，并且下部电极11通过第三过孔101与漏极92相连，如图13所示。
具体的，采用PVD工艺在平坦化层10上沉积形成一整面的下部电极材料，然后采用黄光工艺对下部电极材料进行图形化处理，定义出下部电极图案，形成具有图案化结构的下部电极11。
作为步骤S11的替代性实施方案，可以采用IJP工艺在平坦化层10上打印形成具有图案化结构的下部电极11。
S14、在平坦化层10上制备形成一整面的钝化层材料，并覆盖下部电极11，以获得所述钝化层12，并在钝化层12上开设贯穿平坦化层10的第四过孔121和第五过孔122，使得金属走线93局部裸露于所述第四过孔121中，层间绝缘层8局部裸露于第五过孔122中，如图14所示。
具体的，采用CVD工艺在平坦化层10上沉积形成钝化层12；或者，采用IJP工艺在所述平坦化层10上打印形成所述钝化层12。
S15、在钝化层12上制备形成一整面的第二导电材料，然后进行图案化处理，以获得具有图案化结构的第二导电层13，第二导电层13包括调节电极131、上部电极132和像素电极133；调节电极131通过第五过孔122与层间绝缘层8相连，并且调节电极131在基板2上的正投影覆盖I型半导体区506在基板2上的正投影，上部电极132的位置对应于下部电极11以使上部电极132与下部电极11之间形成存储电容，像素电极133通过第四过孔121与金属走线93相连，从而制得如图2所示的阵列基板。
具体的，采用PVD工艺在钝化层12上沉积形成一整面的第二导电材料，然后采用黄光工艺对所述第二导电材料进行图形化处理，定义出第二导电层图案，形成具有图案化结构的第二导电层13。
作为步骤S15的替代性实施方案，可以采用IJP工艺在钝化层12上打印形成具有图案化结构的第二导电层13。
对于图4和图5中所示阵列基板的制备方法，本领域技术人员可以基于上述提供的制备方法作出与对应结构相适配的适应性调整而获得，在此不再赘述。
本申请实施例的制备方法的特点在于：能够满足工业化生产需求，不影响非显示区的开口率；当半导体层的材料为LTPS时，本申请实施例的制备方法相较于现有的LIPS量产工艺仅增加了一道光罩，有利于控制阵列基板的制造成本。
应用有本申请实施例中阵列基板的显示面板可以应用于多种类型的显示装置中，显示装置例如可以是手机、电脑、数码相机、数码摄像机、游戏机、音频再生装置、信息终端机、智能可穿戴设备、智能称重电子秤、车载显示器、电视机等任何具有显示功能的产品或部件，其中，所述智能可穿戴设备可为智能手环、智能手表、智能眼镜等。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的一种阵列基板及其制备方法，进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (13)

1.一种阵列基板，其特征在于，所述阵列基板包括：
一基板；以及
一半导体层，设置于所述基板上；
其中，所述半导体层定义有有源区和感光区，所述有源区包括沟道区，所述感光区包括横向排列的P型半导体区、N型半导体区以及I型半导体区，所述I型半导体区设置于所述P型半导体区与所述N型半导体区之间。
2.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括：栅极层，设置于所述基板上，且所述栅极层在所述基板上的正投影覆盖所述沟道区在基板上的正投影。
3.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板还包括：
一第一导电层，设置于所述半导体层上，所述第一导电层包括分别与所述半导体层相连的源极和漏极；以及
一第二导电层，设置于所述第一导电层上，所述第二导电层包括调节电极，所述调节电极在所述基板上的正投影覆盖所述I型半导体区在所述基板上的正投影。
4.根据权利要求3所述的阵列基板，其特征在于，所述阵列基板还包括一遮光层，所述遮光层设置于所述基板和所述半导体层之间；所述遮光层包括间隔设置的第一遮光层和第二遮光层，所述第一遮光层在所述基板上的正投影覆盖所述沟道区在所述基板上的正投影，且所述第二遮光层在所述基板上的正投影覆盖所述I型半导体区在所述基板上的正投影；
所述第二导电层还包括辅助调节电极，所述辅助调节电极与所述第二遮光层相连。
5.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板还包括：
一遮光层，设置于所述基板和所述半导体层之间，所述遮光层包括间隔设置的第一遮光层和第二遮光层，所述第一遮光层在所述基板上的正投影覆盖所述沟道区在所述基板上的正投影，且所述第二遮光层在所述基板上的正投影覆盖所述I型半导体区在所述基板上的正投影；
一第一导电层，设置于所述半导体层上，所述第一导电层包括分别与所述半导体层相连的源极和漏极；以及
一第二导电层，设置于所述第一导电层上，所述第二导电层包括调节电极，所述调节电极与所述第二遮光层相连。
6.一种阵列基板，其特征在于，所述阵列基板包括：
一基板；
一遮光层，设置于所述基板；
一缓冲层，设置于所述基板上，并覆盖所述遮光层；
一半导体层，设置于所述缓冲层上，所述半导体层定义有有源区和感光区，所述有源区包括沟道区，所述感光区包括P型半导体区、N型半导体区以及设置于所述P型半导体区和所述I型半导体区之间的I型半导体区；
一栅极绝缘层，设置于所述缓冲层上，并覆盖所述半导体层；
一栅极层，设置于所述栅极绝缘层上，且位置对应于所述沟道区；
一层间绝缘层，设置于栅极绝缘层上，并覆盖所述栅极层；
一第一导电层，设置于所述半导体层上，所述第一导电层包括源极和漏极，所述源极和所述漏极分别与所述半导体层相连；以及
一第二导电层，设置于所述第一导电层上，所述第二导电层包括调节电极，所述调节电极在所述基板上的正投影覆盖所述I型半导体区在所述基板上的正投影。
7.根据权利要求6所述的阵列基板，其特征在于，所述遮光层包括间隔设置的第一遮光层和第二遮光层，所述第一遮光层在所述基板上的正投影覆盖所述沟道区在所述基板上的正投影，且所述第二遮光层在所述基板上的正投影覆盖所述I型半导体区在所述基板上的正投影；
所述第二导电层还包括辅助调节电极，所述辅助调节电极与所述第二遮光层相连。
8.一种阵列基板，其特征在于，所述阵列基板包括：
一基板；
一遮光层，设置于所述基板上，所述遮光层包括间隔设置的第一遮光层和第二遮光层，所述第一遮光层在所述基板上的正投影覆盖所述沟道区在所述基板上的正投影，且所述第二遮光层在所述基板上的正投影覆盖所述I型半导体区在所述基板上的正投影；
一缓冲层，设置于所述基板上，并覆盖所述遮光层；
一半导体层，设置于所述缓冲层上，所述半导体层定义有有源区和感光区，所述有源区包括沟道区，所述感光区包括P型半导体区、N型半导体区以及设置于所述P型半导体区和所述I型半导体区之间的I型半导体区；
一栅极绝缘层，设置于所述缓冲层上，并覆盖所述半导体层；
一栅极层，设置于所述栅极绝缘层上，且位置对应于所述沟道区；
一层间绝缘层，设置于栅极绝缘层上，并覆盖所述栅极层；
一第一导电层，设置于所述半导体层上，所述第一导电层包括分别与所述半导体层相连的源极和漏极；以及
一第二导电层，设置于所述第一导电层上，所述第二导电层包括调节电极，所述调节电极与所述第二遮光层相连。
9.根据权利要求3至8任一项中所述的阵列基板，其特征在于，所述第二导电层还包括上部电极，所述阵列基板还包括设置于所述漏极上的下部电极，且所述上部电极在所述基板上的正投影与所述下部电极在所述基板上的正投影至少部分重叠，所述上部电极与所述下部电极之间形成存储电容。
10.根据权利要求3至8任一项中所述的阵列基板，其特征在于，所述第一导电层还包括金属走线，所述第二导电层还包括像素电极，所述像素电极与所述金属走线相连。
11.根据权利要求1至8任一项中所述的阵列基板，其特征在于，所述有源区还包括第一重掺杂区、第一轻掺杂区、第二轻掺杂区和第二重掺杂区，所述第一轻掺杂区和所述第二轻掺杂区分别设置于所述沟道区的两侧，所述第一重掺杂区设置于所述第一轻掺杂区远离所述沟道区的一侧，所述第二重掺杂区设置于所述第二轻掺杂区远离所述沟道区的一侧；所述P型半导体区和所述N型半导体区中的一者与所述第二重掺杂区相连。
12.根据权利要求11所述的阵列基板，其特征在于，相连于所述第二重掺杂区的所述P型半导体区或所述N型半导体区的材料，与所述第二重掺杂区的材料相同。
13.根据权利要求1至8任一项中所述的阵列基板，其特征在于，所述有源区和所述感光区间隔设置，且所述有源区和所述感光区之间电性连接。
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